CN107850873B

CN107850873B - 双重化过程控制装置

Info

Publication number: CN107850873B
Application number: CN201580081710.4A
Authority: CN
Inventors: 清水利彦
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 2015-07-23
Filing date: 2015-07-23
Publication date: 2021-12-21
Anticipated expiration: 2035-07-23
Also published as: JP6359192B2; US20180164753A1; CN107850873A; EP3327521A1; JPWO2017013785A1; EP3327521A4; EP3327521B1; US11016449B2; WO2017013785A1

Abstract

控制系统控制器(2)的控制数据存储器(12)的、CPU(11)进行程序运算时所接入的地址与控制数据被发送至待机系统控制器(3)，在待机系统控制器(3)中，在待机系统控制器(3)的CPU(21)的程序运算前将从控制系统控制器(2)发送来的控制数据在从控制系统控制器(2)发送来的地址中展开，并进行控制系统控制器(2)及待机系统控制器(3)的控制数据同值化，来高效地将控制数据从所述控制系统控制器(2)发送至所述待机系统控制器(3)，并提高双重化过程控制装置(1)的运算处理性能。

Description

双重化过程控制装置

技术领域

本发明涉及由控制系统控制器及待机系统控制器构成的双重化过程控制装置，尤其涉及待机系统控制器的控制数据与控制系统控制器的控制数据的同值化。

背景技术

因对发电站、工厂等各种工厂进行控制的过程控制装置发生异常而导致的工厂停止对社会造成的影响很大，因此一般情况下，通过将控制装置构成为双重化，从而即使在一个控制装置中发生异常的情况下，也能利用另一个控制装置继续进行动作。

双重化过程控制装置中，在因控制系统控制器的异常而将控制转移至待机系统控制器的情况下，为了防止控制数据的突然变化，需要使控制系统控制器中所使用的控制数据与待机系统控制器同值化。

作为使控制数据同值化的方法，采用以下方法，即：将运算处理后的控制数据从控制系统控制器发送至待机系统控制器，并在待机系统控制器中将从控制系统控制器发送而来的控制数据在本身的存储器中展开。

作为与本发明相关联的现有技术文献，在日本专利第5421894号中，主系统控制器在由过程输入、运算处理、过程输出、一致化用控制数据发送所构成的控制循环中进行动作。此外，待机系统控制器在由过程输入、运算处理、无处理、一致化控制数据接收所构成的控制循环中进行动作。由于待机系统控制器不进行过程输出，因此成为无处理，以作为空指令周期(dummy cycle)。

主系统控制器从控制数据存储器取出一致化对象的控制数据，并经由一致化用控制数据传输部发送至待机系统控制器。

待机系统控制器经由一致化用控制数据传输部对所接收到的一致化对象的数据进行接收，并将所接收到的控制数据覆盖于与控制数据存储器的控制数据相对应的待机系统的控制数据的存储地址。

专利文献1：日本专利第5421894号(图2)

发明内容

发明所要解决的技术问题

专利文献1所示的方法是在执行了过程输入、运算处理、过程输出之后，在一致化控制数据发送处理期间传输控制数据的方式，在有大量需要一致化的控制数据的情况下，存在一致化控制数据发送较为耗费时间的问题。

此外，由于在控制循环内分配一致化用控制数据发送处理，因此分配给原本的功能即程序运算、过程输入输出处理的时间不足，导致使控制循环延长并分配到程序运算、输入输出处理，存在性能下降的问题。

此外，在程序运算中将控制数据从控制系统控制器传输至待机系统控制器的情况下，存在必须避免与待机系统的程序运算之间的冲突的问题。

本发明是为了解决上述问题而完成的，其目的在于，即使在有大量进行同值化的控制数据的情况下，也能高效率地将控制数据从控制系统控制器发送至待机系统控制器，并提高双重化过程控制装置的运算处理性能。

用于解决技术问题的技术手段

本发明所涉及的双重化过程控制装置由控制系统控制器及待机系统控制器构成，由所述控制系统控制器的CPU所进行的程序运算及过程输入输出的对象即控制数据被存储于所述控制系统控制器的控制数据存储器，其中，所述控制数据存储器的、所述CPU进行程序运算时所接入的地址与控制数据被发送至所述待机系统控制器，在所述待机系统控制器中，在所述待机系统控制器的CPU的程序运算前将从所述控制系统控制器发送而来的控制数据在从所述控制系统控制器发送而来的地址中展开，并进行所述控制系统控制器及所述待机系统控制器的控制数据同值化，来高效地将控制数据从所述控制系统控制器发送至所述待机系统控制器，并提高双重化过程控制装置的运算处理性能。

发明效果

本发明所涉及的双重化过程控制装置由控制系统控制器及待机系统控制器构成，由所述控制系统控制器的CPU所进行的程序运算及过程输入输出的对象即控制数据被存储于所述控制系统控制器的控制数据存储器，其中，所述控制数据存储器的、所述CPU进行程序运算时所接入的地址与控制数据被发送至所述待机系统控制器，在所述待机系统控制器中，在所述待机系统控制器的CPU的程序运算前将从所述控制系统控制器发送而来的控制数据在从所述控制系统控制器发送而来的地址中展开，并进行所述控制系统控制器及所述待机系统控制器的控制数据同值化，因此具有如下效果，即：高效地将控制数据从所述控制系统控制器发送至所述待机系统控制器，并提高双重化过程控制装置的运算处理性能。

附图说明

图1是示出本发明实施方式1的图，是示出双重化过程控制装置的一个示例的图。

图2是示出本发明实施方式1的图，是示出控制系统控制器的控制循环中的处理的一个示例的动作说明图。

图3是示出本发明实施方式1的图，是示出待机系统控制器的控制循环中的处理的一个示例的动作说明图。

图4是示出本发明实施方式2的图，是例示出在控制系统控制器的控制数据收集控制部中监视向控制数据存储器进行的写入、并将写入时的地址与数据存储于缓冲存储器时的动作时刻的动作说明图。

图5是示出本发明实施方式3的图，是例示出在控制系统控制器的控制数据收集控制部中监视从控制数据存储器进行的读取、并将读取时的地址与数据存储于缓冲存储器时的动作时刻的动作说明图。

图6是示出本发明实施方式4的图，是例示出存储于缓冲存储器的控制数据的存储器的内容(发送数据的内容)的存储器内容结构图。

图7是示出本发明实施方式5的图，是例示出存储于缓冲存储器的控制数据的存储器的内容(发送数据的内容)的存储器内容结构图。

具体实施方式

实施方式1.

下面，基于附图对本发明的实施方式1进行说明。图1是本发明所涉及的双重化过程控制装置的结构例。

在图1中，双重化过程控制装置1具有控制系统控制器2以及待机系统控制器3。

控制系统控制器2构成为具有CPU11、控制数据存储器12、控制数据收集控制部13、缓冲存储器14、控制数据发送控制部15、CPU总线16、缓冲存储器输入总线17、及缓冲存储器输出总线18。

待机系统控制器3构成为具有CPU21、控制数据存储器22、控制数据展开控制部23、缓冲存储器24、控制数据接收控制部25、CPU总线26、缓冲存储器输出总线27、及缓冲存储器输入总线28。

另外，在图1中，过程输入输出装置4是双重化过程控制装置1的输入输出装置，在双重化过程控制装置1中，经由过程输入输出装置4从控制对象过程5输入过程状态信息的数据，利用CPU11并通过用于过程控制的规定的程序运算来生成与控制对象过程5的状态相对应的过程控制指令信息的数据，经由过程输入输出装置4将该所生成的过程控制指令信息的数据输出至控制对象过程5，在控制对象过程5中进行与过程控制指令信息的数据相对应的控制。另外，所述过程状态信息的数据以及所述过程控制指令信息的数据在过程控制中也被称为控制数据。

监视装置6经由通信网络7从双重化过程控制装置1获取控制对象过程5的状态信息并对控制对象过程5的状态进行监视。

接着对动作进行说明。

在控制系统控制器2中，以固定周期执行由过程输入、程序运算、过程输出、控制网络通信处理等构成的控制循环。参照图2、图3。

另一方面，在待机系统控制器3中，以固定周期执行由过程输入、程序运算、来自控制系统控制器的经由控制数据通信总线8的控制数据接收(控制数据的同值化)、控制网络通信处理等构成的控制循环，但不进行过程输出。参照图2、图3。

在控制系统控制器2的CPU11中的程序运算中，读取存储于控制数据存储器12的控制数据(过程状态信息的数据)并进行运算(用于过程控制的规定的程序运算)，将运算结果(过程控制指令信息的数据)写入控制数据存储器12。

待机系统控制器3的程序运算也进行与控制系统控制器2相同的动作，然而在之前的控制循环中通过来自控制系统控制器的控制数据的同值化，从而使用与控制系统控制器2相同的控制数据来进行程序运算。

接着对控制数据的同值化进行说明。

在控制系统控制器2的程序运算循环中，若CPU11设定控制数据收集控制部13的控制数据收集标记，则之后当CPU11在控制系统控制器的程序运算之际接入控制数据存储器12时，控制数据收集控制部13将输出至CPU总线16的存储器地址与存储器数据存储于缓冲存储器14。在设定了控制数据收集标记的期间继续该动作。

CPU11在程序运算循环结束时清除控制数据收集标记，若控制数据收集标记被清除，则控制数据收集控制部13停止将存储器地址与存储器数据向缓冲存储器14进行存储。

接着，虽然CPU11进行过程输出动作，但在控制数据收集标记被清除的同时，控制数据收集控制部13对控制数据发送控制部15进行数据发送通知。若控制数据发送控制部15进行数据发送通知，则从缓冲存储器14的起始依次读取存储器地址与存储器数据，并经由控制数据通信总线8发送至待机系统控制器3。若检测到存储于缓冲存储器14的存储器地址与存储器数据未被存储的区域，则停止发送动作。

待机系统控制器3的控制数据接收控制部25若检测到来自控制系统控制器2的控制数据发送，则将从控制系统控制器2发送来的存储器地址与存储器数据存储于待机系统控制器3的缓冲存储器24。

待机系统控制器3的控制数据展开控制部23若检测到向缓冲存储器24进行的存储，则读取存储于缓冲存储器24的地址与数据，并在控制数据存储器22中展开。此时，待机系统控制器3不进行过程输出处理，由于CPU21不进行动作，因此控制数据展开控制部23对于接收到的地址将所接收到的数据写入控制数据存储器22。

此外，图2、图3是例示出本发明的双重化过程控制装置的控制系统控制器2与待机系统控制器3的控制循环中的处理的图，通过在控制系统控制器2所进行的过程输出时进行同值化处理，从而如图2所例示的那样能将控制循环的空闲时间分配给其他处理，并能如图3所例示的那样将其分配给程序运算处理。

本实施方式1的双重化过程控制装置中，如上所述，双重化过程控制装置1由控制系统控制器2及待机系统控制器3构成，将由控制系统控制器2的CPU11所进行的程序运算及过程输入输出的对象即控制数据存储于控制系统控制器2的控制数据存储器12，其中，控制数据存储器12的、CPU11进行程序运算时所接入的地址与控制数据被发送至待机系统控制器3，在待机系统控制器3中，在待机系统控制器3的CPU21的程序运算前将从控制系统控制器2发送而来的控制数据在从控制系统控制器2发送而来的地址中展开，并进行控制系统控制器2及待机系统控制器3的控制数据同值化。

此外，本实施方式1的双重化过程控制装置中，控制系统控制器2及待机系统控制器3分别设有缓冲存储器14、24，控制系统控制器2的CPU11进行程序运算时所接入的地址与控制数据在控制系统控制器2的CPU11的程序运算时被存储于控制系统控制器2的缓冲存储器14，在控制系统控制器2的过程输出时，存储于控制系统控制器2的缓冲存储器14的地址与控制数据被存储于待机系统控制器3的缓冲存储器24。

此外，本实施方式1中，控制系统控制器2中包括：控制系统控制器2内的缓冲存储器14，该缓冲存储器14在将控制系统控制器2的CPU11进行程序运算、过程输入输出处理所使用的控制数据接入控制数据存储器12的同时，保存用于进行同值化的数据；控制数据收集控制部13，该控制数据收集控制部13将控制数据存储于控制系统控制器2的缓冲存储器14；以及控制数据发送控制部15，该控制数据发送控制部15将存储于控制系统控制器2的缓冲存储器14的数据发送至待机系统控制器3，待机系统控制器3中包括：缓冲存储器24，该缓冲存储器24保存来自控制系统控制器2的数据；控制数据接收控制部25，该控制数据接收控制部25进行控制，将从控制系统控制器2发送而来的数据保存于缓冲存储器24；以及控制数据展开控制部23，该控制数据展开控制部23将存储于缓冲存储器24的控制数据在控制数据存储器22中展开。

根据本发明的实施方式1，在控制系统控制器2中，在将控制系统控制器2的CPU11进行程序运算、过程输入输出处理所使用的控制数据写入控制数据存储器12的同时，将用于进行同值化的数据保存于控制系统控制器2的缓冲存储器14，在程序运算结束后，从控制系统控制器2的缓冲存储器14发送至待机系统控制器3的缓冲存储器24，待机系统控制器3在向缓冲存储器24进行的存储完成的情况下将控制数据写入自身的控制数据存储器22，因此能将分配给控制数据同值化的时间分配给网络处理等其他处理，并能分配给程序运算，因而能实现双重化过程控制装置1的可用性提高、性能提高。

实施方式2.

下面，基于附图对本发明的实施方式进行说明。图4是示出在控制系统控制器2的控制数据收集控制部13中监视向控制数据存储器12进行的写入、并将写入时的地址与数据存储于缓冲存储器14时的动作时刻的图。

接着对动作进行说明。在图4中，时钟线、地址线、地址选通线、数据线、数据选通线、写入/读取通知线是构成连接CPU、控制存储器、控制数据收集控制部的CPU总线的信号线，缓冲存储器地址线、缓冲存储器数据线、缓冲存储器写入选通线是构成连接控制数据收集控制部13与缓冲存储器14的缓冲存储器输入总线17的信号线。

若CPU11对控制数据存储器12进行写入，则信号线输出至CPU总线16，此时，控制数据收集控制部13监视CPU总线16上的信号并检测写入动作。若检测出写入动作，则将输出至CPU总线16的地址、数据输出至缓冲存储器输入总线17，输出缓冲存储器写入选通脉冲并对缓冲存储器14进行写入。

本实施方式2具备以下功能，即：在控制系统控制器2的控制数据收集控制部13中监视向控制数据存储器12进行的控制数据写入、并将控制数据保存于缓冲存储器14。

此外，本实施方式2的双重化过程控制装置1中，从控制系统控制器2发送至待机系统控制器3的控制数据是控制系统控制器2的CPU11写入控制数据存储器12的控制数据。

此外，根据本发明的实施方式2，在控制数据存储器12的写入的同时，将用于进行同值化的数据发送至待机系统控制器3的缓冲存储器24，待机系统控制器3在向缓冲存储器24进行的存储完成的情况下将控制数据写入自身的控制数据存储器22，因此能通过仅发送更新后的控制数据来高效地进行控制数据的同值化。

实施方式3.

下面，基于附图对本发明的实施方式进行说明。图5是示出在控制系统控制器2的控制数据收集控制部13中监视从控制数据存储器12进行的读取、并将读取时的地址与数据存储于缓冲存储器14时的动作时刻的图。

接着对动作进行说明。在图5中，时钟线、地址线、地址选通线、数据线、数据选通线、写入/读取通知线是构成连接CPU、控制存储器、控制数据收集控制部的CPU总线的信号线，缓冲存储器地址线、缓冲存储器数据线、缓冲存储器写入选通线是构成连接控制数据收集控制部13与缓冲存储器14的缓冲存储器输入总线17的信号线。

若CPU11对控制数据存储器12进行读取，则信号输出至CPU总线16，此时，控制数据收集控制部13监视CPU总线16上的信号并检测读取动作。若检测出读取动作，则将输出至CPU总线16的地址、数据输出至缓冲存储器输入总线17，输出缓冲存储器写入选通脉冲并对缓冲存储器14进行写入。

本实施方式3具备以下功能，即：在控制系统控制器2的控制数据收集控制部13中监视从控制数据存储器12进行的控制数据读取、并将控制数据保存于缓冲存储器14。

此外，本实施方式3的双重化过程控制装置1中，从控制系统控制器2发送至待机系统控制器3的控制数据是控制系统控制器2的CPU11从控制数据存储器12读取出的控制数据。

根据本发明的实施方式3，在控制数据存储器12的读取的同时，将用于进行同值化的数据发送至待机系统控制器3的缓冲存储器24，待机系统控制器3在向缓冲存储器24进行的存储完成的情况下将控制数据写入自身的控制数据存储器22，因此能任意地发送同值化所需的控制数据。

实施方式4.

下面，基于附图对本发明的实施方式4进行说明。图6是示出存储于缓冲存储器14的控制数据存储器12的内容的图，构成为在起始2个字存储有开始信息，且在之后的地址中交替存储地址与数据。

开始信息1、开始信息2由能够识别控制数据发送开始的字符串构成，控制系统控制器2在控制数据的发送开始时将其写入缓冲存储器14。在待机系统控制器3中，若接收到开始信息1、开始信息2，则识别出控制数据接收开始，并开始控制数据的接收处理以及控制数据向控制数据存储器22的展开。

本实施方式4构成为将从控制系统控制器2发送至待机系统控制器3的控制数据的数据传输开始信息附加到从控制系统控制器2向待机系统控制器3进行发送的发送数据上。

此外，本实施方式4的双重化过程控制装置1中，从控制系统控制器2发送至待机系统控制器3的控制数据的数据发送开始的信息被附加在从控制系统控制器2发送至待机系统控制器3的控制数据上。

根据本发明的实施方式4，将从控制系统控制器2发送至待机系统控制器3的控制数据的数据传输开始附加到从控制系统控制器2向待机系统控制器3进行发送的发送数据上来进行，因此能与控制数据发送同步地开始待机系统控制器3中的控制数据同值化。

实施方式5.

下面，基于附图对本发明的实施方式5进行说明。图7是示出存储于缓冲存储器14的控制数据存储器的内容的图，构成为交替地存储有地址与数据，且最后2个字存储结束信息。

结束信息1、结束信息2由能够识别控制数据发送完成的字符串构成，控制系统控制器2在控制数据发送完成时将其写入缓冲存储器14。在待机系统控制器3中，若接收到结束信息1、结束信息2，则识别出控制数据接收完成，并停止控制数据的接收处理以及控制数据向控制数据存储器22的展开。

本实施方式5构成为将从控制系统控制器2发送至待机系统控制器3的控制数据的最终数据传输完成信息附加到从控制系统控制器2向待机系统控制器3进行发送的发送数据上。

此外，本实施方式5的双重化过程控制装置1中，从控制系统控制器2发送至待机系统控制器3的控制数据的最终数据发送结束的信息被附加在从控制系统控制器2发送至待机系统控制器3的控制数据上。

根据本发明的实施方式5，将从控制系统控制器2发送至待机系统控制器3的控制数据的最终数据传输完成附加到从控制系统控制器2向待机系统控制器3进行发送的发送数据上来进行，因此，能与控制数据发送同步地结束待机系统控制器3中的控制数据同值化。

此外，本发明在其发明的范围内可对各实施方式进行适当的组合、变形及省略。

此外，各图中，同一标号表示相同或相当的部分。标号说明

1 双重化过程控制装置，2 控制系统控制器，

3 待机系统控制器，4 过程输入输出装置，

5 控制对象过程，6 监视装置，

7 通信网络，8 控制数据通信总线，

11、21 CPU，12、22 控制数据存储器，

13 控制数据收集控制部，14、24 缓冲存储器，

15 控制数据发送控制部，16、26 CPU总线，

17 缓冲存储器输入总线(控制系统控制器)，

18 缓冲存储器输出总线(控制系统控制器)，

23 控制数据展开控制部，25 控制数据接收控制部，

27 缓冲存储器输出总线(待机系统控制器)，

28 缓冲存储器输入总线(待机系统控制器)。

Claims

1.一种双重化过程控制装置，由控制系统控制器及待机系统控制器构成，由所述控制系统控制器的CPU所进行的程序运算及过程输入输出的对象即控制数据被存储于所述控制系统控制器的控制数据存储器，其特征在于，

所述控制数据存储器的、所述CPU进行程序运算时所接入的地址与控制数据在所述控制系统控制器的过程输出时被发送至所述待机系统控制器，

在所述待机系统控制器中，在所述待机系统控制器的CPU的程序运算前将从所述控制系统控制器发送而来的控制数据在从所述控制系统控制器发送而来的地址中展开，

进行所述控制系统控制器及所述待机系统控制器的控制数据同值化。

2.如权利要求1所述的双重化过程控制装置，其特征在于，

所述控制系统控制器及所述待机系统控制器分别设有缓冲存储器，

所述控制系统控制器的所述CPU进行程序运算时所接入的地址与控制数据在所述控制系统控制器的所述CPU的所述程序运算时存储于所述控制系统控制器的所述缓冲存储器，

在所述控制系统控制器的过程输出时，存储于所述控制系统控制器的所述缓冲存储器的地址与控制数据存储于所述待机系统控制器的所述缓冲存储器。

3.如权利要求1或权利要求2所述的双重化过程控制装置，其特征在于，

从所述控制系统控制器发送至所述待机系统控制器的控制数据是所述控制系统控制器的所述CPU写入所述控制数据存储器的控制数据。

4.如权利要求1或权利要求2所述的双重化过程控制装置，其特征在于，

从所述控制系统控制器发送至所述待机系统控制器的控制数据是所述控制系统控制器的所述CPU从所述控制数据存储器读取出的控制数据。

5.如权利要求1或权利要求2所述的双重化过程控制装置，其特征在于，

从所述控制系统控制器发送至所述待机系统控制器的控制数据的数据发送开始的信息被附加在从所述控制系统控制器发送至所述待机系统控制器的所述控制数据上。

6.如权利要求1或权利要求2所述的双重化过程控制装置，其特征在于，

从所述控制系统控制器发送至所述待机系统控制器的控制数据的最终数据发送结束的信息被附加在从所述控制系统控制器发送至所述待机系统控制器的所述控制数据上。