JP2000132498A - Ｄｍａ転送制御装置 - Google Patents
Ｄｍａ転送制御装置Info
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- 238000000034 method Methods 0.000 description 3
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Abstract
(57)【要約】
【課題】 システムバスやＩ／Ｏバスの占有率を縮小
し、システム全体の性能を向上可能なＤＭＡ転送制御装
置を提供する。 【解決手段】 ＤＭＡ転送が必要となった場合、ＣＰＵ
１はＤＭＡ転送の対象となる周辺入出力制御装置４〜６
及びＤＭＡ制御回路１１，１２にＤＭＡ転送に必要な情
報の設定を行う。設定終了後、ＤＭＡ制御回路１２は転
送するデータをバッファメモリ１６〜１８の数量だけ分
割し、分割したデータのスタートアドレスを各バッファ
メモリ制御回路１３〜１５に出力する。ＤＭＡ制御回路
１２は周辺入出力制御装置４〜６のデータを各バッファ
メモリ１６〜１８にバースト転送する。ＤＭＡ制御回路
１１は各バッファメモリ１６〜１８に一定量のデータが
蓄積された時、分割されたデータを各バッファメモリ１
６〜１８の各スタートアドレスによって復元し、システ
ムバス１００に出力する
し、システム全体の性能を向上可能なＤＭＡ転送制御装
置を提供する。 【解決手段】 ＤＭＡ転送が必要となった場合、ＣＰＵ
１はＤＭＡ転送の対象となる周辺入出力制御装置４〜６
及びＤＭＡ制御回路１１，１２にＤＭＡ転送に必要な情
報の設定を行う。設定終了後、ＤＭＡ制御回路１２は転
送するデータをバッファメモリ１６〜１８の数量だけ分
割し、分割したデータのスタートアドレスを各バッファ
メモリ制御回路１３〜１５に出力する。ＤＭＡ制御回路
１２は周辺入出力制御装置４〜６のデータを各バッファ
メモリ１６〜１８にバースト転送する。ＤＭＡ制御回路
１１は各バッファメモリ１６〜１８に一定量のデータが
蓄積された時、分割されたデータを各バッファメモリ１
６〜１８の各スタートアドレスによって復元し、システ
ムバス１００に出力する
Description
【０００１】
【発明の属する技術分野】本発明はＤＭＡ転送制御装置
に関し、特にメインメモリと周辺入出力制御装置との間
のＤＭＡ（Ｄｉｒｅｃｔ Ｍｅｍｏｒｙ Ａｃｃｅｓ
ｓ）転送を制御するＤＭＡ転送制御装置に関する。
に関し、特にメインメモリと周辺入出力制御装置との間
のＤＭＡ（Ｄｉｒｅｃｔ Ｍｅｍｏｒｙ Ａｃｃｅｓ
ｓ）転送を制御するＤＭＡ転送制御装置に関する。
【０００２】
【従来の技術】従来、情報処理装置においては、一般的
に、装置内にＣＰＵ（中央演算処理装置）、メインメモ
リ（主記憶）、システムバス、Ｉ／Ｏバス等を有してお
り、メインメモリと周辺入出力制御装置との間のデータ
の読み書きにＤＭＡ転送を用いている。
に、装置内にＣＰＵ（中央演算処理装置）、メインメモ
リ（主記憶）、システムバス、Ｉ／Ｏバス等を有してお
り、メインメモリと周辺入出力制御装置との間のデータ
の読み書きにＤＭＡ転送を用いている。
【０００３】このＤＭＡ転送ではメインメモリが接続さ
れているシステムバスとデバイスコントローラとのデー
タ幅が異なっている場合、そのデバイスコントローラが
接続されているＩ／Ｏ（入出力）バスとシステムバスと
の間にバッファを設け、このバッファによってデータバ
ス幅の整合をとっている。ここで、デバイスコントロー
ラのデータ幅は８ビット、１６ビット、３２ビット等の
ように複数種類あり、システムバスのデータ幅とは必ず
しも一致しない。
れているシステムバスとデバイスコントローラとのデー
タ幅が異なっている場合、そのデバイスコントローラが
接続されているＩ／Ｏ（入出力）バスとシステムバスと
の間にバッファを設け、このバッファによってデータバ
ス幅の整合をとっている。ここで、デバイスコントロー
ラのデータ幅は８ビット、１６ビット、３２ビット等の
ように複数種類あり、システムバスのデータ幅とは必ず
しも一致しない。
【０００４】上記のＤＭＡ転送を高速化する方法として
は、特開平０４−０５２９４８号公報等に開示された方
法がある。この方法によるデータ転送システムは、図３
に示すように、バッファメモリ２３を制御するバッファ
メモリ制御回路２１と、データの転送状態を制御するメ
インプロセッサ２２と、第１の入出力装置２６を制御す
る第１の入出力制御回路２４と、第２の入出力装置２７
を制御する第２の入出力制御回路２５と、情報処理装置
におけるＣＰＵ（中央演算処理装置）２８と、メインメ
モリ（主メモリ）２９とを備えている。
は、特開平０４−０５２９４８号公報等に開示された方
法がある。この方法によるデータ転送システムは、図３
に示すように、バッファメモリ２３を制御するバッファ
メモリ制御回路２１と、データの転送状態を制御するメ
インプロセッサ２２と、第１の入出力装置２６を制御す
る第１の入出力制御回路２４と、第２の入出力装置２７
を制御する第２の入出力制御回路２５と、情報処理装置
におけるＣＰＵ（中央演算処理装置）２８と、メインメ
モリ（主メモリ）２９とを備えている。
【０００５】第１の入出力装置２６及び第２の入出力装
置２７のうちの一方が、高速ＤＭＡバス２０１を介して
メインメモリ２９との間でＤＭＡ転送している時、第１
の入出力装置２６及び第２の入出力装置２７のうちの他
方からのデータをメインメモリ２９に転送する要求があ
れば、そのデータをバッファメモリ２３に格納する。
置２７のうちの一方が、高速ＤＭＡバス２０１を介して
メインメモリ２９との間でＤＭＡ転送している時、第１
の入出力装置２６及び第２の入出力装置２７のうちの他
方からのデータをメインメモリ２９に転送する要求があ
れば、そのデータをバッファメモリ２３に格納する。
【０００６】また、ＤＭＡ転送の終了通知を第１の入出
力制御回路２４から受けた時、バッファメモリ２３に格
納されているデータを高速ＤＭＡバス２０１を介してメ
インメモリ２９にＤＭＡ転送するように、バッファメモ
リ制御回路２１中のデータ転送路を切替えて制御し、第
１の入出力装置２６及び第２の入出力装置２７の夫々と
メインメモリ２９との間で高速ＤＭＡバス２０１を用い
たＤＭＡ転送を行う。
力制御回路２４から受けた時、バッファメモリ２３に格
納されているデータを高速ＤＭＡバス２０１を介してメ
インメモリ２９にＤＭＡ転送するように、バッファメモ
リ制御回路２１中のデータ転送路を切替えて制御し、第
１の入出力装置２６及び第２の入出力装置２７の夫々と
メインメモリ２９との間で高速ＤＭＡバス２０１を用い
たＤＭＡ転送を行う。
【０００７】
【発明が解決しようとする課題】上述した従来の情報処
理装置では、デバイスコントローラへの書込み時に、バ
ッファに格納されているデータがデバイスコントローラ
に書込まれるまで、メインメモリからのデータがバッフ
ァに書込むことができないという問題がある。
理装置では、デバイスコントローラへの書込み時に、バ
ッファに格納されているデータがデバイスコントローラ
に書込まれるまで、メインメモリからのデータがバッフ
ァに書込むことができないという問題がある。
【０００８】また、この情報処理装置では、デバイスコ
ントローラからの読出し時に、データをシステムバスの
データ幅に一致させるまでバッファ内に駐留させ、デー
タ幅が一致したところでバッファ内のデータをメインメ
モリに書込んでおり、バッファ内のデータがメインメモ
リに書込まれるまでデバイスコントローラからのデータ
転送が受付けられない。よって、ＤＭＡ転送はデバイス
コントローラのデータ転送能力に左右されるという問題
がある。
ントローラからの読出し時に、データをシステムバスの
データ幅に一致させるまでバッファ内に駐留させ、デー
タ幅が一致したところでバッファ内のデータをメインメ
モリに書込んでおり、バッファ内のデータがメインメモ
リに書込まれるまでデバイスコントローラからのデータ
転送が受付けられない。よって、ＤＭＡ転送はデバイス
コントローラのデータ転送能力に左右されるという問題
がある。
【０００９】一方、公報記載のＤＭＡ転送システムで
は、一方の入出力制御回路がメインメモリとの間でＤＭ
Ａ転送を行っている時に、もう片方の入出力制御回路が
バッファメモリにデータを格納している。
は、一方の入出力制御回路がメインメモリとの間でＤＭ
Ａ転送を行っている時に、もう片方の入出力制御回路が
バッファメモリにデータを格納している。
【００１０】このＤＭＡ転送システムではメインメモリ
間でＤＭＡ転送を行っていた入出力制御回路のデータ転
送が終了すると、データ転送路の切替えを行うといった
ようにＤＭＡ転送の効率化を図るものだが、複数ではな
く単方向のデータ転送時の高速化が行われていないとい
う問題がある。
間でＤＭＡ転送を行っていた入出力制御回路のデータ転
送が終了すると、データ転送路の切替えを行うといった
ようにＤＭＡ転送の効率化を図るものだが、複数ではな
く単方向のデータ転送時の高速化が行われていないとい
う問題がある。
【００１１】そこで、本発明の目的は上記の問題点を解
消し、システムバスやＩ／Ｏバスの占有率を縮小するこ
とができ、システム全体の性能を向上させることができ
るＤＭＡ転送制御装置を提供することにある。
消し、システムバスやＩ／Ｏバスの占有率を縮小するこ
とができ、システム全体の性能を向上させることができ
るＤＭＡ転送制御装置を提供することにある。
【００１２】
【課題を解決するための手段】本発明によるＤＭＡ転送
制御装置は、メインメモリと周辺入出力制御装置との間
のダイレクトメモリアクセス転送を制御するＤＭＡ転送
制御装置であって、前記ダイレクトメモリアクセス転送
のデータを蓄積する複数のバッファメモリと、前記ダイ
レクトメモリアクセス転送時に前記データを分割して前
記複数のバッファメモリ各々に蓄積する蓄積制御手段
と、分割されて前記複数のバッファメモリ各々に蓄積さ
れたデータを復元して転送先に送出する送出制御手段と
を備えている。
制御装置は、メインメモリと周辺入出力制御装置との間
のダイレクトメモリアクセス転送を制御するＤＭＡ転送
制御装置であって、前記ダイレクトメモリアクセス転送
のデータを蓄積する複数のバッファメモリと、前記ダイ
レクトメモリアクセス転送時に前記データを分割して前
記複数のバッファメモリ各々に蓄積する蓄積制御手段
と、分割されて前記複数のバッファメモリ各々に蓄積さ
れたデータを復元して転送先に送出する送出制御手段と
を備えている。
【００１３】まず、本発明のＤＭＡ転送制御装置は、メ
インメモリと周辺入出力制御装置との間のＤＭＡ転送時
に、データを蓄積していくためのバッファメモリを複数
段にすることで、高速かつ効率的にデータの転送を行え
るようにしている。
インメモリと周辺入出力制御装置との間のＤＭＡ転送時
に、データを蓄積していくためのバッファメモリを複数
段にすることで、高速かつ効率的にデータの転送を行え
るようにしている。
【００１４】より具体的に、本発明のＤＭＡ転送制御装
置では、メインメモリと周辺入出力制御装置との間のＤ
ＭＡ転送において、周辺入出力制御装置からの受信デー
タをバッファメモリに一定量蓄積した後、メインメモリ
ヘ順次読出すことによってシステムバスとＩ／Ｏバスと
を効率的に使用可能としている。
置では、メインメモリと周辺入出力制御装置との間のＤ
ＭＡ転送において、周辺入出力制御装置からの受信デー
タをバッファメモリに一定量蓄積した後、メインメモリ
ヘ順次読出すことによってシステムバスとＩ／Ｏバスと
を効率的に使用可能としている。
【００１５】上記のように、本発明のＤＭＡ転送制御装
置では、その内部にバッファメモリ及びバッファメモリ
制御回路を複数段設け、システムバスへのデータを一時
的に格納させ、システムバス及び周辺デバイスコントロ
ーラのデータバス幅に合わせたバースト転送等を実施さ
せている。
置では、その内部にバッファメモリ及びバッファメモリ
制御回路を複数段設け、システムバスへのデータを一時
的に格納させ、システムバス及び周辺デバイスコントロ
ーラのデータバス幅に合わせたバースト転送等を実施さ
せている。
【００１６】よって、一段のバッファメモリのみでのＤ
ＭＡ転送よりも、システムバスやＩ／Ｏバスの占有率を
縮小することが可能となり、その縮小した時間を有効活
用することで、システム全体の性能を向上させることが
可能となる。
ＭＡ転送よりも、システムバスやＩ／Ｏバスの占有率を
縮小することが可能となり、その縮小した時間を有効活
用することで、システム全体の性能を向上させることが
可能となる。
【００１７】
【発明の実施の形態】次に、本発明の一実施例について
図面を参照して説明する。図１は本発明の一実施例によ
るＤＭＡ転送制御装置の構成を示すブロック図である。
図において、ＤＭＡ転送制御装置１はシステムバス１０
０を介してＣＰＵ（中央演算処理装置）２及びメインメ
モリ３に接続されており、Ｉ／Ｏ（入出力）バス１０１
を介して周辺入出力制御装置４〜６に接続されている。
また、ＤＭＡ転送制御装置１はＤＭＡ制御回路１１，１
２と、バッファメモリ制御回路１３〜１５と、バッファ
メモリ１６〜１８とから構成されている。
図面を参照して説明する。図１は本発明の一実施例によ
るＤＭＡ転送制御装置の構成を示すブロック図である。
図において、ＤＭＡ転送制御装置１はシステムバス１０
０を介してＣＰＵ（中央演算処理装置）２及びメインメ
モリ３に接続されており、Ｉ／Ｏ（入出力）バス１０１
を介して周辺入出力制御装置４〜６に接続されている。
また、ＤＭＡ転送制御装置１はＤＭＡ制御回路１１，１
２と、バッファメモリ制御回路１３〜１５と、バッファ
メモリ１６〜１８とから構成されている。
【００１８】ＤＭＡ転送制御回路１１，１２はＤＭＡ転
送の制御を行い、バッファメモリ制御回路１３〜１５は
バッファメモリ１６〜１８の制御を行う。バッファメモ
リ１６〜１８はＩ／Ｏバス１０１上のデータをシステム
バス１００のデータバスに転送するために一時的に記憶
し、不揮発性メモリで構成されている。
送の制御を行い、バッファメモリ制御回路１３〜１５は
バッファメモリ１６〜１８の制御を行う。バッファメモ
リ１６〜１８はＩ／Ｏバス１０１上のデータをシステム
バス１００のデータバスに転送するために一時的に記憶
し、不揮発性メモリで構成されている。
【００１９】図２は図１のＤＭＡ転送制御装置１の処理
動作を示すフローチャートである。これら図１及び図２
を参照して本発明の一実施例によるＤＭＡ転送制御装置
１の処理動作について説明する。
動作を示すフローチャートである。これら図１及び図２
を参照して本発明の一実施例によるＤＭＡ転送制御装置
１の処理動作について説明する。
【００２０】ＤＭＡ転送が必要となった場合（図２ステ
ップＳ１）、ＣＰＵ１はＤＭＡ転送の対象となる周辺入
出力制御装置４〜６及びＤＭＡ転送制御装置１のＤＭＡ
制御回路１１，１２に対してＤＭＡ転送に必要な情報の
設定を行う。
ップＳ１）、ＣＰＵ１はＤＭＡ転送の対象となる周辺入
出力制御装置４〜６及びＤＭＡ転送制御装置１のＤＭＡ
制御回路１１，１２に対してＤＭＡ転送に必要な情報の
設定を行う。
【００２１】デバイスリード・メモリライトのＤＭＡ転
送の場合、ＤＭＡ制御回路１１，１２にはＣＰＵ１から
ＤＭＡ転送開始アドレス及び転送長情報が設定される
（図２ステップＳ２）。周辺入出力制御装置４〜６には
ＣＰＵ１からアドレスとデータとがシステムバス１００
からＤＭＡ制御回路１１，１２を通過してＩ／Ｏバス１
０１に供給され、Ｉ／Ｏバス１０１に接続されている周
辺入出力制御装置に対してＤＭＡ転送に必要な情報が設
定される。
送の場合、ＤＭＡ制御回路１１，１２にはＣＰＵ１から
ＤＭＡ転送開始アドレス及び転送長情報が設定される
（図２ステップＳ２）。周辺入出力制御装置４〜６には
ＣＰＵ１からアドレスとデータとがシステムバス１００
からＤＭＡ制御回路１１，１２を通過してＩ／Ｏバス１
０１に供給され、Ｉ／Ｏバス１０１に接続されている周
辺入出力制御装置に対してＤＭＡ転送に必要な情報が設
定される。
【００２２】上記のように、周辺入出力制御装置４〜６
に対してＤＭＡ転送設定が完了すると、周辺入出力制御
装置４〜６はＤＭＡ制御回路１２に対してデバイスデー
タ要求信号を出力する。
に対してＤＭＡ転送設定が完了すると、周辺入出力制御
装置４〜６はＤＭＡ制御回路１２に対してデバイスデー
タ要求信号を出力する。
【００２３】上記設定終了後、ＤＭＡ制御回路１２は転
送するデータをバッファメモリ１６〜１８の数量だけ分
割し（図２ステップＳ３）、分割したデータのスタート
アドレスを各バッファメモリ制御回路１３〜１５に出力
する（図２ステップＳ４）。
送するデータをバッファメモリ１６〜１８の数量だけ分
割し（図２ステップＳ３）、分割したデータのスタート
アドレスを各バッファメモリ制御回路１３〜１５に出力
する（図２ステップＳ４）。
【００２４】この場合、バッファメモリ制御回路１３に
はデータ＃１のスタートアドレスが、バッファメモリ制
御回路１４にはデータ＃２のスタートアドレスが、バッ
ファメモリ制御回路１５にはデータ＃３のスタートアド
レスが夫々出力される。
はデータ＃１のスタートアドレスが、バッファメモリ制
御回路１４にはデータ＃２のスタートアドレスが、バッ
ファメモリ制御回路１５にはデータ＃３のスタートアド
レスが夫々出力される。
【００２５】ＤＭＡ制御回路１２はデバイスデータ要求
が発行されると（図２ステップＳ５）、そのデバイスデ
ータ要求を発行してきた周辺入出力制御装置４〜６のデ
ータをバッファメモリ制御回路１３〜１５を介して各バ
ッファメモリ１６〜１８にバースト転送する（図２ステ
ップＳ６）。
が発行されると（図２ステップＳ５）、そのデバイスデ
ータ要求を発行してきた周辺入出力制御装置４〜６のデ
ータをバッファメモリ制御回路１３〜１５を介して各バ
ッファメモリ１６〜１８にバースト転送する（図２ステ
ップＳ６）。
【００２６】ＤＭＡ制御回路１２は各バッファメモリ１
６〜１８に一定量のデータが蓄積されると（図２ステッ
プＳ７）、各バッファメモリ１６〜１８からＤＭＡ制御
回路１１へデータを転送させる。ＤＭＡ制御回路１１で
は分割されたデータを各バッファメモリ１６〜１８の各
スタートアドレスによって復元し、システムバス１００
に出力する（図２ステップＳ８）。上記の処理は周辺入
出力制御装置４〜６からのＤＭＡ転送が終了するまで実
行される（図２ステップＳ６〜Ｓ９）。
６〜１８に一定量のデータが蓄積されると（図２ステッ
プＳ７）、各バッファメモリ１６〜１８からＤＭＡ制御
回路１１へデータを転送させる。ＤＭＡ制御回路１１で
は分割されたデータを各バッファメモリ１６〜１８の各
スタートアドレスによって復元し、システムバス１００
に出力する（図２ステップＳ８）。上記の処理は周辺入
出力制御装置４〜６からのＤＭＡ転送が終了するまで実
行される（図２ステップＳ６〜Ｓ９）。
【００２７】一方、メモリリード・デバイスライトのＤ
ＭＡ転送の場合、ＤＭＡ転送制御装置１ではメインメモ
リ３からのデータがバッファメモリ１６〜１８の数量だ
け分割され、分割されたデータが復元されてＩ／Ｏバス
１０１に出力される以外は、上述したデバイスリード・
メモリライトのＤＭＡ転送の場合と同様の制御が行われ
る。よって、このメモリリード・デバイスライトのＤＭ
Ａ転送の処理動作の図示は省略する。
ＭＡ転送の場合、ＤＭＡ転送制御装置１ではメインメモ
リ３からのデータがバッファメモリ１６〜１８の数量だ
け分割され、分割されたデータが復元されてＩ／Ｏバス
１０１に出力される以外は、上述したデバイスリード・
メモリライトのＤＭＡ転送の場合と同様の制御が行われ
る。よって、このメモリリード・デバイスライトのＤＭ
Ａ転送の処理動作の図示は省略する。
【００２８】したがって、転送元の周辺入出力制御装置
４〜６及びＤＭＡ制御回路１１，１２への設定後、ＤＭ
Ａ制御回路１１，１２は周辺入出力制御装置４〜６から
のデータ転送要求信号に応じてシステムバス１００から
送られてくるデータをＩ／Ｏバス１０１に転送し、周辺
入出力制御装置４〜６に書込むこととなる。
４〜６及びＤＭＡ制御回路１１，１２への設定後、ＤＭ
Ａ制御回路１１，１２は周辺入出力制御装置４〜６から
のデータ転送要求信号に応じてシステムバス１００から
送られてくるデータをＩ／Ｏバス１０１に転送し、周辺
入出力制御装置４〜６に書込むこととなる。
【００２９】このように、メインメモリ３と周辺入出力
制御装置４〜６との間のＤＭＡ転送時に、データを蓄積
していくためのバッファメモリ１６〜１８を複数段と
し、周辺入出力制御装置４〜６またはメインメモリ３か
らの受信データをバッファメモリ１６〜１８に一定量蓄
積した後、メインメモリ３または周辺入出力制御装置４
〜６に順次読出すことによって、システムバス１００と
Ｉ／Ｏバス１０１とを効率的に使用することができる。
制御装置４〜６との間のＤＭＡ転送時に、データを蓄積
していくためのバッファメモリ１６〜１８を複数段と
し、周辺入出力制御装置４〜６またはメインメモリ３か
らの受信データをバッファメモリ１６〜１８に一定量蓄
積した後、メインメモリ３または周辺入出力制御装置４
〜６に順次読出すことによって、システムバス１００と
Ｉ／Ｏバス１０１とを効率的に使用することができる。
【００３０】よって、一段のバッファメモリのみでのＤ
ＭＡ転送よりも、システムバス１００やＩ／Ｏバス１０
１の占有率を縮小することができ、その縮小した時間を
有効活用することで、システム全体の性能を向上させる
ことができる。
ＭＡ転送よりも、システムバス１００やＩ／Ｏバス１０
１の占有率を縮小することができ、その縮小した時間を
有効活用することで、システム全体の性能を向上させる
ことができる。
【００３１】
【発明の効果】以上説明したように本発明によれば、メ
インメモリと周辺入出力制御装置との間のダイレクトメ
モリアクセス転送を制御するＤＭＡ転送制御装置におい
て、ダイレクトメモリアクセス転送のデータを蓄積する
複数のバッファメモリ各々に、ダイレクトメモリアクセ
ス転送のデータを分割して蓄積し、分割されて複数のバ
ッファメモリ各々に蓄積されたデータを復元して転送先
に送出することによって、システムバスやＩ／Ｏバスの
占有率を縮小することができ、システム全体の性能を向
上させることができるという効果がある。
インメモリと周辺入出力制御装置との間のダイレクトメ
モリアクセス転送を制御するＤＭＡ転送制御装置におい
て、ダイレクトメモリアクセス転送のデータを蓄積する
複数のバッファメモリ各々に、ダイレクトメモリアクセ
ス転送のデータを分割して蓄積し、分割されて複数のバ
ッファメモリ各々に蓄積されたデータを復元して転送先
に送出することによって、システムバスやＩ／Ｏバスの
占有率を縮小することができ、システム全体の性能を向
上させることができるという効果がある。
【図１】本発明の一実施例によるＤＭＡ転送制御装置の
構成を示すブロック図である。
構成を示すブロック図である。
【図２】図１のＤＭＡ転送制御装置の処理動作を示すフ
ローチャートである。
ローチャートである。
【図３】従来例によるデータ転送システムの構成を示す
ブロック図である。
ブロック図である。
１ ＤＭＡ転送制御装置 ２ ＣＰＵ ３ メインメモリ ４〜６ 周辺入出力制御装置 １１，１２ ＤＭＡ制御回路 １３〜１５ バッファメモリ制御回路 １６〜１８ バッファメモリ １００ システムバス １０１ Ｉ／Ｏバス
Claims (4)
- 【請求項１】 メインメモリと周辺入出力制御装置との
間のダイレクトメモリアクセス転送を制御するＤＭＡ転
送制御装置であって、前記ダイレクトメモリアクセス転
送のデータを蓄積する複数のバッファメモリと、前記ダ
イレクトメモリアクセス転送時に前記データを分割して
前記複数のバッファメモリ各々に蓄積する蓄積制御手段
と、分割されて前記複数のバッファメモリ各々に蓄積さ
れたデータを復元して転送先に送出する送出制御手段と
を有することを特徴とするＤＭＡ転送制御装置。 - 【請求項２】 前記送出制御手段は、前記データが前記
バッファメモリに予め設定された一定量蓄積された時に
順次読出して前記転送先に送出するよう構成したことを
特徴とする請求項１記載のＤＭＡ転送制御装置。 - 【請求項３】 前記複数のバッファメモリ各々に対応し
て設けられかつ前記バッファメモリへの前記データの蓄
積を制御する複数のバッファメモリ制御回路を含むこと
を特徴とする請求項１または請求項２記載のＤＭＡ転送
制御装置。 - 【請求項４】 前記蓄積制御手段は、前記データを前記
複数のバッファメモリ各々にバースト転送するよう構成
したことを特徴とする請求項１から請求項３のいずれか
記載のＤＭＡ転送制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10307027A JP2000132498A (ja) | 1998-10-28 | 1998-10-28 | Ｄｍａ転送制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10307027A JP2000132498A (ja) | 1998-10-28 | 1998-10-28 | Ｄｍａ転送制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000132498A true JP2000132498A (ja) | 2000-05-12 |
Family
ID=17964159
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10307027A Withdrawn JP2000132498A (ja) | 1998-10-28 | 1998-10-28 | Ｄｍａ転送制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000132498A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7076626B2 (en) | 2002-03-20 | 2006-07-11 | Seiko Epson Corporation | Data transfer control device, electronic instrument, and data transfer control method |
| US7461318B2 (en) | 2003-09-29 | 2008-12-02 | Sharp Kabushiki Kaisha | Communication system realizing USB communications between a host computer and its peripheral device and a communication controller transmitting a USB signal under the USB standard |
-
1998
- 1998-10-28 JP JP10307027A patent/JP2000132498A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7076626B2 (en) | 2002-03-20 | 2006-07-11 | Seiko Epson Corporation | Data transfer control device, electronic instrument, and data transfer control method |
| US7461318B2 (en) | 2003-09-29 | 2008-12-02 | Sharp Kabushiki Kaisha | Communication system realizing USB communications between a host computer and its peripheral device and a communication controller transmitting a USB signal under the USB standard |
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