[go: up one dir, main page]

CN107634103B - 内存晶体管及其形成方法、半导体器件 - Google Patents

内存晶体管及其形成方法、半导体器件 Download PDF

Info

Publication number
CN107634103B
CN107634103B CN201711003239.4A CN201711003239A CN107634103B CN 107634103 B CN107634103 B CN 107634103B CN 201711003239 A CN201711003239 A CN 201711003239A CN 107634103 B CN107634103 B CN 107634103B
Authority
CN
China
Prior art keywords
groove
layer
substrate
dielectric layer
memory transistor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201711003239.4A
Other languages
English (en)
Other versions
CN107634103A (zh
Inventor
不公告发明人
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Changxin Memory Technologies Inc
Original Assignee
Ruili Integrated Circuit Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Ruili Integrated Circuit Co Ltd filed Critical Ruili Integrated Circuit Co Ltd
Priority to CN201711003239.4A priority Critical patent/CN107634103B/zh
Publication of CN107634103A publication Critical patent/CN107634103A/zh
Application granted granted Critical
Publication of CN107634103B publication Critical patent/CN107634103B/zh
Priority to PCT/CN2018/111535 priority patent/WO2019080850A1/en
Priority to US16/849,217 priority patent/US11329049B2/en
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/34—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the transistor being at least partially in a trench in the substrate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions 
    • H10D64/27—Electrodes not carrying the current to be rectified, amplified, oscillated or switched, e.g. gates
    • H10D64/311—Gate electrodes for field-effect devices
    • H10D64/411—Gate electrodes for field-effect devices for FETs
    • H10D64/511—Gate electrodes for field-effect devices for FETs for IGFETs
    • H10D64/512—Disposition of the gate electrodes, e.g. buried gates
    • H10D64/513—Disposition of the gate electrodes, e.g. buried gates within recesses in the substrate, e.g. trench gates, groove gates or buried gates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/764—Air gaps
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/05—Making the transistor
    • H10B12/053—Making the transistor the transistor being at least partially in a trench in the substrate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/01—Manufacture or treatment
    • H10D62/021—Forming source or drain recesses by etching e.g. recessing by etching and then refilling
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/113—Isolations within a component, i.e. internal isolations
    • H10D62/115—Dielectric isolations, e.g. air gaps
    • H10D62/116—Dielectric isolations, e.g. air gaps adjoining the input or output regions of field-effect devices, e.g. adjoining source or drain regions

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Semiconductor Memories (AREA)
  • Element Separation (AREA)
  • Non-Volatile Memory (AREA)

Abstract

本发明提供了一种内存晶体管及其形成方法、半导体器件。通过第二介电层形成于第一沟槽中栅极层上和第一介电层表面上，且第二介质层中具有空腔。因此本发明中的内存晶体管可以有效改善机械应力，并降低热过程对栅极引入的缺陷；而且通过空腔的引入，能够降低寄生电容，从而提高内存晶体管的性能。

Description

内存晶体管及其形成方法、半导体器件
技术领域
本发明涉及半导体技术领域，特别涉及一种内存晶体管及其形成方法、半导体器件。
背景技术
集成电路已经从单一的芯片上集成数十个器件发展为集成数百万器件。传统的集成电路的性能和复杂性已经远远超过了最初的想象。为了实现在复杂性和电路密度(在一定芯片面积上所能容纳的器件的数量)方面的提高，器件的特征尺寸，也称为“几何尺寸(geometry)”，随着每一代的集成电路已经越变越小。提高集成电路密度不仅可以提高集成电路的复杂性和性能，而且对于消费者来说也能降低消费。使器件更小是有挑战性的，因为在集成电路制造的每一道工艺都有极限，也就是说，一定的工艺如果要在小于特征尺寸的条件下进行，需要更换该工艺或者器件布置；另外，由于越来越快的器件设计需求，传统的工艺和材料存在工艺限制。
DRAM(Dynamic Random Access Memory)，即动态随机存取存储器是最为常见的系统内存；该DRAM存储器为一种半导体器件，其性能已经取得很大的发展，但仍有进一步发展的需求。在现有技术中，埋栅式DRAM为一种常见的结构，但是，埋入式的栅极受到上方介质层的影响，使其性能受到限制。
发明内容
本发明的目的在于提供一种内存晶体管及其形成方法，提高内存晶体管的性能。
为解决上述技术问题，本发明提供一种内存晶体管，包括：
衬底，所述衬底具有相对设置的第一表面和第二表面；所述衬底还具有第一沟槽，所述第一沟槽的开口形成在所述第一表面上；
第一介电层，形成于所述第一沟槽的槽壁表面上；
栅极层，形成于所述第一沟槽中的所述第一介电层上，并且所述栅极层的顶表面低于所述第一表面；以及，
第二介电层，填充在所述第一沟槽中并位于所述栅极层的所述顶表面上，所述第二介质层覆盖所述栅极层并连接所述第一介电层，并且，在所述第二介质层中形成有空腔。
可选的，对于所述的内存晶体管，所述空腔占据所述第二介电层的空间为大于等于5％。
可选的，对于所述的内存晶体管，所述空腔具有一最大高度和一最大宽度，所述最大宽度所在方向平行于所述第一表面，所述最大高度所在方向垂直于所述第一表面，所述最大高度值大于所述最大宽度值。
可选的，对于所述的内存晶体管，所述第一介电层的材质包括氧化硅。
可选的，对于所述的内存晶体管，所述第二介质层的材质包括氧化硅层、氮化硅层和氮氧化硅层中的一种或其组合。
可选的，对于所述的内存晶体管，所述衬底还具有源极区和漏极区，所述源极区和漏极区分列于所述第一沟槽的两侧，所述源极区和漏极区的底端在所述衬底中相对于所述第一表面的深度位置较低于所述栅极层的所述顶表面在所述衬底中相对于所述第一表面的深度位置。
可选的，对于所述的内存晶体管，所述第一沟槽的数量为多个，相邻的所述第一沟槽之间的所述源极区或所述漏极区共用。
可选的，对于所述的内存晶体管，所述衬底还具有第二沟槽，所述第二沟槽围绕所述源极区及所述漏极区排布，所述第二沟槽中充满隔离材料层。
本发明还提供一种内存晶体管的形成方法，包括：
提供一衬底，所述衬底具有相对设置的第一表面和第二表面；
形成第一沟槽在所述衬底中，所述第一沟槽的开口形成在所述第一表面上；
形成第一介电层在所述第一沟槽的槽壁表面上；
形成栅极层在所述第一沟槽中的所述第一介电层上，所述栅极层的顶表面低于所述第一表面；以及
填充第二介电层在所述第一沟槽中，所述第二介质层位于所述栅极层的所述顶表面上，所述第二介质层覆盖所述栅极层并连接所述第一介电层，其中，在所述第二介电层中还形成有空腔。
可选的，对于所述的内存晶体管的形成方法，所述空腔占据所述第二介电层的空间为大于等于5％。
可选的，对于所述的内存晶体管的形成方法，在填充所述第二介电层之后，还包括：
形成源极区和漏极区在所述衬底中，所述源极区和所述漏极区分别位于所述第一沟槽的两侧，并且所述源极区和漏极区的底端在所述衬底中相对于所述第一表面的深度位置较低于所述栅极层的所述顶表面在所述衬底中相对于所述第一表面的深度位置。
可选的，对于所述的内存晶体管的形成方法，形成第一沟槽在所述衬底中之前，还包括：
形成第二沟槽在所述衬底中，所述第二沟槽用以围绕所述源极区及所述漏极区排布，并且所述第二沟槽的开口朝向所述第一表面，所述第二沟槽的底端背离所述第一表面；以及，
充满隔离材料层在所述第二沟槽中。
本发明还提供一种半导体器件，包括：
衬底，所述衬底具有相对设置的第一表面和第二表面；所述衬底还具有第一沟槽，所述第一沟槽的开口形成在所述第一表面上，所述第一沟槽的底端相对背离所述第一表面；
第一材料层，形成于所述第一沟槽的槽壁表面上；
第二材料层，形成于所述第一沟槽中的所述第一材料层上，所述第二材料层具有低于所述第一表面的第一顶表面；以及
第三材料层，形成于所述第一沟槽中，并覆盖所述第二材料层和所述第一材料层，所述第三材料层具有第二顶表面，并且，在所述第三材料层中形成有空腔，位于所述第一顶表面与所述第二顶表面之间。
在本发明提供的内存晶体管中，第二介电层形成于第一沟槽中栅极层上和第一介电层表面上，且第二介质层中具有空腔。因此本发明中的内存晶体管可以有效改善机械应力，并降低热过程对第二介质层引入的缺陷；而且通过空腔的引入，能够降低寄生电容，从而提高内存晶体管的性能。
附图说明
图1为一种内存晶体管的结构示意图；
图2为本发明一实施例的内存晶体管的形成方法的流程示意图；
图3为本发明一实施例的内存晶体管的形成方法中提供衬底的示意图；
图4为本发明一实施例的内存晶体管的形成方法中在衬底中形成第一沟槽和第二沟槽的示意图；
图5为本发明一实施例的内存晶体管的形成方法中形成第一介电层的示意图；
图6为本发明一实施例的内存晶体管的形成方法中形成栅极层的示意图；
图7-图8为本发明一实施例的内存晶体管的形成方法中形成第二介质层的示意图；
图9为本发明一实施例的内存晶体管的形成方法中形成的空腔的示意图；
图10为本发明另一实施例的内存晶体管的形成方法中形成的空腔的示意图；
图11为本发明又一实施例的内存晶体管的形成方法中形成的空腔的示意图；
图12为本发明一实施例的内存晶体管的形成方法中形成源极区和漏极区的示意图；
其中，附图标记如下：
1，10-衬底；
2，14-栅极层；
3-栅极介质层；
4，12-隔离结构层；
S-源极区；
D-漏极区；
11-沟槽；
101-第一表面；
102-第二表面；
13-第一介质层；
15-第二介质层；
16，161，162，163-空腔；
17-第二介质层。
具体实施方式
下面将结合示意图对本发明的内存晶体管及其形成方法、半导体器件进行更详细的描述，其中表示了本发明的优选实施例，应该理解本领域技术人员可以修改在此描述的本发明，而仍然实现本发明的有利效果。因此，下列描述应当被理解为对于本领域技术人员的广泛知道，而并不作为对本发明的限制。
在下列段落中参照附图以举例方式更具体地描述本发明。根据下面说明和权利要求书，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。
在下面的描述中，应该理解，当层(或膜)、区域、图案或结构被称作在衬底、层(或膜)、区域、焊盘和/或图案“上”时，它可以直接位于另一个层或衬底上，和/或还可以存在插入层。另外，应该理解，当层被称作在另一个层“下”时，它可以直接位于另一个层下，和/或还可以存在一个或多个插入层。另外，可以基于附图进行关于在各层“上”和“下”的指代。
图1为一种内存晶体管的结构示意图。如图1所示，所述内存晶体管包括衬底1，所述衬底1中形成有隔离结构层4，所述隔离结构层4例如是通过挖槽和填充工艺形成。在所述隔离结构层4之间形成有栅极结构，例如为埋入式栅极结构，包括栅极层2和栅极介质层3，其中栅极介质层3覆盖栅极层2，在栅极结构两侧则形成有有源区，例如是源极区S和漏极区D分列于栅极结构的两侧，有源区可以依据实际需要进行离子注入获得。
发明人研究后发现，由于埋入式栅极结构的栅极层2被栅极介质层3覆盖，且栅极介质层3为均匀密实的膜层，这就导致等效介电常数较高，进而寄生电容变大。此外，这样的栅极介质层3会带来较高的机械应力(例如CMP等过程引入)，以及热过程也会引起的缺陷(例如在栅极介质层3中产生微小颗粒，可能引起漏电等)。
为此，本发明提供了一种内存晶体管，以改善上述缺陷。具体的，参考图2所示的本发明实施例一中的内存晶体管的形成方法的流程示意图。所述形成方法包括：
步骤S11，提供一衬底，所述衬底具有相对设置的第一表面和第二表面；
步骤S12，形成第一沟槽在所述衬底中，所述第一沟槽的开口形成在所述第一表面上；
步骤S13，形成第一介电层在所述第一沟槽的槽壁表面上；
步骤S14，形成栅极层在所述第一沟槽中的所述第一介电层上，所述栅极层的顶表面低于所述第一表面；以及
步骤S15，填充第二介电层在所述第一沟槽中，所述第二介质层位于所述栅极层的所述顶表面上，所述第二介质层覆盖所述栅极层并连接所述第一介电层，其中，在所述第二介电层中还形成有空腔。
图3至图11是本发明内存晶体管的形成方法一实施例各个步骤的结构示意图。
首先，参考图3，图3为本发明一实施例的内存晶体管的形成方法中提供衬底的示意图。
对于步骤S11，提供一衬底10，所述衬底10具有相对设置的第一表面101和第二表面102。具体的，所述衬底10的构成材料可以采用未掺杂的单晶硅、掺杂有杂质的单晶硅、绝缘体上硅(SOI)等。作为示例，在一个实施例中，所述衬底10选用单晶硅材料构成。在所述衬底10中还可以形成有埋层(图中未示出)等公知的结构，本发明对此不予限制。
接着，请参考图4，图4为本发明一实施例的内存晶体管的形成方法中在衬底中形成第一沟槽和第二沟槽的示意图。
对于步骤S12，形成第一沟槽111在所述衬底10中，所述第一沟槽111的开口形成在所述第一表面101上。在一个实施例中，可以采用光刻刻蚀的方法形成。在一个实施例中，在刻蚀形成多个第一沟槽111之前，还可以形成多个第二沟槽112，所述第二沟槽112的开口朝向所述第一表面101，所述第二沟槽112的底端背离所述第一表面101。所述第一沟槽111和第二沟槽112可以规格一致，为了提高隔离效果，所述第二沟槽112的深度大于所述第一沟槽111的深度，且所述第二沟槽112用以围绕所述第一沟槽111、源极区S及漏极区D。请参考图5，充满隔离材料层在所述第二沟槽112中，形成隔离结构层12。在一个实施例中，还可以是刻蚀形成多个沟槽，外围部分(例如一排、一列)作为第二沟槽112，其余沟槽则是第一沟槽111。所述第一沟槽111将用作后续埋入式栅极结构的制备，所述第二沟槽112将用作后续隔离结构层的制备。
然后，请继续参考图5，图5为本发明一实施例的内存晶体管的形成方法中形成第一介电层的示意图。
对于步骤S13，形成第一介电层13在所述第一沟槽11的槽壁表面。在一个实施例中，所述第一介电层13可以采用化学气相沉积工艺形成，其材质例如可以是氧化硅，其厚度可以是1nm-200nm。依据实际产品需求，所述第一介电层13可以是其他厚度。
在一个实施例中，例如所述第二沟槽中已经形成了隔离结构层12，因此第一介电层13的形成不会对第二沟槽产生影响。所述第一介电层13例如作为栅极氧化层。
所述隔离结构层12的材质可以是氧化硅、氮化硅和氮氧化硅中的至少一种。
在第一介电层13和/或隔离结构层12形成后，可以进行一次平坦化处理，例如采用化学机械研磨过程，使得所述第一介电层13和/或隔离结构层12的上表面与第一表面101齐平。
可以理解的是，所述第一介电层13和所述隔离结构层12可以具有任意的制备顺序。
之后，请参考图6，图6为本发明一实施例的内存晶体管的形成方法中形成栅极层的示意图。
对于步骤S14，形成栅极层14在所述第一沟槽11中的所述第一介电层13上，所述栅极层14的顶面低于所述第一表面。所述栅极层14例如是金属材质，当然，也可以选择其他材质，例如多晶硅等，金属栅极由于有助于获得较佳的热稳定性和合适的功函数而可以作为优选方案。进一步的，所述金属材质不仅仅限于金属单质，还可以是金属的二元合金、导电型金属氧化物、金属硅化物、金属氮化物、金属氮硅化物、金属氮铝化物等。
之后，请参考图7-图8，图7-图8为本发明一实施例的内存晶体管的形成方法中形成第二介质层的示意图。
对于步骤S15，填充第二介电层15在所述第一沟槽中，所述第二介质层15位于所述栅极层14的所述顶表面上，所述第二介质层15覆盖所述栅极层14并连接所述第一介电层13，其中，在所述第二介电层15中还形成有空腔16。
所述第二介电层15可以采用化学气相沉积工艺形成，例如，所述第二介质层15可以为氧化硅层、氮化硅层和氮氧化硅层中的一种或其组合。
所述第二介电层15可以是形成在所述第一沟槽中及所述第一表面上，藉由高沉积率的制程会在所述第一沟槽上半部提前封口而形成所需空腔16。本发明在此并不限定具体沉积率数值，本领域技术人员在本发明给出的基础上，可以灵活调整沉积率，从而获得所需的空腔16。
在沉积完成后，可以采用平坦化工艺，去除位于第一表面上的第二介电层15，保留位于第一沟槽中的第二介电层17，所述空腔16可以位于保留的第二介电层17中，如图8所示。
在一个实施例中，所述空腔16占据所述第二介电层17的空间为大于等于5％。
在一个实施例中，所述空腔16具有一最大高度b和一最大宽度a，所述最大宽度a所在方向平行于所述第一表面，所述最大高度b所在方向垂直于所述第一表面。可以是所述最大高度b大于所述最大宽度a，从而可以降低制备难度。
由此可见，本发明中在栅极层14上的第二介质层17中形成了空腔16，则可以有效改善机械应力，并降低热过程对第二介质层17引入的缺陷(可以理解的是，虽然上文中并未提及例如退火等热过程，但是在内存晶体管制备过程中，存在热过程，则空腔16的存在就可以降低热过程的影响)；而且通过空腔的引入，能够降低寄生电容，从而提高内存晶体管的性能。
图8中所示空腔16的形状为椭圆形，然而本发明中空腔16还可以是其他形状。下面请参考图9-图11，以示意性的描述本发明中的空腔。图9为本发明一实施例的内存晶体管的形成方法中形成的空腔的示意图；图10为本发明另一实施例的内存晶体管的形成方法中形成的空腔的示意图；图11为本发明又一实施例的内存晶体管的形成方法中形成的空腔的示意图。
如图9所示，在一个实施例中，所述空腔161可以是具有多个宽部和多个窄部的不规则形状，其可以是上下(即垂直第一表面的方向，靠近第一表面为上，远离第一表面为下)分布的长条状空腔。
如图10所示，在另一个实施例中，所述空腔162可以是呈水滴状，其可以是上宽下窄结构，也可以是上窄下宽结构。
如图11所示，在又一个实施例中，所述空腔163可以是多个独立的部分，例如可以是上下排布，也可以是左右(即平行第一表面的方向)排布，也可以是上下左右皆具有所述独立的部分，从而共同作为所述空腔163。
以上示意性的列举了几种可选的空腔的结构和分布情况，可以理解的是，所述空腔并不限于本发明中所列的种类，可以依据实际工艺需求，灵活设定空腔的结构和分布。
之后，请参考图12，图12为本发明一实施例的内存晶体管的形成方法中形成源极区和漏极区的示意图。
源极区和漏极区的形成可以在上述步骤S15之后进行，即可作为步骤S16，形成源极区S和漏极区D在所述衬底10中，所述源极区S和漏极区D分别位于所述第一沟槽的两侧，并且所述源极区S和漏极区D的底端在所述衬底10中相对于所述第一表面的深度位置较低于所述栅极层14的所述顶表面在所述衬底10中相对于所述第一表面的深度位置。
可以理解的是，源极区S和漏极区D可以采用离子注入后形成，离子注入的种类、剂量及能量可以依据实际需求而进行设定。
所述第一沟槽的数量为多个，相邻第一沟槽之间的源极区S或漏极区D共用，如图12所示为源极区S共用。
至此，本发明获得一种内存晶体管，请继续参考图3-图12，可知本发明中的内存晶体管包括：
衬底10，所述衬底10具有相对设置的第一表面101和第二表面102；所述衬底10还具有第一沟槽111，所述第一沟槽111的开口形成在所述第一表面101上；
第一介电层13，形成于所述第一沟槽111的槽壁表面上；
栅极层14，形成于所述第一沟槽111中的所述第一介电层13上，并且所述栅极层14的顶表面低于所述第一表面101；以及
第二介电层17，填充在所述第一沟槽111中，并位于所述栅极层14的所述顶表面上，所述第二介电层17覆盖所述栅极层14并连接所述第一介电层13，并且，在所述第二介质层17中形成有空腔16。
在一个实施例中，所述空腔16占据所述第二介电层17的空间为大于等于5％。
在一个实施例中，所述空腔16具有一最大高度b和一最大宽度a，所述最大宽度a所在方向平行于所述第一表面101，所述最大高度b所在方向垂直于所述第一表面101。
在一个实施例中，所述最大高度大于所述最大宽度。
在一个实施例中，所述第一介电层13的材质包括氧化硅层。
在一个实施例中，所述第二介电层17的材质包括氧化硅层、氮化硅层和氮氧化硅层中的一种或其组合。
进一步的，所述内存晶体管还包括源极区S和漏极区D，所述源极区S和漏极区D分列于所述第一沟槽111两侧，所述源极区S和漏极区D的底端在所述衬底中相对于所述第一表面的深度位置较低于所述栅极层的所述顶表面在所述衬底中相对于所述第一表面的深度位置。
在一个实施例中，所述第一沟槽111的数量为多个，相邻第一沟槽111之间的源极区S或漏极区D共用。
在一个实施例中，还包括第二沟槽112，所述第二沟槽112围绕所述第一沟槽111、源极区S及漏极区D排布，所述第二沟槽112中充满隔离材料层12。
进一步的，本发明还提供一种半导体器件，包括：
衬底，所述衬底具有相对设置的第一表面和第二表面；所述衬底还具有第一沟槽，所述第一沟槽的开口形成在所述第一表面上，所述第一沟槽的底端相对背离所述第一表面；
第一材料层，形成于所述第一沟槽的槽壁表面上；
第二材料层，形成于所述第一沟槽中的所述第一材料层上，所述第二材料层具有低于所述第一表面的第一顶表面；以及
第三材料层，形成于所述第一沟槽中，并覆盖所述第二材料层和所述第一材料层，所述第三材料层具有第二顶表面，并且，在所述第三材料层中形成有空腔，位于所述第一顶表面与所述第二顶表面之间。
综上所述，在本发明提供的内存晶体管中，第二介电层形成于第一沟槽中栅极层上和第一介电层表面上，且第二介质层中具有空腔。因此本发明中的内存晶体管可以有效改善机械应力，并降低热过程对第二介质层引入的缺陷；而且通过空腔的引入，能够降低寄生电容，从而提高内存晶体管的性能。
上述描述仅是对本发明较佳实施例的描述，并非对本发明范围的任何限定，本发明领域的普通技术人员根据上述揭示内容做的任何变更、修饰，均属于权利要求书的保护范围。

Claims (13)

1.一种内存晶体管，其特征在于，包括：
衬底，所述衬底具有相对设置的第一表面和第二表面；所述衬底还具有第一沟槽，所述第一沟槽的开口形成在所述第一表面上；
第一介电层，形成于所述第一沟槽的槽壁表面上；
栅极层，形成于所述第一沟槽中的所述第一介电层上，并且所述栅极层的顶表面低于所述第一表面；以及，
第二介电层，填充在所述第一沟槽中并位于所述栅极层的所述顶表面上，所述第二介质层覆盖所述栅极层并连接所述第一介电层，并且在所述第二介质层中形成有空腔，所述空腔是由所述第二介质层单独的密封在所述第二介质层中；
源极区和漏极区，形成在所述衬底中并延伸至所述衬底的第一表面，并且所述源极区和所述漏极区分别位于所述第一沟槽的两侧，以使所述空腔设置在所述源极区和所述漏极区之间。
2.如权利要求1所述的内存晶体管，其特征在于，所述空腔占据所述第二介电层的空间为大于等于5％。
3.如权利要求1所述的内存晶体管，其特征在于，所述空腔具有一最大高度和一最大宽度，所述最大宽度所在方向平行于所述第一表面，所述最大高度所在方向垂直于所述第一表面，所述最大高度值大于所述最大宽度值。
4.如权利要求1所述的内存晶体管，其特征在于，所述第一介电层的材质包括氧化硅。
5.如权利要求1所述的内存晶体管，其特征在于，所述第二介质层的材质包括氧化硅层、氮化硅层和氮氧化硅层中的一种或其组合。
6.如权利要求1所述的内存晶体管，其特征在于，所述衬底还具有源极区和漏极区，所述源极区和漏极区分列于所述第一沟槽的两侧，所述源极区和漏极区的底端在所述衬底中相对于所述第一表面的深度位置较低于所述栅极层的所述顶表面在所述衬底中相对于所述第一表面的深度位置。
7.如权利要求6所述的内存晶体管，其特征在于，所述第一沟槽的数量为多个，相邻的所述第一沟槽之间的所述源极区或所述漏极区共用。
8.如权利要求6所述的内存晶体管，其特征在于，所述衬底还具有第二沟槽，所述第二沟槽围绕所述源极区及所述漏极区排布，所述第二沟槽中充满隔离材料层。
9.一种内存晶体管的形成方法，其特征在于，包括：
提供一衬底，所述衬底具有相对设置的第一表面和第二表面；
形成第一沟槽在所述衬底中，所述第一沟槽的开口形成在所述第一表面上；
形成第一介电层在所述第一沟槽的槽壁表面上；
形成栅极层在所述第一沟槽中的所述第一介电层上，所述栅极层的顶表面低于所述第一表面；以及
填充第二介电层在所述第一沟槽中，所述第二介质层位于所述栅极层的所述顶表面上，所述第二介质层覆盖所述栅极层并连接所述第一介电层，其中，在所述第二介电层中还形成有空腔，所述空腔是由所述第二介质层单独的密封在所述第二介质层中；
形成源极区和漏极区在所述衬底中，所述源极区和所述漏极区延伸至所述衬底的第一表面并分别位于所述第一沟槽的两侧，以使所述空腔设置在所述源极区和所述漏极区之间。
10.如权利要求9所述的内存晶体管的形成方法，其特征在于，所述空腔占据所述第二介电层的空间为大于等于5％。
11.如权利要求9所述的内存晶体管的形成方法，其特征在于，在填充所述第二介电层之后，还包括：
形成源极区和漏极区在所述衬底中，所述源极区和所述漏极区分别位于所述第一沟槽的两侧，并且所述源极区和漏极区的底端在所述衬底中相对于所述第一表面的深度位置较低于所述栅极层的所述顶表面在所述衬底中相对于所述第一表面的深度位置。
12.如权利要求11所述的内存晶体管的形成方法，其特征在于，形成第一沟槽在所述衬底中之前，还包括：
形成第二沟槽在所述衬底中，所述第二沟槽用以围绕所述源极区及所述漏极区排布，并且所述第二沟槽的开口朝向所述第一表面，所述第二沟槽的底端背离所述第一表面；以及，
充满隔离材料层在所述第二沟槽中。
13.一种半导体器件，其特征在于，包括：
衬底，所述衬底具有相对设置的第一表面和第二表面；所述衬底还具有第一沟槽，所述第一沟槽的开口形成在所述第一表面上，所述第一沟槽的底端相对背离所述第一表面；
第一材料层，形成于所述第一沟槽的槽壁表面上；
第二材料层，形成于所述第一沟槽中的所述第一材料层上，所述第二材料层具有低于所述第一表面的第一顶表面，其中所述第二材料层用于构成一晶体管的栅极层；以及
第三材料层，形成于所述第一沟槽中，并覆盖所述第二材料层和所述第一材料层，所述第三材料层具有第二顶表面，并且在所述第三材料层中形成有空腔，位于所述第一顶表面与所述第二顶表面之间，所述空腔是由所述第三材料层单独的密封在所述第三材料层中；
源极区和漏极区，形成在所述衬底中并延伸至所述衬底的第一表面，并且所述源极区和所述漏极区分别位于所述第一沟槽的两侧，以使所述空腔设置在所述源极区和所述漏极区之间。
CN201711003239.4A 2017-10-24 2017-10-24 内存晶体管及其形成方法、半导体器件 Active CN107634103B (zh)

Priority Applications (3)

Application Number Priority Date Filing Date Title
CN201711003239.4A CN107634103B (zh) 2017-10-24 2017-10-24 内存晶体管及其形成方法、半导体器件
PCT/CN2018/111535 WO2019080850A1 (en) 2017-10-24 2018-10-24 MEMORY TRANSISTOR, METHOD FOR MANUFACTURING THE SAME, AND SEMICONDUCTOR DEVICE
US16/849,217 US11329049B2 (en) 2017-10-24 2020-04-15 Memory transistor with cavity structure

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201711003239.4A CN107634103B (zh) 2017-10-24 2017-10-24 内存晶体管及其形成方法、半导体器件

Publications (2)

Publication Number Publication Date
CN107634103A CN107634103A (zh) 2018-01-26
CN107634103B true CN107634103B (zh) 2018-10-16

Family

ID=61106003

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201711003239.4A Active CN107634103B (zh) 2017-10-24 2017-10-24 内存晶体管及其形成方法、半导体器件

Country Status (3)

Country Link
US (1) US11329049B2 (zh)
CN (1) CN107634103B (zh)
WO (1) WO2019080850A1 (zh)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107634103B (zh) 2017-10-24 2018-10-16 睿力集成电路有限公司 内存晶体管及其形成方法、半导体器件
US11282920B2 (en) * 2019-09-16 2022-03-22 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device with air gap on gate structure and method for forming the same

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101559345B1 (ko) * 2010-08-26 2015-10-15 삼성전자주식회사 비휘발성 메모리 소자 및 그 제조 방법
KR101164972B1 (ko) * 2010-12-31 2012-07-12 에스케이하이닉스 주식회사 에어갭 스페이서를 구비한 반도체장치 및 그 제조 방법
KR102088402B1 (ko) * 2014-04-29 2020-03-12 삼성전자 주식회사 자기 정렬된 콘택 패드를 갖는 반도체 소자 및 그 제조 방법
CN106952919B (zh) * 2016-01-05 2019-11-01 中芯国际集成电路制造(上海)有限公司 快闪存储器及其制作方法
US9859284B2 (en) * 2016-01-21 2018-01-02 Micron Technology, Inc. Semiconductor memory device having enlarged cell contact area and method of fabricating the same
KR102450577B1 (ko) * 2016-08-12 2022-10-11 삼성전자주식회사 반도체 소자
KR102222542B1 (ko) * 2017-04-12 2021-03-05 삼성전자주식회사 반도체 장치 및 그 제조 방법
CN107634103B (zh) * 2017-10-24 2018-10-16 睿力集成电路有限公司 内存晶体管及其形成方法、半导体器件
CN207320123U (zh) * 2017-10-24 2018-05-04 睿力集成电路有限公司 内存晶体管及半导体器件

Also Published As

Publication number Publication date
WO2019080850A1 (en) 2019-05-02
US20200243533A1 (en) 2020-07-30
US11329049B2 (en) 2022-05-10
CN107634103A (zh) 2018-01-26

Similar Documents

Publication Publication Date Title
CN108962825B (zh) 半导体元件及其制作方法
US9368496B1 (en) Method for uniform recess depth and fill in single diffusion break for fin-type process and resulting devices
CN113644072B (zh) 半导体元件结构及其制备方法
TW201727874A (zh) 具有增大記憶胞接觸區域的半導體記憶體裝置及其製作方法
TWI523202B (zh) 埋入式數位線存取元件及記憶體陣列
CN102790055B (zh) Dram结构及其制造方法与ic结构及其制造方法
CN101140862A (zh) 贯穿soi衬底的深沟槽电容器及其形成方法
CN103515437A (zh) 用于场效应晶体管的结构和方法
CN106158751B (zh) 动态随机存取存储装置的制造方法
CN106531691B (zh) 存储器元件及其制造方法
CN108807531A (zh) 半导体装置及其制造方法
CN107706180A (zh) 存储器及其制备方法、半导体器件
CN106257633A (zh) 具有结泄漏减少的半导体结构
US20080318388A1 (en) Method for fabricating mos transistor with recess channel
CN107634103B (zh) 内存晶体管及其形成方法、半导体器件
CN104617140B (zh) 凹入式沟道存取晶体管器件及其制作方法
CN106981490B (zh) 形成存储胞接触结构的方法
CN103456787B (zh) 晶体管元件及其制造方法
CN109686702B (zh) 半导体结构及其形成方法
CN208189570U (zh) 一种半导体储存器结构
TW201637175A (zh) 電容器帶體連接結構及製作方法
US9391206B2 (en) Methods of forming transistors
CN110085555B (zh) 半导体结构及其形成方法
CN209045553U (zh) 存储器
CN106356293A (zh) 金属栅极及其制备方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant
TR01 Transfer of patent right

Effective date of registration: 20180930

Address after: 230000 room 630, Hai Heng mansion 6, Cui Wei Road, Hefei economic and Technological Development Zone, Anhui

Patentee after: Changxin Storage Technology Co., Ltd.

Address before: 230000 room 526, Hai Heng mansion 6, Cui Wei Road, Hefei economic and Technological Development Zone, Anhui

Patentee before: Ever power integrated circuit Co Ltd

TR01 Transfer of patent right