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CN107611178A - 半导体器件及其制造方法 - Google Patents

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CN107611178A
CN107611178A CN201710800060.5A CN201710800060A CN107611178A CN 107611178 A CN107611178 A CN 107611178A CN 201710800060 A CN201710800060 A CN 201710800060A CN 107611178 A CN107611178 A CN 107611178A
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gate electrode
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Abstract

本发明提供一种半导体器件及其制造方法。该半导体器件包括：第一沟槽，形成在衬底中；第一绝缘膜，形成在第一沟槽的侧壁和底表面上并且不形成在衬底的顶表面上；以及第一导电膜，形成在第一绝缘膜上以部分地填充第一沟槽，其中第一绝缘膜包括交叠第一导电膜的第一部分和不交叠第一导电膜的第二部分，其中第二部分包括第一固定电荷。

Description

半导体器件及其制造方法
本申请文件是2013年9月17日提交的发明名称为“半导体器件及其制造方法”的第201310424917.X号发明专利申请的分案申请。
技术领域
示范性实施方式涉及一种半导体器件及其制造方法，更具体而言，涉及一种具有掩埋沟道(buried channel)的晶体管及其制造方法。
背景技术
掩埋沟道阵列晶体管(BCAT)包括被掩埋在沟槽中的栅电极。因此，其能够克服短沟道效应。BACT的特性可以根据从衬底的表面到掩埋栅电极的深度而改变。例如，栅致漏极泄漏(GIDL)和电流的量可以改变。
发明内容
示范性实施方式的方面提供一种半导体器件，该半导体器件具有改善的电流量特性和改善的栅致漏极泄漏(GIDL)特性二者。
示范性实施方式的方面还提供一种制造半导体器件的方法，该半导体器件具有改善的电流量特性和改善的GIDL特性二者。
然而，示范性实施方式的方面不限于在此阐述的。对于示范性实施方式所属领域的普通技术人员而言，通过参考以下给出的示范性实施方式的详细描述，示范性实施方式的以上和其它方面将变得更明显。
根据示范性实施方式的一个方面，提供一种半导体器件，该半导体器件包括：第一沟槽，形成在衬底中；第一绝缘膜，形成在第一沟槽的侧壁和底表面上并且不形成在衬底的顶表面上；以及第一导电膜，形成在第一绝缘膜上以部分地填充第一沟槽，其中第一绝缘膜包括交叠第一导电膜的第一部分和不交叠第一导电膜的第二部分，其中第二部分包括第一固定电荷。
根据示范性实施方式的另一方面，提供一种半导体器件，该半导体器件包括：元件隔离区，限定有源区；以及晶体管，形成在有源区中，其中晶体管包括第一沟槽、形成在第一沟槽的侧壁和底表面上并且不形成在衬底的顶表面上的第一绝缘膜、以及形成在第一绝缘膜上以部分地填充第一沟槽的第一栅电极，以及元件隔离区包括第二沟槽、形成在第二沟槽的侧壁和底表面上并且不形成在衬底的顶表面上的第二绝缘膜、以及形成在第二绝缘膜上以填充第二沟槽的第三绝缘膜，其中第一绝缘膜包括交叠第一栅电极的第一部分和不交叠第一栅电极的第二部分，其中第二部分包括第一固定电荷，第二绝缘膜的至少部分包括第二固定电荷。
根据示范性实施方式的又一方面，提供一种半导体器件，该半导体器件包括：单元有源区，形成在衬底中并且在第一方向上延伸；以及第一和第二晶体管，包括第一和第二栅电极结构、第一源极/漏极区以及第二源极/漏极区，第一和第二栅电极结构形成在衬底中并且在与第一方向形成锐角的第二方向上延伸以跨越单元有源区，第一源极/漏极区形成在第一和第二栅电极结构之间的衬底中，第二源极/漏极区形成在第一和第二栅电极结构的每个的与第一源极/漏极区不同的另一侧。
其中第一栅电极结构包括形成在衬底中的第一沟槽、形成在第一沟槽的侧壁上并且不形成在衬底的顶表面上的第一绝缘膜、以及形成在第一绝缘膜上以部分地填充第一沟槽的第一栅电极，其中第一绝缘膜包括交叠第一栅电极的第一部分和不交叠第一栅电极的第二部分，其中第二部分包括第一固定电荷。
根据示范性实施方式的又一方面，提供一种半导体器件，该半导体器件包括：第一沟槽，形成在衬底中；第一绝缘膜，形成在第一沟槽的侧壁和底表面上并且不形成在衬底的顶表面上；以及第一导电膜，形成在第一绝缘膜上以部分地填充第一沟槽，其中第一绝缘膜包括交叠第一导电膜的第一部分和不交叠第一导电膜的第二部分，其中第二部分包括氮电荷。
根据示范性实施方式的一方面，提供一种制造半导体器件的方法，该方法包括：在衬底上形成掩模图案；使用掩模图案形成第一沟槽；沿着掩模图案的顶表面和侧表面以及第一沟槽的侧表面和底表面形成第一绝缘膜；在第一沟槽中形成第一导电膜以部分地填充第一沟槽；在第一绝缘膜的第二部分中形成第一固定电荷；以及去除掩模图案，其中第一绝缘膜包括交叠第一导电膜的第一部分和不交叠第一导电膜的第二部分。
在示范性实施方式中，提供一种半导体器件，该半导体器件包括：衬底，包括源极和漏极区；沟槽，相邻于源极和漏极区设置；绝缘膜，设置在沟槽内；栅电极，设置在沟槽的下部分，其中绝缘膜包括固定电荷，固定电荷被插入到绝缘膜中或者形成在绝缘膜中，以及其中由固定电荷引起的电场减少了源极和漏极区中的漏电流。
衬底还包括主体，其中漏电流是栅致漏极泄漏电流或源极和漏极区的漏极与主体之间的结漏电流。
固定电荷竖直地设置在绝缘膜中达到沟槽的顶部，而没有设置在源极和漏极区上方。
绝缘膜包括第一部分和设置在第一部分上方的第二部分，以及其中固定电荷设置在朝向栅电极的顶部延伸的第二部分中。
绝缘膜形成在沟槽内作为衬垫。
沟槽延伸经过衬底的源极和漏极区并且进一步延伸到源极和漏极区之下的衬底中。
栅电极的顶部竖直地延伸以与衬底的源极和漏极区交叠。
该半导体器件还可以包括设置在栅电极上方的覆盖膜。
该半导体器件还可以包括设置在栅电极上方的覆盖膜，其中绝缘膜包括第一绝缘膜和第二绝缘膜，第二绝缘膜形成在第一绝缘膜的内表面上作为衬垫，第二绝缘膜的下部分设置在栅电极与覆盖膜之间，以及其中第二绝缘膜包括固定电荷。
第一绝缘膜包括第一部分和设置在第一部分之上的第二部分，其中第二绝缘膜形成在第一绝缘膜的第二部分的内表面上作为衬垫，以及其中第一绝缘膜的第二部分的厚度小于第一绝缘膜的设置在第二部分下面的第一部分的厚度。
第一绝缘膜的第一部分的截面形状为球形形状。
覆盖膜包括：高k部分；以及低k部分，设置在高k部分上。
绝缘膜从衬底的源极和漏极区的顶部到深度d包括固定电荷。
在另一示范性实施方式中，沟槽为内沟槽，绝缘膜为内绝缘膜，固定电荷为内固定电荷，该半导体器件还包括：外沟槽，内沟槽设置在外沟槽中，以及外绝缘膜，形成在外沟槽的内表面上作为衬垫。
外绝缘膜包括外固定电荷，外固定电荷插入到外绝缘膜中或者形成在外绝缘膜中。
外固定电荷利用等离子体而插入到外绝缘膜中，或者通过沉积材料以形成包括固定电荷的膜而形成。
在一个示范性实施方式中，固定电荷通过选自N、Hf、Zr、La、Mg、B、Al、P、As、Ar和H的至少一种材料的离子形成。
在示范性实施方式中，提供一种制造半导体器件的方法，该方法包括：在衬底上形成掩模；基于掩模在衬底中形成沟槽；在沟槽内形成绝缘层，绝缘层包括固定电荷，形成绝缘层包括：利用等离子体将固定电荷插入到绝缘层中，或者形成包括固定电荷的绝缘层；在沟槽的底部形成栅电极，栅电极的顶部在衬底的顶表面之下；以及通过由固定电荷引起的电场来阻挡源极和漏极区中的漏电流的至少一部分。
漏电流是栅致漏极泄漏电流或源极和漏极区的漏极与衬底的主体之间的结漏电流。
固定电荷竖直地设置在绝缘层中达到沟槽的顶部，而没有设置在源极和漏极区之上。
在绝缘层的第二部分中在栅电极之上形成覆盖膜。
固定电荷通过选自N、Hf、Zr、La、Mg、B、Al、P、As、Ar和H的至少一种材料的离子形成。
绝缘层包括第一绝缘层和第二绝缘层，第一绝缘层包括第一部分和设置在第一部分之上的第二部分，第二绝缘层包括所述固定电荷，该方法还包括：部分地蚀刻第一绝缘层，使得第二部分的厚度小于第一部分的厚度。
附图说明
示例性实施方式的以上和其它方面和特征将通过参照附图详细描述其示范性实施方式而变得更为明显，在附图中：
图1为根据第一实施方式的半导体器件1的截面图；
图2为根据第二实施方式的半导体器件2的截面图；
图3为图2所示的区域‘A’的放大图；
图4为根据第三实施方式的半导体器件3的截面图；
图5为根据第四实施方式的半导体器件4的截面图；
图6为根据第五实施方式的半导体器件5的截面图；
图7为根据第六实施方式的半导体器件6的布局图；
图8为沿着图7的线B-B截取的截面图；
图9为根据第七实施方式的半导体器件7的部分布局图；
图10为沿着图9的线C-C截取的截面图；
图11为根据本发明构思的第八实施方式的半导体器件8的截面图；
图12A和图12B为根据本发明构思的第九实施方式的半导体器件9a和9b的截面图；
图13为包括根据本发明构思的一些实施方式的半导体器件的电子系统1100的框图；
图14和图15为根据本发明构思的一些实施方式的半导体器件可应用至其的示例半导体系统；
图16至图20为示出制造根据第一实施方式的半导体器件的方法中包括的中间工艺的截面图；
图21和图22为示出制造根据第二实施方式的半导体器件的方法中包括的中间工艺的截面图。
具体实施方式
本发明的优点和特征及其实现方法可以通过参照以下对示例性实施方式的详细描述和附图而更易于理解。然而，本发明可以以许多不同的形式实施，并且不应解释为限于在此阐述的实施方式。然而，这些实施方式被提供为使得本公开将是全面和完整的，并且将本发明构思全面地传达给本领域的技术人员，本发明仅由权利要求限定。因此，在一些实施方式中，众所周知的方法、程序、部件以及电路没有被详细描述，以避免不必要地使本发明的方面模糊。
将理解的是，虽然术语第一、第二等可以用来在此描述不同的元件、部件、区域、层和/或部分，但是这些元件、部件、区域、层和/或部分不应受到这些术语限制。这些术语仅用来将一个元件、部件、区域、层或部分与另一元件、部件、区域、层或部分区别开。因此，下面讨论的第一元件、部件、区域、层或部分可被称为第二元件、部件、区域、层或部分，而不背离本发明的教导。
这里使用的术语仅为了描述特定实施方式的目的，而不旨在限制本发明。如这里使用的，单数形式“一”和“该”旨在也包括复数形式，除非上下文另外明确地表明。还将理解的是，术语“包括”和/或“包含”在本说明书中使用时，表面所述特征、整体、步骤、操作、元件和/或部件的存在，但是不排除一个或多个其它特征、整体、步骤、操作、元件、部件和/或其组的存在或增加。
除非另外定义，否则这里使用的所有术语(包括技术术语和科学术语)具有与本发明所属领域的普通技术人员通常理解的相同含义。还将理解的是，诸如在通用词典中定义的术语应该被解释为具有与其在相关领域的上下文中的含义一致的含义，并且将不被解释为理想化或过于形式化的意义，除非这里明确地这样定义。
图1为根据第一实施方式的半导体器件1的截面图。
参照图1，根据示例性实施方式的第一实施方式的半导体器件1可包括衬底110、第一沟槽120、第一绝缘膜130、第一栅电极(第一材料膜)140、第一固定电荷135、第一源极/漏极区160以及覆盖膜150。
衬底110可以是，但是不限于，基本衬底和外延层的堆叠。衬底110可以是硅衬底、砷化镓衬底、硅锗衬底、陶瓷衬底、石英衬底、用于显示器的玻璃衬底、或者绝缘体上硅(SOI)衬底。下文将硅衬底作为衬底110的一示例进行描述。衬底110可以具有，但是不限于，第一导电类型(例如，P型)。
第一沟槽120形成在衬底110中。第一沟槽120可以具有不同的形状。例如，第一沟槽120的底表面和侧壁之间的连接部分可以是圆的，如图中所示。备选地，第一沟槽120的侧壁可以以预定角度倾斜。
第一绝缘膜130可以沿着第一沟槽120的侧壁和底表面形成。第一绝缘膜130可以包括硅氧化物膜、硅氮化物膜、硅氮氧化物膜以及高k材料中的至少一种。高k材料可以包括HfO2、ZrO2和Ta2O5中的至少一种。
第一绝缘膜130没有形成在衬底110的顶表面上。如下文将参照图16至图20所描述的，可以在衬底110上形成掩模图案199(参见图16)，可以形成第一沟槽120，可以在掩模图案199的顶表面和侧壁上以及第一沟槽120的侧壁和底表面上形成第一绝缘膜130。然后，在去除掩模图案199时，形成在掩模图案199的顶表面和侧壁上的第一绝缘膜130也可以被去除。这是第一绝缘膜130在衬底110的顶表面上不存在的原因。
第一栅电极140可以形成在第一沟槽120中，以不完全地而是部分地填充第一沟槽120。也就是，第一栅电极140可以是凹入的形式。第一栅电极140的顶表面可以低于衬底110的顶表面(表面)。第一栅电极140可以由，但是不限于，诸如金属或多晶硅的导电材料制成。在本说明书中，将以第一栅电极140为金属的情况作为一示例进行描述。
覆盖膜150可以形成在第一栅电极140上，以填充第一沟槽120。覆盖膜150可以是，但是不限于，氧化物膜、氮化物膜或氮氧化物膜。在本说明书中，将以覆盖膜150为氮化物膜的情况作为一示例进行描述。
第一源极/漏极区160可以形成在第一沟槽120两侧的衬底110中。例如，当根据第一实施方式的半导体器件1为N型晶体管时，第一源极/漏极区160可以掺杂有N型杂质。如图中所示，第一源极/漏极区160可以形成为部分地交叠第一栅电极140。
在根据示例性实施方式中的第一实施方式的半导体器件1中，第一绝缘膜130包括交叠第一栅电极140的第一部分130a和不交叠第一栅电极140的第二部分130b。第二部分130b可以包括第一固定电荷135，而第一部分130a不包括第一固定电荷135。
这里提及的“固定电荷”不是由于工艺而在绝缘膜中天然地固有的固定电荷，而是通过有意的工艺而产生的固定电荷。例如，如果第一绝缘膜130是热生长的SiO2，则在SiO2与衬底110(Si)之间的界面中固有的固定电荷的量可以是1E11ea/cm2或更少，更具体地，大约5E10ea/cm2。在当前的实施方式中，由于第一固定电荷135通过有意的工艺而在第一绝缘膜130中产生，所以第一绝缘膜130中的第一固定电荷135的量可以是1E11ea/cm2或更大，更具体地，大约2E11ea/cm2。
第一固定电荷135可以通过、但是不限于，选自由N、Hf、Zr、La、Mg、B、Al、P、As、Ar和H构成的组中的至少一种材料的离子形成。例如，包括N的第二部分130b可以是SiN、SiON或SiBN。在本说明书中，如果第二部分130b包括特定电荷(例如，氮电荷)，则表明氮电荷已经通过有意的工艺被注入到第二部分130b中。第一固定电荷135可以通过使用包含上述示例元素的任一种的等离子体或者通过在第一绝缘膜130上形成包含上述示例元素的任一种的薄膜而形成在第二部分130b中。虽然Ar和H是惰性元素，但是如果键断裂，则形成悬键。因此，Ar和H的离子能够被用于形成第一固定电荷135。第一固定电荷135可以是正电荷或负电荷。当根据第一实施方式的半导体器件1是N型晶体管时，则3族元素诸如B或Al的离子可被用作第一固定电荷135。当根据第一实施方式的半导体器件1是P型晶体管时，则5族元素诸如P或As的离子可被用作第一固定电荷135。
由于第一部分130a和第二部分130b形成第一绝缘膜130，所以第一部分130a的侧壁轮廓可以连接到第二部分130b的侧壁轮廓。
第一固定电荷135能够最大化掩埋沟道阵列晶体管(BCAT)的栅致漏极泄漏(GIDL)特性和电流量特性二者。
具体而言，BCAT的特性可以根据第一栅电极140凹入的长度d(或从衬底110的表面到第一栅电极140的顶表面的长度d)而改变。例如，GIDL特性和电流量特性可以根据第一栅电极140凹入的长度d而改变。大的长度d可以在使电流量特性变差的同时改善GIDL特性。相反地，小的长度d可以在改善电流量特性的同时使GIDL特性变差。出于这个原因，最大化GIDL特性和电流量特性二者是不可能的。因此，长度d需要被调整而使得GIDL特性和电流量特性处于可接受的水平。
然而，如果BCAT为N型晶体管，并且如果第一固定电荷135为正电荷，则第一固定电荷135可以减小连接到第一源极/漏极区160的接触(未示出)与第一栅电极140之间的场。也就是，通过减小漏电流可以改善GIDL特性。
因此，在根据示例性实施方式的第一实施方式的半导体器件1中，通过调整长度d能够最大化电流量，并且使用第一固定电荷135能够改善GIDL特性。
图2为根据第二实施方式的半导体器件2的截面图。图3为图2所示的区域‘A’的放大图。为了简化，以下的描述将着重于与图1的区别上。
参照图2，在根据示例性实施方式的第二实施方式的半导体器件2中，第一绝缘膜130包括具有第一厚度W1的第一部分130a和具有第二厚度W2的第二部分130b。如图中所示，第一厚度W1可以大于第二厚度W2。第二部分130b的部分可以被蚀刻。因此，第一部分130a的侧壁轮廓和第二部分130b的侧壁轮廓可以是不连续的。
第一部分130a交叠第一栅电极140，第二部分130b不交叠第一栅电极140。第二部分130b包括第一固定电荷135，第一部分130a不包括第一固定电荷135。
第二绝缘膜170可以设置在第一绝缘膜130与覆盖膜150之间。第二绝缘膜170可以沿着第一栅电极140的顶表面和第二部分130b的每个侧壁的部分而保形地形成。第二绝缘膜170可以是包括选自由N、Hf、Zr、La、Mg、B、Al、P、As、Ar和H构成的组中的至少一种材料的薄膜。例如，包括N的薄膜可以是SiN、SiON或SiBN。通过沿着第二部分130b形成第二绝缘膜170，第一固定电荷135可以形成在第二部分130b中。
第一绝缘膜130的第二部分130b可以形成为薄的，使得第一固定电荷135能够容易地形成在第二部分130b中。
图4为根据第三实施方式的半导体器件3的截面图。为了简化，以下的描述将着重于与图2和图3的区别上。
参照图4，在根据示例性实施方式的第三实施方式的半导体器件3中，第一绝缘膜130包括具有第一厚度W1的第一部分130a和具有第二厚度W2的第二部分130b。第一厚度W1可以实质上等于第二厚度W2。
第二绝缘膜170可以设置在第二部分130b与覆盖膜150之间。第二绝缘膜170可以沿着第一栅电极140的顶表面和第二部分130b的每个侧壁的部分而保形地形成。
当即使第二部分130b的第二厚度W2并不小，足够量的第一固定电荷135也能够形成在第二部分130b中时，没有减小第二部分130b的第二厚度W2的需要。
图5为根据第四实施方式的半导体器件4的截面图。为了简化，以下的描述将着重于与图1的区别上。
参照图5，在根据示例性实施方式的第四实施方式的半导体器件4中，第一沟槽120包括球形第一部分120a和柱形第二部分120b。球形第一部分120a能够防止电场聚集在第一沟槽120的拐角处并且能够扩展沟道长度。
图6为根据第五实施方式的半导体器件5的截面图。为了简化，以下的描述将着重于与图1的区别上。
参照图6，在根据示例性实施方式的第五实施方式的半导体器件5中，覆盖膜150可以是高k膜150a和低k膜150b的堆叠。具体而言，高k膜150a形成在第一栅电极140上，低k膜150b形成在高k膜150a上。低k膜150b可以具有例如3或更小的介电常数。低k膜150b可以包括例如氧化物膜。高k膜150a可以具有10或更高的介电常数。高k膜150a可以包括ZrO2、TaO2和TiO2中的任一个。由于低k膜150b能够减小衬底110的表面上的电场，所以其能够减少漏电流。
图7为根据示例性实施方式的第六实施方式的半导体器件6的布局图。图8为沿着图7的线B-B截取的截面图。在图中，示出了动态随机存取存储器(DRAM)作为根据本发明构思的第六实施方式的半导体器件6的一示例。然而，根据第六实施方式的半导体器件6不限于DRAM。
参照图7和图8，在根据示例性实施方式的第六实施方式的半导体器件6中，通过形成在衬底110中的元件隔离区205限定单元有源区210。具体而言，单元有源区210可以在第一方向DR1上延伸，栅电极(即，字线)140在与第一方向DR1形成锐角的第二方向DR2上延伸，位线260在与第一方向DR1形成锐角的第三方向DR3上延伸。
由一个方向与另一方向形成的角度可以表示由两个方向的相交形成的两个角度中较小的角度。例如，如果由两个方向的相交形成的角度为120度和60度，则该角度可以是60度。参照图7，由第一方向DR1和第二方向DR2形成的角度为θ1，由第一方向DR1和第三方向DR3形成的角度为θ2。
角度θ1和/或角度θ2可以是锐角，以最大化连接单元有源区210和位线260的位线接触285与连接单元有源区210和电容器(未示出)的存储节点接触281之间的间隙。这里，θ1和θ2可以分别是，但是不限于，45度和45度、30度和60度、或60度和30度。
参照图8，两个存取晶体管TR1和TR2可以形成在一个单元有源区210中。具体而言，两个存取晶体管TR1和TR2可以包括跨越一个单元有源区210的两个栅电极(即，第一栅电极140和第二栅电极240)、形成在两个栅电极140和240之间的单元有源区210中的第二源极/漏极区161、以及在两个栅电极140和240的与第二源极/漏极区161不同的另一侧形成的第三源极/漏极区162和163。也就是，两个存取晶体管TR1和TR2共用第二源极/漏极区162，但是不共用第三源极/漏极区162和163。
如上所述，第一绝缘膜130可以沿着形成在衬底110中的第一沟槽120的侧壁和底表面形成。第一绝缘膜130不形成在衬底110的顶表面上。第一栅电极140可以形成在第一沟槽120中，以不完全而是部分地填充第一沟槽120。也就是，第一栅电极140可以是凹入的形式。第一栅电极140可以是诸如金属或多晶硅的导电材料。覆盖膜150可以形成在第一栅电极140上以填充第一沟槽120。
第一绝缘膜130包括交叠第一栅电极140的第一部分130a和不交叠第一栅电极140的第二部分130b。第二部分130b可以包括第一固定电荷135，而第一部分130a不包括第一固定电荷135。第一固定电荷135可以通过，但是不限于，选自由N、Hf、Zr、La、Mg、B、Al、P、As、Ar和H构成的组中的至少一种材料的离子形成。
第三绝缘膜230可以沿着形成在衬底110中的第二沟槽220的侧壁和底表面形成。第三绝缘膜230不形成在衬底110的顶表面上。第二栅电极240可以形成在第二沟槽220中，以不完全而是部分地填充第二沟槽220。也就是，第二栅电极240可以是凹入的形式。第二栅电极240可以是诸如金属或多晶硅的导电材料。覆盖膜250可以形成在第二栅电极240上以填充第二沟槽220。
第三绝缘膜230包括交叠第二栅电极240的第三部分230a和不交叠第二栅电极240的第四部分230b。第四部分230b可以包括第二固定电荷235，而第三部分230a不包括第二固定电荷235。第二固定电荷235可以通过，但是不限于，选自由N、Hf、Zr、La、Mg、B、Al、P、As、Ar和H构成的组中的至少一种材料的离子形成。第二固定电荷235可以与第一固定电荷135相同。
位线接触285形成在第二源极/漏极区161上，存储节点接触281形成在第三源极/漏极区162和163的每个上。层间绝缘膜230可以形成在位线接触285和存储节点接触281的周围。位线260、接触塞261和金属间绝缘膜231可以形成在层间绝缘膜230、位线接触285和存储节点接触281上。虽然图中未示出，但是电容器可以进一步形成在接触塞261的每个上。
在根据示例性实施方式的第六实施方式的半导体器件6中，使用第一固定电荷135和第二固定电荷235，可以使第一晶体管TR1和第二晶体管TR2的电流量最大化，并且能够改善GIDL特性。
在图7和图8中，图1的半导体器件被应用于第一晶体管TR1和第二晶体管TR2。然而，示例性实施方式不限于此。也就是，以上参照图2至图6描述的半导体器件也是可应用的。
参照图8，元件隔离区205限定单元有源区210。通路栅极结构(passing gatestructure)可以形成在元件隔离区205中。通路栅极结构跨越与第一栅电极140和第二栅电极240跨越的单元有源区210不同的单元有源区。
具体而言，通路栅极结构可以包括第五沟槽620、第八绝缘膜630、第四栅电极640和第五固定电荷635。
第五沟槽620形成在元件隔离区205中。第八绝缘膜630可以形成在第五沟槽620的侧壁和底表面上，并且可以不形成在元件隔离区205的顶表面上。
第四栅电极640可以形成在第八绝缘膜630上，以部分地填充第五沟槽620。第八绝缘膜630可以包括交叠第四栅电极640的第五部分630a和不交叠第四栅电极640的第六部分630b。第六部分630b可以包括第五固定电荷635。
第五固定电荷635可以通过，但是不限于，选自由N、Hf、Zr、La、Mg、B、Al、P、As、Ar和H构成的组中的至少一种材料的离子形成。第五固定电荷635可以通过使用包含上述示例元素的任一种的等离子体或者通过在第八绝缘膜830上形成包含上述示例元素的任一种的薄膜而形成在第六部分630b中。第五固定电荷635可以是正电荷或负电荷。
图9为根据第七实施方式的半导体器件7的部分布局图。图10为沿着图9的线C-C截取的截面图。为了简化，以下的描述将着重于与图7和图8的区别上。
参照图9和图10，在根据示例性实施方式的第七实施方式的半导体器件7中，元件隔离区205可以包括第三沟槽320、第四绝缘膜330、第五绝缘膜340和第三固定电荷335。
第三沟槽320可以具有不同的形状。例如，第三沟槽320的侧壁可以以预定的角度倾斜。
第四绝缘膜330可以沿着第三沟槽320的侧壁和底表面形成。第四绝缘膜330不形成在衬底110的顶表面上。第四绝缘膜330可以包括硅氧化物膜、硅氮化物膜、硅氮氧化物膜、以及高k材料的至少一种。高k材料可以包括HfO2、ZrO2和Ta2O5的至少一种。
第五绝缘膜340可以形成在第三沟槽320中，以完全填充第三沟槽320。第五绝缘膜340可以是，但是不限于，氧化物膜、氮化物膜或氮氧化物膜。
第三固定电荷335可以通过，但是不限于，选自由N、Hf、Zr、La、Mg、B、Al、P、As、Ar和H构成的组中的至少一种材料的离子形成。例如，第三固定电荷335可以通过使用包含上述示例元素的任一种的等离子体或者通过在第四绝缘膜330上形成包含上述示例元素的任一种的薄膜而形成在第四绝缘膜330中。虽然Ar和H是惰性元素，但是如果键断裂，则形成悬键。因此，Ar和H能够被用于形成第三固定电荷335。第三固定电荷335可以是正电荷或负电荷。第三固定电荷335能够防止漏电流在元件隔离区205的侧壁处产生。参照图9，第一固定电荷135可以沿着第二方向DR2形成，也就是，沿着第一栅电极140延伸的方向形成。第二固定电荷235可以沿着第二方向DR2形成，也就是，沿着第二栅电极240延伸的方向形成。
此外，第三固定电荷335可以形成在单元有源区210的周围。在图中，第三固定电荷335形成在单元有源区210的所有周围。然而，示例性实施方式不限于此。也就是，第三固定电荷335也可形成在单元有源区210的部分周围。也就是，第三固定电荷335可以仅形成在需要的区域中。
图11为根据第八实施方式的半导体器件8的截面图。为了简化，以下的描述将着重于与图7和图8的区别上。
参照图11，在根据示例性实施方式的第八实施方式的半导体器件8中，衬底110可以被分成第一区域I和第二区域II。N型晶体管可以形成在第一区域I中，P型晶体管可以形成在第二区域II中。
形成在第一区域I中的N型晶体管可以包括第一沟槽120、第一绝缘膜130、第一栅电极140、第一固定电荷135、第一源极/漏极区160以及覆盖膜150。
形成在第二区域II中的P型晶体管可以包括第四沟槽420、第七绝缘膜430、第三栅电极440、第四固定电荷435、第四源极/漏极区460以及覆盖膜450。
形成在第二区域II中的P型晶体管的构造类似于形成在第一区域I中的N型晶体管的构造。
这里，第一固定电荷135可以通过与第四固定电荷435不同的材料的离子形成。例如，第一固定电荷135可以是正电荷，而第四固定电荷435可以是负电荷。例如，第一固定电荷135可以通过诸如B或Al的3族元素的离子形成，第四固定电荷435可以通过诸如P或As的5族元素的离子形成。
图12A和图12B为根据第九实施方式的半导体器件9a和9b的截面图。
参照图12A和图12B，根据示例性实施方式的第九实施方式的半导体器件9a和9b的每个可以包括存储区III和外围电路区IV。形成在存储区III中的多个晶体管中的至少一些可以包括上述固定电荷。
另一方面，形成在外围电路区IV中的多个晶体管可以不包括上述固定电荷。参照图12A，平面晶体管(planar transistor)可以形成在外围电路区IV中。平面晶体管可以包括栅电极770、间隔物780、源极/漏极区760以及栅极绝缘膜790。栅电极770可以是，但是不限于，硅电极、硅和金属的堆叠、或金属。备选地，参照图12B，沟槽栅极晶体管可以形成在外围电路区IV中。沟槽栅极晶体管可以包括沟槽720、栅电极740、覆盖膜750、源极/漏极区760以及栅极绝缘膜730、。也就是，在根据示例性实施方式的第九实施方式的半导体器件9a和9b中，固定电荷可以仅形成在需要的区域中。
图13为包括根据一些实施方式的半导体器件的电子系统1100的框图。
参照图13，根据示例性实施方式中的实施方式的电子系统1100可以包括控制器1110、输入/输出(I/O)器件1120、存储器件1130、接口1140以及总线1150。控制器1110、I/O器件1120、存储器件1130和/或接口1140可以通过总线1150而彼此耦接。总线1150相应于数据传输的路径。
控制器1110可以包括微处理器、数字信号处理器、微控制器和能够执行与上述元件类似的功能的逻辑元件的至少一种。I/O器件1120可以包括键盘、键板以及显示器件。存储器件1130可以存储数据和/或指令。存储器件1130可以包括根据实施方式的半导体器件1至9中的任一个。存储器件1130可以包括DRAM。接口1140可以将数据传送至通信网络或者从通信网络接收数据。接口1140能够是有线或无线的形式。例如，接口1140可以是天线或有线/无线收发器。
电子系统1100能够被应用于个人数字助理(PDA)、便携式计算机、上网本、无线电话、移动电话、数据音乐播放器、存储卡以及能够在无线环境中传送和/或接收信息的所有电子产品。
图14和图15为根据示例性实施方式的一些实施方式的半导体器件可应用至其的示例半导体系统。图14示出平板电脑，图15示出笔记本电脑。对于本领域的普通技术人员而言明显的是，根据示例性实施方式中的实施方式的半导体器件也可应用于图中未示出的其它集成电路器件。
现在将参照图16至图20和图1描述制造根据示例性实施方式中的第一实施方式的半导体器件的方法。图16至图20为示出制造根据第一实施方式的半导体器件的方法中包括的中间工艺的截面图。
参照图16，在衬底110上形成掩模图案199。掩模图案199暴露其中将形成第一沟槽120的区域。掩模图案199可以是，但是不限于，氧化物膜、氮化物膜或氮氧化物膜。
第一沟槽120使用掩模图案199而形成在衬底110中。第一沟槽120可以通过干蚀刻形成。
参照图17，第一绝缘膜130沿着掩模图案199的顶表面和侧壁以及第一沟槽120的侧壁和底表面而保形地形成。第一绝缘膜130可以包括硅氧化物膜、硅氮化物膜、硅氮氧化物膜、和高k材料中的至少一种。高k材料可以包括HfO2、ZrO2和Ta2O5的至少一种。
参照图18，导电材料形成在第一绝缘膜130上，以填充第一沟槽120。导电材料可以是例如金属或多晶硅。
导电材料被蚀刻(例如，回蚀刻)，由此完成凹入的第一栅电极140。
第一栅电极140的顶表面可以低于衬底110的顶表面(表面)。
参照图19，第一固定电荷135形成在第一绝缘膜130的第二部分130b中，而没有形成在第一绝缘膜130的第一部分130a中。第一绝缘膜130可以包括交叠第一栅电极140的第一部分130a和不交叠第一栅电极140的第二部分130b。
具体而言，第一固定电荷135可以通过，但是不限于，选自由N、Hf、Zr、La、Mg、B、Al、P、As、Ar和H构成的组中的至少一种材料的离子形成。
第一固定电荷135可以使用包含上述示例元素的任一种的等离子体形成。例如，为了形成氮(N)固定电荷，可以使用等离子体氮化。
参照图20，覆盖膜150a形成在第一栅电极140上以填充第一沟槽120。
覆盖膜150a可以是，但是不限于，氧化物膜、氮化物膜或氮氧化物膜。这里，将以覆盖膜150a为氮化物膜的情况作为一示例进行描述。
返回参照图1，去除掩模图案199。
具体而言，部分的覆盖膜150和全部的掩模图案199可以使用平坦化工艺被去除。这里，形成在掩模图案199的顶表面和侧壁上的部分第一绝缘膜130被去除。从而，第一绝缘膜130仅保留在形成在衬底110中的第一沟槽120的侧壁和底表面上。因此，第一绝缘膜130在衬底110的顶表面上不存在。
现在将参照图21、图22、图2和图3描述制造根据示例性实施方式中的第二实施方式的半导体器件的方法。图21和图22为示出制造根据第二实施方式的半导体器件的方法中包括的中间工艺的截面图。
在衬底110上形成掩模图案199，通过使用掩模图案199形成第一沟槽120(参见图16)。
然后，第一绝缘膜130沿着掩模图案199的顶表面和侧壁以及第一沟槽120的侧壁和底表面而保形地形成(参见图17)。
在第一沟槽120中的第一绝缘膜130上形成凹入的第一栅电极140(参见图18)。
参照图21，第一绝缘膜130的第二部分130b被部分地蚀刻。因此，如以上参照图2和图3所描述的，第二部分130b的第二厚度W2可以小于第一部分130a的第一厚度W1。由于第一绝缘膜130的第一部分130a用第一栅电极140覆盖，所以其可以不被蚀刻。
参照图22，在第一绝缘膜130上形成第二绝缘膜170a。
如图中所示，第二绝缘膜170a可以沿着掩模图案199的顶表面和侧表面以及第一栅电极140的顶表面和第二部分130b的每个侧壁的部分而保形地形成。第二绝缘膜170a可以是包括选自由N、Hf、Zr、La、Mg、B、Al、P、As、Ar和H构成的组中的至少一种材料的薄膜。通过沿着第一绝缘膜130形成第二绝缘膜170a，第一固定电荷135能够形成在第一绝缘膜130中。例如，如果第二绝缘膜170a是氮化物膜，则第一固定电荷135可以在形成氮化物膜的工艺中形成在第一绝缘膜130中。氮化物膜可以使用例如SiH4和NH3形成。这里，如果使用高浓度的NH3进行预处理，则第一固定电荷135可以形成在第一绝缘膜130中。
返回参照图2和图3，覆盖膜150形成在第二绝缘膜170a上以填充第一沟槽120。部分的覆盖膜150、部分的第二绝缘膜170a以及全部的掩模图案199可以使用平坦化工艺被去除。
虽然以上已经描述了制造仅根据示例性实施方式中的第一和第二实施方式的半导体器件的方法，但是示例性实施方式所属领域的普通技术人员能够从上述制造方法而推知制造根据示例性实施方式中的其它实施方式的半导体器件的方法。
本申请要求2012年9月17日提交至韩国知识产权局的韩国专利申请No.10-2012-0102906的优先权，其全部内容通过引用结合于此。

Claims (20)

1.一种半导体器件，包括：
衬底，包括第一源极/漏极区和第二源极/漏极区；
沟槽，在所述衬底中并在所述第一源极/漏极区和所述第二源极/漏极区之间，所述第一源极/漏极区通过所述沟槽与所述第二源极/漏极区间隔开；
栅电极，设置在所述沟槽的下部分；
覆盖层，在所述栅电极上并在所述沟槽的上部分；以及
绝缘膜，在所述沟槽内，所述绝缘膜具有在所述衬底与所述栅电极之间的第一部分以及在所述覆盖层与所述第一源极/漏极区和所述第二源极/漏极区中的至少一个之间的第二部分，
其中所述绝缘膜的所述第二部分包括N、La和B中的至少一种材料。
2.根据权利要求1所述的半导体器件，其中N、La和B中的所述至少一种材料仅提供在所述绝缘膜的所述第二部分中。
3.根据权利要求1所述的半导体器件，其中所述绝缘膜的所述第一部分的厚度大于所述绝缘膜的所述第二部分的厚度。
4.根据权利要求1所述的半导体器件，其中所述绝缘膜的所述第一部分的厚度基本上等于所述绝缘膜的所述第二部分的厚度。
5.根据权利要求1所述的半导体器件，其中所述覆盖层包括硅氮化物。
6.根据权利要求1所述的半导体器件，其中所述绝缘膜不沿着所述衬底的上表面延伸。
7.根据权利要求1所述的半导体器件，其中所述覆盖层包括下部分以及在所述下部分上的上部分，并且
其中所述下部分具有与所述上部分不同的材料。
8.根据权利要求7所述的半导体器件，其中所述下部分的介电常数大于所述上部分的介电常数。
9.根据权利要求1所述的半导体器件，其中所述绝缘膜的所述第二部分包括第一绝缘膜和第二绝缘膜，并且
其中所述第二绝缘膜位于所述第一绝缘膜与所述覆盖层之间。
10.根据权利要求9所述的半导体器件，其中所述第二绝缘膜包括沿着所述栅电极的顶表面形成的部分。
11.一种半导体器件，包括：
衬底，包括第一源极/漏极区和第二源极/漏极区；
沟槽，在所述衬底中并在所述第一源极/漏极区和所述第二源极/漏极区之间，所述沟槽包括具有球形的第一部分并包括第二部分；
栅电极，在所述沟槽的球形的所述第一部分处；
覆盖层，在所述栅电极上并在所述沟槽的所述第二部分处；以及
绝缘膜，在所述沟槽内，所述绝缘膜具有在所述衬底与所述栅电极之间的第一部分以及在所述覆盖层与所述第一源极/漏极区和所述第二源极/漏极区中的至少一个之间的第二部分，
其中所述绝缘膜的所述第二部分包括N、Hf、Zr、La、Mg、B、Al、P、As、Ar和H中的至少一种材料。
12.根据权利要求11所述的半导体器件，其中N、Hf、Zr、La、Mg、B、Al、P、As、Ar和H中的所述至少一种材料仅提供在所述绝缘膜的所述第二部分中。
13.根据权利要求11所述的半导体器件，其中所述绝缘膜的所述第一部分的厚度大于所述绝缘膜的所述第二部分的厚度。
14.根据权利要求11所述的半导体器件，其中所述覆盖层包括硅氮化物。
15.根据权利要求11所述的半导体器件，其中所述绝缘膜不沿着所述衬底的上表面延伸。
16.一种半导体器件，包括：
衬底，包括第一源极/漏极区和第二源极/漏极区；
沟槽，在所述衬底中并在所述第一源极/漏极区和所述第二源极/漏极区之间，所述第一源极/漏极区通过所述沟槽与所述第二源极/漏极区间隔开；
栅电极，设置在所述沟槽的下部分；
覆盖层，在所述栅电极上方并在所述沟槽的上部分；
第一绝缘膜，在所述沟槽内，所述第一绝缘膜具有在所述衬底与所述栅电极之间的第一部分以及在所述覆盖层与所述第一源极/漏极区和所述第二源极/漏极区中的至少一个之间的第二部分；以及
第二绝缘膜，在所述栅电极和所述第一绝缘膜的侧壁的一部分上，
其中所述第一绝缘膜的所述第二部分包括N、Hf、Zr、La、Mg、B、Al、P、As、Ar和H中的至少一种材料。
17.根据权利要求16所述的半导体器件，其中所述第二绝缘膜包括N、Hf、Zr、La、Mg、B、Al、P、As、Ar和H中的至少一种材料。
18.根据权利要求16所述的半导体器件，其中所述第一绝缘膜的所述第一部分的厚度大于所述第一绝缘膜的所述第二部分的厚度。
19.根据权利要求16所述的半导体器件，其中所述第一绝缘膜的所述第一部分的厚度基本上等于所述第一绝缘膜的所述第二部分的厚度。
20.根据权利要求16所述的半导体器件，其中所述第一绝缘膜和所述第二绝缘膜的每个不沿着所述衬底的上表面延伸。
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