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CN107547171B - 传输帧的方法和装置 - Google Patents

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CN107547171B
CN107547171B CN201610495415.XA CN201610495415A CN107547171B CN 107547171 B CN107547171 B CN 107547171B CN 201610495415 A CN201610495415 A CN 201610495415A CN 107547171 B CN107547171 B CN 107547171B
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Abstract

本发明实施例提供了一种传输帧的方法和装置。该方法包括对获取的EDMG Header序列进行填充操作、1/2LDPC编码，并根据编码得到的编码序列构造第一序列和第二序列，使得第一序列和第二序列中都包括EDMGHeader序列中所有比特，并包括部分或全部的编码序列中的奇偶校验编码比特，且使得第一序列和第二序列的长度相同，这样在对第一序列和第二序列进行调制并调制后的两个序列中间插入保护间隔后得到帧，并传输该帧。这样能够提高帧的传输性能。

Description

传输帧的方法和装置
技术领域
本发明涉及通信领域，并且更具体地，涉及传输帧的方法和装置。
背景技术
802.11系列标准对无线局域网络(Wireless Local Area Networks，WLAN)的标准化使得WLAN技术的成本大大降低。无线保真(Wireless Fidelity，Wi-Fi)是一个无线网路通信技术的品牌，由Wi-Fi联盟所持有，目的是改善基于802.11标准的无线网络产品之间的互通性，使用802.11系列协议的无线局域网可以称为Wi-Fi网络。
目前，802.11标准，历经802.11a,802.11b,802.11g,802.11n和802.11ac等各个版本，技术发展越来越成熟。802.11ad是电气和电子工程师协会(Institute of Electricaland Electronics Engineers，IEEE)802.11(或称为WLAN，无线局域网)系统中的一个分支，工作于60GHz高频段，单载波调制是802.11ad技术的一种实现方法。802.11ad基于单载波的帧头(Header)的设计可以传输64比特的Header序列。
目前，802.11ay的标准讨论中确定的帧结构相比802.11ad增加了增强方向性多吉比特帧头(enhanced directional multi-gigabit Header，EDMG Header)字段，用于指示802.11ay中的控制信令。现有的EDMG Header设计方案为了沿用802.11ad中的设计，将EDMGHeader序列中填充比特之后，划分为多个64比特的序列，以沿用802.11ad中Header的设计进行帧的传输，但这种方法以每个64比特为单元进行编码调制发送，传输性能有限制，尤其在长距离的传输条件下，不能满足传输的性能要求。
发明内容
本发明实施例提供一种传输帧的方法和装置，能够提高帧的传输性能。
第一方面，提供了一种传输帧的方法，包括：获取初始的增强方向性多吉比特帧头EDMG Header序列，其中，所述EDMG Header序列包括N个控制比特，N为正整数；对所述初始的EDMG Header序列进行填充操作，得到填充序列，其中，所述填充序列包括N个信息比特和L个填充比特，所述N个信息比特为所述N个控制比特或所述N个信息比特为对所述N个控制比特进行加扰得到的；对所述填充序列进行1/2低密度奇偶校验码(LowDensity ParityCheck Code，LDPC)编码，得到编码序列，其中，所述编码序列包括N个信息比特、L个填充比特和编码产生的N+L个奇偶校验比特，L为正整数；将所述编码序列中的N个信息比特和全部的奇偶校验比特构成第一序列，并根据所述第一序列得到第二序列，其中，所述第一序列和所述第二序列的长度相同；对所述第一序列进行调制得到第一调制序列，并对所述第二序列进行调制得到第二调制序列；在所述第一调制序列和所述第二调制序列之间插入保护间隔GI，根据插入保护间隔后的序列得到编码调制后的EDMG Header序列，所述编码调制后的EDMG Header序列和待发送的数据结合得到帧，并传输所述帧。
本发明实施例通过对EDMG Header序列中的控制比特在进行填充操作后进行统一的1/2LDPC编码，并根据编码后的编码序列直接得到都包括所有控制比特的两个序列，再对这两个序列进行调制得到帧并传输该帧，通过这样的重传设计可以提高帧的传输性能。
在本发明的一个实施例中，可以直接对EDMG Header序列中的比特进行填充，相应地，填充序列包括N个信息比特和L个填充比特，N个信息比特可以为EDMG Header序列中的N个控制比特。在本发明的另一实施例中，也可以在对EDMG Header序列进行填充操作之前，先对EDMG Header序列进行加扰处理，然后对加扰处理后的序列进行填充操作，相应地，填充序列包括N个信息比特和L个填充比特，N个信息比特可以为对N个控制比特进行加扰得到的。
本发明一个实施例中，EDMG Header序列包括的N个控制比特中可以有部分的循环冗余校验(Cyclic Redundancy Check,CRC)比特，CRC比特数目可以为16或32等。
本发明实施例通过构造出两个都包括N个信息比特的序列实现帧的重传，这样的设计更能满足长距离的帧传输的需要，提高传输性能。
结合第一方面，在第一方面的一种实现方式中，所述编码序列的长度为672，所述第一序列和所述第二序列的长度都为448，N+L＝336。
在本发明的一个实施例中，编码序列的长度可以为672，即编码序列包括672个比特。第一序列和第二序列的长度相同，都为448，也就是说，本发明一个实施例中可以由编码序列直接构造出两个都包括448比特的序列，在两个序列之间插入保护间隔，而不需要由编码序列构造出两个224比特的序列，然后将两个224比特的序列组合成448比特的序列，这样进行统一编码能够提高传输帧的性能。
在本发明的一个实施例中，对信息比特进行统一编码并由编码后的编码序列直接构造出两个448比特的序列，实现信令的重传，而不需要将编码后的序列分为多个64比特的序列，并对每个64比特的序列采用802.11ad的方法，这样能够实现信令的重传，可以提高传输帧的性能，提高传输准确性。
结合第一方面及其上述实现方式，在第一方面的另一种实现方式中，当N＝112时，所述根据所述第一序列得到所述第二序列包括：对所述第一序列进行异或操作，得到所述第二序列；或者，对所述第一序列进行交织处理，得到所述第二序列。
例如，N＝112时，假设EDMG Header序列为b1，b2，…，b112，对序列b1，b2，…，b112进行加扰处理后的序列为q1，q2，…，q112。填充序列为q1，q2，…，q112，01，02，…，0224，编码序列为q1，q2，…，q112，01，02，…，0224，p1，p2，…，p336。其中，p1，p2，…，p336为1/2LDPC编码产生的奇偶校验比特序列。由上述编码序列构造的第一序列可以为q1，q2，…，q112，p1，p2，…，p336，第二序列可以是对第一序列进行异或操作或交织处理得到的。
在本发明的一个实施例中，如果需要传输的EDMG Header序列的长度小于112，可以对EDMG Header序列进行填充操作，使得EDMG Header序列的长度达到112，并使用上述N＝112时传输帧的方法。
结合第一方面及其上述实现方式，在第一方面的另一种实现方式中，所述对所述第一序列进行异或操作，得到所述第二序列包括：对所述第一序列采用一组伪随机序列进行异或操作，得到所述第二序列；或者，对所述第一序列采用序列{0,1,0,1…0,1}或序列{1,0,1…1,0}进行异或操作，得到所述第二序列。
结合第一方面及其上述实现方式，在第一方面的另一种实现方式中，所述对所述第一序列进行调制得到第一调制序列，并对所述第二序列进行调制得到第二调制序列包括：对所述第一序列进行π/2BPSK调制或BPSK调制，得到第一调制序列；对所述第二序列进行π/2BPSK调制或BPSK调制，得到第二调制序列。
第二方面，提供了一种传输帧的方法，包括：获取初始的增强方向性多吉比特帧头EDMG Header序列，其中，所述初始的EDMG Header序列包括N个控制比特，N为正整数；对所述初始的EDMG Header序列进行填充操作，得到填充序列，其中，所述填充序列包括N个信息比特和L个填充比特，所述N个信息比特为所述N个控制比特或所述N个信息比特为对所述N个控制比特进行加扰得到的；对所述填充序列进行1/2低密度奇偶校验码LDPC编码，得到编码序列，其中，所述编码序列包括N个信息比特、L个填充比特和编码产生的N+L个奇偶校验比特，L为正整数；将所述编码序列中的N个信息比特和第一部分奇偶校验比特构成所述第一序列，并根据所述编码序列中的N个信息比特和第二部分奇偶校验比特得到所述第二序列，其中，所述第一序列和所述第二序列的长度相同，所述第一部分奇偶校验比特和所述第二部分奇偶校验比特包括的比特不全部相同；对所述第一序列进行调制得到第一调制序列，并对所述第二序列进行调制得到第二调制序列；在所述第一调制序列和所述第二调制序列之间插入保护间隔GI，根据插入保护间隔后的序列得到编码调制后的EDMG Header序列，所述编码调制后的EDMG Header序列和待发送的数据结合得到帧，并传输所述帧。
结合第二方面，在第二方面的一种实现方式中，所述编码序列的长度为672，所述第一序列和所述第二序列的长度都为448，N+L＝336。
结合第二方面及其上述实现方式，在第二方面的另一种实现方式中，当N＞112时，所述根据所述编码序列中的N个信息比特和第二部分奇偶校验比特得到所述第二序列包括：将所述编码序列中的N个信息比特和第二部分奇偶校验比特构成所述第二序列。
在本发明的一个实施例中如果N＞112，N个信息比特和N+L个奇偶校验比特之和大于448，这时直接由编码序列中的信息比特和奇偶校验比特构造的序列的长度大于448，需要舍弃一部分比特，使得构造所得的序列长度为448。即，N＞112时，可以由N个信息比特和第一部分奇偶校验比特构成448比特的第一序列，并根据N个信息比特和第二部分奇偶校验比特构造448比特的第二序列，这样得到的第一序列和第二序列中都包括N个信息比特，对信息比特进行了重传，能够提高传输帧的准确性，提高传输性能。
如果N＞112，假设EDMG Header序列为b1，b2，…，bN，对序列b1，b2，…，bN进行加扰处理后的序列为q1，q2，…，qN。填充序列为q1，q2，…，qN，01，02，…，0336-N，编码序列为q1，q2，…，qN，01，02，…，0336-N，p1，p2，…，p336。其中，p1，p2，…，p336为1/2LDPC编码产生的奇偶校验比特序列。由上述编码序列构造的第一序列可以为q1，q2，…，qN，p1，p2，…，p448-N，由上述编码序列构造的第三序列可以是q1，q2，…，qN，p1，p2，…p560-2N，p448-N+1，…p336，第二序列可以是对第三序列进行异或操作或交织处理得到的。
特别地，N＝128时，第一序列可以为q1，q2，…，q128，p1，p2，…，p320，第三序列可以是q1，q2，…，q128，p1，p2，…p304，p321，…p336。
结合第二方面及其上述实现方式，在第二方面的另一种实现方式中，当N＞112时，所述根据所述编码序列中的N个信息比特和第二部分奇偶校验比特得到所述第二序列包括：将所述编码序列中的N个信息比特和第二部分奇偶校验比特构成第三序列；对所述第三序列进行异或操作或交织处理，得到所述第二序列。
结合第二方面及其上述实现方式，在第二方面的另一种实现方式中，所述对所述第三序列进行异或操作或交织处理，得到所述第二序列包括：对所述第三序列采用一组伪随机序列进行异或操作，得到所述第二序列；或者，对所述第三序列采用序列{0,1,0,1…0,1}或序列{1,0,1…1,0}进行异或操作，得到所述第二序列。
结合第二方面及其上述实现方式，在第二方面的另一种实现方式中，所述第一部分奇偶校验比特和所述第二部分奇偶校验比特构成全部的奇偶校验比特。
在本发明的一个实施例中，第一部分奇偶校验比特构成第一集合，第二部分奇偶校验比特构成第二集合，第一集合和第二集合的并集构成全部的奇偶校验比特。这样在构造第一序列和第二序列时充分利用奇偶校验比特，可以提高传输帧的传输性能。
结合第二方面及其上述实现方式，在第二方面的另一种实现方式中，所述第一部分奇偶校验比特和所述第二部分奇偶校验比特中的公共比特数大于阈值，所述阈值为预设值，或者，所述阈值是由全部奇偶校验比特的数目确定的。
在本发明的一个实施例中，第一部分奇偶校验比特构成第一集合，第二部分奇偶校验比特构成第二集合，第一集合和第二集合的交集构成第三集合，第三集合中的比特个数越接近全部的奇偶校验比特数，构造序列时舍弃的奇偶校验比特数就越少，传输帧时的性能可以越好。
在本发明的一个实施例中，在所述第一调制序列和所述第二调制序列之间插入保护间隔，并在所述第一调制序列之前和所述第二调制序列之后也都插入保护间隔，得到所述EDMG Header，所述EDMG Header和待发送的数据结合得到所述帧，并传输所述帧。
结合第二方面及其上述实现方式，在第二方面的另一种实现方式中，所述对所述第一序列进行调制得到第一调制序列，并对所述第二序列进行调制得到第二调制序列包括：对所述第一序列进行π/2BPSK调制或BPSK调制，得到第一调制序列；对所述第二序列进行π/2BPSK调制或BPSK调制，得到第二调制序列。
换句话说，本发明实施例中对第一序列和第二序列的调制方式可以为BPSK调制或π/2BPSK调制。
第三方面，提供了一种传输帧的装置，包括：获取单元，用于获取初始的增强方向性多吉比特帧头EDMG Header序列，其中，所述初始的EDMG Header序列包括N个控制比特，N为正整数；填充单元，用于对获取单元获取的所述初始的EDMG Header序列进行填充操作得到填充序列，其中，所述填充序列包括N个信息比特和L个填充比特，所述N个信息比特为所述N个控制比特或所述N个信息比特为对所述N个控制比特进行加扰得到的；编码单元，用于对所述填充单元得到的所述填充序列进行1/2低密度奇偶校验码LDPC编码，得到编码序列，其中，所述编码序列包括N个信息比特、L个填充比特和编码产生的N+L个奇偶校验比特，L为正整数；构造单元，用于将所述编码单元得到的所述编码序列中的N个信息比特和全部的奇偶校验比特构成第一序列，并根据所述第一序列得到第二序列，其中，所述第一序列和所述第二序列的长度相同；调制单元，用于对所述构造单元得到的所述第一序列和第二序列分别进行调制得到第一调制序列和第二调制序列；处理和传输单元，用于在所述调制单元得到的所述第一调制序列和所述第二调制序列之间插入保护间隔GI，并根据插入保护间隔后的序列得到编码调制后的EDMG Header序列，所述编码调制后的EDMG Header序列和待发送的数据结合得到帧，并传输所述帧。
本发明实施例通过对EDMG Header序列中的控制比特在进行填充操作后进行统一的1/2LDPC编码，并根据编码后的编码序列直接得到都包括所有控制比特的两个序列，再对这两个序列进行调制得到帧并传输该帧，通过这样的重传设计可以提高帧的传输性能。
结合第三方面，在第三方面的一种实现方式中，所述编码序列的长度为672，所述第一序列和所述第二序列的长度都为448，N+L＝336。
结合第三方面及其上述实现方式，在第三方面的另一种实现方式中，当N＝112时，所述构造单元具体用于对所述第一序列进行异或操作得到所述第二序列，或者，对所述第一序列进行交织处理得到所述第二序列。
结合第三方面及其上述实现方式，在第三方面的另一种实现方式中，所述构造单元具体用于对所述第一序列采用一组伪随机序列进行异或操作得到所述第二序列；或者，对所述第一序列采用序列{0,1,0,1…0,1}或序列{1,0,1…1,0}进行异或操作得到所述第二序列。
结合第三方面及其上述实现方式，在第三方面的另一种实现方式中，所述调制单元具体用于对所述第一序列进行π/2BPSK调制或BPSK调制，得到第一调制序列，并对所述第二序列进行π/2BPSK调制或BPSK调制，得到第二调制序列。
根据本发明实施例第三方面的传输帧的装置可以参照本发明实施例的第一方面中的传输帧的方法流程，并且，该装置中的各个单元/模块和上述其他操作和/或功能分别为了实现第一方面所示方法中的相应流程，为了简洁，在此不再赘述。
第四方面，提供了一种传输帧的装置，包括：获取单元，用于获取初始的增强方向性多吉比特帧头EDMG Header序列，其中，所述初始的EDMG Header序列包括N个控制比特，N为正整数；填充单元，用于对获取单元获取的所述初始的EDMG Header序列进行填充操作得到填充序列，其中，所述填充序列包括N个信息比特和L个填充比特，所述N个信息比特为所述N个控制比特或所述N个信息比特为对所述N个控制比特进行加扰得到的；编码单元，用于对所述填充单元得到的所述填充序列进行1/2低密度奇偶校验码LDPC编码，得到编码序列，其中，所述编码序列包括N个信息比特、L个填充比特和编码产生的N+L个奇偶校验比特，L为正整数；构造单元，用于将所述编码单元得到的所述编码序列中的N个信息比特和第一部分奇偶校验比特构成所述第一序列，并根据所述编码单元得到的所述编码序列中的N个信息比特和第二部分奇偶校验比特得到所述第二序列，其中，所述第一序列和所述第二序列的长度相同，所述第一部分奇偶校验比特和所述第二部分奇偶校验比特包括的比特不全部相同；调制单元，用于对所述构造单元得到的所述第一序列和第二序列分别进行调制得到第一调制序列和第二调制序列；处理和传输单元，用于在所述调制单元得到的所述第一调制序列和所述第二调制序列之间插入保护间隔GI，并根据插入保护间隔后的序列得到编码调制后的EDMG Header序列，所述编码调制后的EDMG Header序列和待发送的数据结合得到帧，并传输所述帧。
结合第四方面，在第四方面的一种实现方式中，所述编码序列的长度为672，所述第一序列和所述第二序列的长度都为448，N+L＝336。
结合第四方面及其上述实现方式，在第四方面的另一种实现方式中，当N＞112时，所述构造单元具体用于将所述编码序列中的N个信息比特和第二部分奇偶校验比特构成所述第二序列。
结合第四方面及其上述实现方式，在第四方面的另一种实现方式中，当N＞112时，所述构造单元具体用于将所述编码序列中的N个信息比特和第二部分奇偶校验比特构成第三序列，对所述第三序列进行异或操作或交织处理得到所述第二序列。
结合第四方面及其上述实现方式，在第四方面的另一种实现方式中，所述构造单元具体用于对所述第三序列采用一组伪随机序列进行异或操作，得到所述第二序列，或者，对所述第三序列采用序列{0,1,0,1…0,1}或序列{1,0,1…1,0}进行异或操作，得到所述第二序列。
结合第四方面及其上述实现方式，在第四方面的另一种实现方式中，所述第一部分奇偶校验比特和所述第二部分奇偶校验比特构成全部的奇偶校验比特。
结合第四方面及其上述实现方式，在第四方面的另一种实现方式中，所述第一部分奇偶校验比特和所述第二部分奇偶校验比特中的公共比特数大于阈值，所述阈值为预设值，或者，所述阈值是由全部的奇偶校验比特的数目确定的。
在本发明的一个实施例中，处理和传输单元具体用于在第一调制序列和第二调制序列之间插入保护间隔，并在第一调制序列之前和第二调制序列之后也都插入保护间隔，得到编码调制后的EDMG Header序列，编码调制后的EDMG Header序列和待发送的数据结合得到帧，并传输帧。
结合第四方面及其上述实现方式，在第四方面的另一种实现方式中，所述调制单元具体用于对所述第一序列进行π/2BPSK调制或BPSK调制，得到第一调制序列，并对所述第二序列进行π/2BPSK调制或BPSK调制，得到第二调制序列。
根据本发明实施例第四方面的传输帧的装置可以参照本发明实施例的第二方面中的传输帧的方法流程，并且，该装置中的各个单元/模块和上述其他操作和/或功能分别为了实现第二方面所示方法中的相应流程，为了简洁，在此不再赘述。
第五方面，提供了一种传输帧的方法，包括接收如第一方面所述的帧，并对所述帧进行解调解码。
根据本发明实施例的传输帧的方法中的帧的构成方式可以参照第一方面中的帧的构成方式，为避免重复，在此不再详细赘述。
第六方面，提供了一种传输帧的方法，包括接收如第二方面所述的帧，并对所述帧进行解调解码。
根据本发明实施例的传输帧的方法中的帧的构成方式可以参照第二方面中的帧的构成方式，为避免重复，在此不再详细赘述。
附图说明
为了更清楚地说明本发明实施例的技术方案，下面将对本发明实施例中所需要使用的附图作简单地介绍，显而易见地，下面所描述的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1是可应用本发明实施例的通信系统的场景示意图。
图2是本发明一个实施例的传输帧的方法的示意性流程图。
图3是本发明另一实施例的传输帧的方法的示意性流程图。
图4是本发明一个实施例的802.11ay协议中帧结构的示意图。
图5是本发明一个实施例的802.11ay协议中帧结构中EDMG Header字段的示意图。
图6是本发明另一实施例的传输帧的方法的示意性流程图。
图7是本发明另一实施例的传输帧的方法的示意性流程图。
图8是本发明一个实施例的传输帧的装置的示意性结构图。
图9是本发明另一实施例的传输帧的装置的示意性结构图。
图10是本发明另一实施例的传输帧的装置的示意性结构图。
图11是本发明另一实施例的传输帧的装置的示意性结构图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明的一部分实施例，而不是全部实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动的前提下所获得的所有其他实施例，都应属于本发明保护的范围。
图1是可应用本发明实施例的通信系统的场景示意图。图1的通信系统包括一个AP和三个STA。例如，图1中的STA1、STA2和STA3。AP可以与STA1、STA2和STA3进行通信。该系统中，AP可以调度多个STA进行信令传输与解调。需要说明的是，STA的数目不做限制，本发明仅以三个为例进行示例性说明。
本发明的技术方案，可以应用于各种需要传输帧的通信系统，例如，应用多用户多输入多输出(Multi-User multiple input multiple output，MU-MIMO)技术的WLAN，Wi-Fi等。
接入点(Access Point，AP)，也称之为无线访问接入点或热点等。AP是移动用户进入有线网络的接入点，主要部署于家庭、大楼内部以及园区内部，典型覆盖半径为几十米至上百米，当然，也可以部署于户外。AP相当于一个连接有线网和无线网的桥梁，其主要作用是将各个无线网络客户端连接到一起，然后将无线网络接入以太网。目前AP主要采用的标准为电气和电子工程师协会(Institute of Electrical and Electronics Engineers，IEEE)802.11系列。具体地，AP可以是带有Wi-Fi芯片的终端设备或者网络设备。可选地，AP可以为支持802.11ay制式的设备，进一步可选地，该AP还可以为支持802.11ay、802.11ad、802.11ac、802.11n、802.11g、802.11b及802.11a等多种WLAN制式的设备。
站点(Station，STA)，可以是无线通讯芯片、无线传感器或无线通信终端。例如：支持Wi-Fi通讯功能的移动电话、支持Wi-Fi通讯功能的平板电脑、支持Wi-Fi通讯功能的机顶盒和支持Wi-Fi通讯功能的计算机。可选地，站点可以支持802.11ay制式，进一步可选地，该站点支持802.11ay、802.11ad、802.11ac、802.11n、802.11g、802.11b及802.11a等多种WLAN制式。
图2是本发明一个实施例的传输帧的方法的示意性流程图。图2所示的方法可以由图1中的AP执行，也可以由图1中的STA执行。执行图2方法的设备可以统称为发射机。图2所示的传输帧的方法的具体流程如下：
101，获取初始的增强方向性多吉比特帧头EDMG Header序列。其中，初始的EDMGHeader序列包括N个控制比特，N为正整数。
初始的EDMG Header序列中的N个控制比特中可以包括CRC比特。对需要传输的比特序列进行CRC校验和加扰处理的顺序可以互换，加扰和/或CRC校验后可以得到初始的EDMG Header序列。本发明实施例中，也可以不对需要传输的比特序列进行加扰处理，CRC校验后得到的序列作为初始的EDMG Header序列。
102，对初始的EDMG Header序列进行填充操作得到填充序列。其中，填充序列包括N个信息比特和L个填充比特，N个信息比特为N个控制比特或N个信息比特为对N个控制比特进行加扰得到的。
本发明实施例中，对初始的EDMG Header序列进行填充操作时可以在初始的EDMGHeader序列的基础上填充0比特，即本发明实施例中的填充比特可以为0比特。填充操作是为了满足后续的LDPC编码时的比特数的要求。例如，要进行1/2LDPC编码，且编码后的序列要满足672个比特，编码前的比特序列中的比特数应满足672的1/2，即336。且，1/2LDPC编码产生的奇偶校验比特数也为672的1/2，即336。
103，对填充序列进行1/2低密度奇偶校验码LDPC编码得到编码序列。其中，编码序列包括N个控制比特、L个填充比特和编码产生的N+L个奇偶校验比特，L为正整数。
如果要满足编码后的序列要满足672个比特，那么要满足N+L＝336。
104，将编码序列中的N个信息比特和全部的奇偶校验比特构成第一序列，并根据第一序列得到第二序列，第一序列和所述第二序列的长度相同。
如果N＝112，假设需要传输的比特序列EDMG Header序列为b1，b2，…，b112，对序列b1，b2，…，b112进行加扰处理后的序列为q1，q2，…，q112。填充序列为q1，q2，…，q112，01，02，…，0224，编码序列为q1，q2，…，q112，01，02，…，0224，p1，p2，…，p336。其中，p1，p2，…，p336为1/2LDPC编码产生的奇偶校验比特序列。由上述编码序列构造的第一序列可以为q1，q2，…，q112，p1，p2，…，p336，第二序列可以是对第一序列进行异或操作或交织处理得到的。
另外，本发明实施例中可以直接将第一序列作为第二序列，而不进行异或操作或交织处理。
在本发明的一个实施例中，第一序列和第二序列的长度均为448。
本发明实施例中的异或操可以是采用序列{0,1,0,1…0,1}或序列{1,0,1…1,0}，也可以是采用一组伪随机序列，本发明实施例对此不做限制。
105，对第一序列进行调制得到第一调制序列，并对第二序列进行调制得到第二调制序列。
在本发明的一个实施例中，对第一序列和第二序列进行调制时可以都采用二进制相移键控(Binary Phase Shift Keying，BPSK)调制或π/2BPSK调制，进而得到相应的第一调制序列和第二调制序列。
106，在第一调制序列和第二调制序列之间插入保护间隔GI，根据插入保护间隔后的序列得到编码调制后的EDMG Header序列，将编码调制后的EDMG Header序列和待发送的数据结合构成帧，并传输该帧。
在第一调制序列和第二调制序列之间插入保护间隔，可以区别于802.11ad对Header的设计。802.11ad的设计中，构造出两个224比特的序列，并将两个224比特的序列直接组合构成一个448比特序列，而并未在两个224的比特序列中插入保护间隔，再将这个448比特序列进行倒序，构成另一个448比特的序列，并在两个448比特的序列之间插入保护间隔，得到编码调制后的EDMG Header序列，将编码调制后的EDMG Header序列和待发送的数据结合构成帧并传输该帧。而本发明实施例是直接构造得到448比特，实现方式更简单。
另外，本发明一个实施例中，还可以在第一调制序列和第二调制序列的前后都插入保护间隔，这样得到的帧进行传输可以提高传输帧的可靠性。
本发明实施例通过对EDMG Header序列中的控制比特在进行填充操作后进行统一的1/2LDPC编码，并根据编码后的编码序列直接得到都包括所有控制比特的两个序列，再对这两个序列进行调制得到帧并传输该帧，通过这样的重传设计可以提高帧的传输性能。
在本发明的一个实施例中，图1的方法可以由单载波系统的发射机执行，接收机在收到帧后，可以将接收到的帧进行分块，删除每一块中的循环前缀，并对删除循环前缀后的数据组进行傅里叶变换，将其变换到频域。再对变换到频域后的数据利用频域信道信息进行频域均衡处理，将完成频域均衡后的数据通过傅里叶逆变换变回时域，以对时域信号进行解调解码处理。
具体地，接收机对帧解调解码时，可以对接收的两个长度为448的序列分别进行解调，得到两个对应的对数似然比，并将两个对数似然比合并得到一个或多个序列，并将一个或多个序列合并，并在中间增加比特0，使得合并后的序列长度为672，然后对长度为672的序列进行LDPC解码得到336个比特估值，并从336个比特估值中确定发射机发送的EDMGHeader序列的N个控制比特的估值。
图3是本发明另一实施例的传输帧的方法的示意性流程图。图3所示的方法可以由图1中的AP执行，也可以由图1中的STA执行。执行图3方法的设备可以统称为发射机。图3所示的传输帧的方法的具体流程如下：
201，获取初始的增强方向性多吉比特帧头EDMG Header序列。其中，初始的EDMGHeader序列包括N个控制比特，N为正整数。
初始的EDMG Header序列中的N个控制比特中可以包括CRC比特。对需要传输的比特序列进行CRC校验和加扰处理的顺序可以互换，加扰和/或CRC校验后可以得到初始的EDMG Header序列。本发明实施例中，也可以不对需要传输的比特序列进行加扰处理，CRC校验后得到的序列作为初始的EDMG Header序列。
202，对初始的EDMG Header序列进行填充操作得到填充序列。其中，填充序列包括N个信息比特和L个填充比特，N个信息比特为N个控制比特或N个信息比特为对N个控制比特进行加扰得到的。
本发明实施例中，对初始的EDMG Header序列进行填充操作时可以在初始的EDMGHeader序列的基础上填充0比特。填充操作是为了满足后续的LDPC编码时的比特数的要求。例如，要进行1/2LDPC编码，且编码后的序列要满足672个比特，编码前的比特序列中的比特数应满足672的1/2，即336。且，1/2LDPC编码产生的奇偶校验比特数也为672的1/2，即336。
203，对填充序列进行1/2低密度奇偶校验码LDPC编码得到编码序列。其中，编码序列包括N个控制比特、L个填充比特和编码产生的N+L个奇偶校验比特，L为正整数。
如果要满足编码后的序列要满足672个比特，那么要满足N+L＝336。
204，将编码序列中的N个信息比特和第一部分奇偶校验比特构成第一序列，并根据编码序列中的N个信息比特和第二部分奇偶校验比特得到第二序列，其中，第一序列和所述第二序列的长度相同，第一部分奇偶校验比特和第二部分奇偶校验比特包括的校验比特不全部相同。
如果N＞112，假设需要传输的比特序列EDMG Header序列为b1，b2，…，bN，对序列b1，b2，…，bN进行加扰处理后的序列为q1，q2，…，qN。填充序列为q1，q2，…，qN，01，02，…，0336-N，编码序列为q1，q2，…，qN，01，02，…，0336-N，p1，p2，…，p336。其中，p1，p2，…，p336为1/2LDPC编码产生的奇偶校验比特序列。由上述编码序列构造的第一序列可以为q1，q2，…，qN，p1，p2，…，p448-N，由上述编码序列构造的第三序列可以是q1，q2，…，qN，p1，p2，…p560-2N，p448-N+1，…p336，第二序列可以是对第三序列进行异或操作或交织处理得到的。
在本发明的一个实例中，可以直接将第三序列作为第二序列，而不进行处理。只是相比对第三序列进行处理得到第二序列而言，直接将第三序列作为第二序列性能增益略差些。
在本发明的一个实施例中，第一序列和第二序列的长度均为448。
本发明实施例中的异或操可以是采用序列{0,1,0,1…0,1}或序列{1,0,1…1,0}，也可以是采用一组伪随机序列，本发明实施例对此不做限制。
在本发明的一个实施例中，第一部分奇偶校验比特构成第一集合，第二部分奇偶校验比特构成第二集合，第一集合和第二集合的并集构成全部的奇偶校验比特。这样在构造第一序列和第二序列时充分利用奇偶校验比特，可以提高传输帧的传输性能。第一集合和第二集合的交集构成第三集合，第三集合中的比特个数越接近全部的奇偶校验比特数，构造序列时舍弃的奇偶校验比特数就越少，传输帧时的性能可以越好。
205，对第一序列进行调制得到第一调制序列，并对第二序列进行调制得到第二调制序列。
在本发明的一个实施例中，对第一序列和第二序列进行调制时可以都采用二进制相移键控(Binary Phase Shift Keying，BPSK)调制或π/2BPSK调制，进而得到相应的第一调制序列和第二调制序列。
206，在第一调制序列和第二调制序列之间插入保护间隔GI，根据插入保护间隔后的序列得到编码调制后的EDMG Header序列，将编码调制后的EDMG Header序列和待发送的数据结合构成帧，并传输该帧。
在第一调制序列和第二调制序列之间插入保护间隔，可以区别于802.11ad对Header的设计。802.11ad的设计中，构造出两个224比特的序列，并将两个224比特的序列直接组合构成一个448比特序列，而并未在两个224的比特序列中插入保护间隔，再将这个448比特序列进行倒序，构成另一个448比特的序列，并在两个448比特的序列之间插入保护间隔，得到码调制后的EDMG Header序列，将编码调制后的EDMG Header序列和待发送的数据结合构成帧并传输该帧。而本发明实施例是直接构造得到448比特，实现方式更简单。
另外，本发明一个实施例中，还可以在第一调制序列和第二调制序列的前后都插入保护间隔，这样得到的帧进行传输可以提高传输帧的可靠性。
本发明实施例通过对EDMG Header序列中的控制比特在进行填充操作后进行统一的1/2LDPC编码，并根据编码后的编码序列直接得到都包括所有控制比特的两个序列，再对这两个序列进行调制得到帧并传输该帧，通过这样的重传设计可以提高帧的传输性能。
在本发明的一个实施例中，图1的方法可以由单载波系统的发射机执行，接收机在收到帧后，可以将接收到的帧进行分块，删除每一块中的循环前缀，并对删除循环前缀后的数据组进行傅里叶变换，将其变换到频域。再对变换到频域后的数据利用频域信道信息进行频域均衡处理，将完成频域均衡后的数据通过傅里叶逆变换变回时域，以对时域信号进行解调解码处理。
具体地，接收机对帧解调解码时，可以对接收的两个长度为448的序列分别进行解调，得到两个对应的对数似然比，并将两个对数似然比合并得到一个或多个序列，并将一个或多个序列合并，并在中间增加比特0，使得合并后的序列长度为672，然后对长度为672的序列进行LDPC解码得到336个比特估值，并从336个比特估值中确定发射机发送的EDMGHeader序列的N个控制比特的估值。
图4是本发明一个实施例的802.11ay协议中帧结构的示意图。在802.11ay标准讨论中，帧结构包括短训练字段(Legacy Short Training field，STF)字段、信道估计(Channel Estimation，CE)字段、帧头(Header)字段、EDMG-Header字段和EDMG负荷(Payload)字段。本发明实施例中可以根据EDMG-Header的设计对EDMG-Header进行编码调制等处理，并输出帧。STF用来进行同步、频偏估计、自动增益控制字段(Auto GainControl，AGC)调整，接收机可以根据接收到的STF信号实现同步。CE用来进行信道估计，即接收机可以根据接收到的CE信号进行信道估计。Header字段用于表示指示信号，例如可以用于表示该数据帧的调制方式等。EDMG-Header用于指示802.11ay中的控制信令。EDMGPayload用于传输80.211ay中的数据。接收机可以根据接收到的Header信号和EDMG-Header信号实现对数据的解调解码编码等。本发明实施例主要介绍EDMG-Header的设计。
图5是本发明一个实施例的802.11ay协议中帧结构中EDMG Header字段的示意图。本发明实施例中的EDMG Header字段是由两个连续的序列插入保护间隔(guard interval，GI)构成的，如图5所示。两个序列为第一调制序列和第二调制序列，且第一调制序列和第二调制序列的长度都为448，换句话说，第一调制序列包括448个符号，第二调制序列包括448个符号。本发明实施例中，需要在第一调制序列之前、第一调制序列和第二调制序列之间、以及第二调制序列之后都插入GI，GI可以是由64个符号(symbols)构成的。插入保护间隔可以减少多径造成的符号间干扰(Inter-Symbol Interference，ISI)和信道间干扰(Inter-Channel Interference，ICI)。接收机还可以根据保护间隔进行信道均衡和相位偏差估计。
上文中从发射机的角度详细描述了根据本发明的实施例的传输帧的方法，下面结合图6和图7的具体实施例详细描述根据本发明实施例的传输帧的方法。应注意，这些例子只是为了帮助本领域技术人员更好地理解本发明实施例，而非限制本发明实施例的范围。图6和图7分别以N＝112和N＝128为例进行示例性说明。
图6是本发明另一实施例的传输帧的方法的示意性流程图。图6的方法可以由发射机执行，这里的发射机可以为图1中的AP，也可以为图1中的STA。图6以初始的EDMG Header序列包括112个控制比特为例进行示例性说明。
初始的EDMG Header序列包括112个控制比特：b1，b2，…，b112。112个控制比特可以包括信息比特和CRC比特，信息比特和校验比特的数目不做限定，这里以96个信息比特和16个CRC校验比特为例进行示例性说明。图6中用EDMG Header(96)表示初始的EDMG Header序列中包括96个信息比特，用CRC(16)表示初始的EDMG Header序列中包括16个CRC比特。这里将96个信息比特和16个CRC比特记为b1，b2，…，b112。讨论中的802.11ay中初始的EDMGHeader序列包括82个信息比特，这里可以对信息比特进行扩展，例如填充14个信息比特构成本发明实施例的96个信息比特。如果需要传输的比特小于112，可以在信息比特位填充一些比特构成96个信息比特。
对112个控制比特b1，b2，…，b112进行加扰得到加扰序列q1，q2，…，q112。应理解，本发明实施例中的加扰为可选步骤，也可以不做加扰处理。也即是说可以直接对序列b1，b2，…，b112进行如下流程的操作，也可以对加扰后的序列q1，q2，…，q112进行如下流程的操作。下面以对加扰后的序列进行处理为例进行示例性说明。
201，填充比特。
对序列q1，q2，…，q112进行填充操作，使得填充后的填充序列的长度为336。例如，填充0比特，得到填充序列q1，q2，…，q112，01，02，…，0224。
202，对填充后的填充序列进行1/2LDPC编码。
对填充序列q1，q2，…，q112，01，02，…，0224进行1/2LDPC编码，得到编码序列q1，q2，…，q112，01，02，…，0224，p1，p2，…，p336。其中，p1，p2，…，p336为编码产生的奇偶校验比特。
203，移除0比特。
将编码序列中的0比特移除，得到第一序列q1，q2，…，q112，p1，p2，…，p336。该第一序列包括96个信息比特，16个CRC比特和336个就校验比特。
204，对第一序列进行调制映射得到第一调制序列。
对第一序列q1，q2，…，q112，p1，p2，…，p336进行π/2BPSK或BPSK调制、映射处理后得到第一调制序列。
205，对第一序列进行异或操作或交织处理得到第二序列。
对第一序列q1，q2，…，q112，p1，p2，…，p336进行异或操作或交织处理得到第二序列。例如，可以对第一序列q1，q2，…，q112，p1，p2，…，p336采用一组伪随机序列进行加扰处理，得到第二序列。又如，还可以对第一序列采用一组{0,1,0,1…0,1}或{1,0,1…1,0}序列进行异或操作，该{0,1,0,1…0,1}序列或{1,0,1…1,0}中0与1间隔排列，序列的长度为448，其中0和1的个数都为224。{0,1,0,1…0,1}序列也可以写成mod(k,2)，{1,0,1…1,0}序列可以写成mod(k,2)，其中mod()为取余操作，k为从0至447的正整数。再如，对移除序列q1，q2，…，q112，p1，p2，…，p336进行交织处理可以采用一个简单的交织器将第一序列进行倒序，得到第二序列p336，p335，…，p2，p1，q112，…q2，q1。
步骤205为可选步骤。在本发明的一个实施例中，也可以直接将步骤203得到的第一序列作为第二序列，而不进行步骤205操作，在得到第一序列后同时进入步骤204和步骤206，对第一序列进行调制映射，也就是说，第二序列等于第一序列，第二调制序列也等于第一调制序列。
206，将第二序列进行调制映射得到第二调制序列。
对第二序列进行π/2BPSK或BPSK调制、映射处理后得到第二调制序列。
207，在第一调制序列和第二调制序列的前后都插入保护间隔。
在第一调制序列和第二调制序列的前后都插入保护间隔，如图4所示，确切地说，在第一调制序列之前插入保护间隔，在第一调制序列和第二调制序列之间插入保护间隔，在第二调制序列之后插入保护间隔。保护间隔可以为由64个符号构成的。
插入保护间隔后构成插有保护间隔的两个连续的448比特的调制序列，保护间隔和两个调制序列结合待发送的数据共同构成帧，该帧可以用来传输。
现有802.11ay的I/Q方案中，由于初始的EDMG Header中包括82个信息比特，为了采用现有802.11ad中传输64比特的方法，在EDMG Header中填充30个填充比特以凑够128比特，并分为两个64比特来分别使用802.11ad中EDMG Header的调制方案。采用本发明实施例的方案不一定需要30个填充比特，这样，该方案可以少传输16个填充比特，但性能上增益可以增加2dB。
在本发明的一个实施例中，发射机传输帧之后，接收机可以接收该帧，并对该帧进行解调解码。假设第一序列和第二序列分别用x(n)，y(n)表示，其中n＝0，1，2，…，447，接收机可以根据下列方式实现对帧的解调解码：对x(n)和y(n)分别进行解调得到对应的对数似然比(likelihood Rate，LLR)，即LLRx(n)和LLRy(n)；将LLRx(n)和LLRy(n)进行合并得到
Figure BDA0001035098680000191
在LLR(n)中增加比特0组成新的长度为672的序列LLR′＝[LLR(1),…，LLR(112),01,02,…，0224,LLR(113),…，LLR(448)]；将序列LLR′输入LDPC解码器中得到336个比特估值b1，b2，…，b336，其中，前112个比特估值即为发射机发送EDMGHeader序列的112个控制比特的估值。
图7是本发明另一实施例的传输帧的方法的示意性流程图。图7的方法可以由发射机执行，这里的发射机可以为图1中的AP，也可以为图1中的STA。图7以初始的EDMG Header序列包括128个控制比特为例进行示例性说明，应理解，控制比特数目大于112都可以用图7所示的传输帧的方法。
初始的EDMG Header序列包括128个控制比特：b1，b2，…，b128。128个控制比特可以包括信息比特和CRC比特，信息比特和校验比特的数目不做限定，这里以112个信息比特和16个CRC校验比特为例进行示例性说明。图7中用EDMG Header(112)表示初始的EDMGHeader序列中包括112个信息比特，用CRC(16)表示初始的EDMG Header序列中包括16个CRC比特。讨论中的802.11ay中EDMG Header序列包括82个信息比特，这里可以对信息比特进行扩展，例如填充30个信息比特构成本发明实施例的112个信息比特。这里将112个信息比特和16个CRC比特记为b1，b2，…，b128。
对128个控制比特b1，b2，…，b128进行加扰得到加扰序列q1，q2，…，q128。应理解，本发明实施例中的加扰为可选步骤，也可以不做加扰处理。也即是说可以直接对序列b1，b2，…，b128进行如下流程的操作，也可以对加扰后的序列q1，q2，…，q128进行如下流程的操作。下面以对加扰后的序列q1，q2，…，q128进行处理为例进行示例性说明。
301，填充比特。
对序列q1，q2，…，q128进行填充操作，使得填充后填充序列的长度为336。例如，填充0比特，得到填充序列q1，q2，…，q128，01，02，…，0208。
302，对填充后的填充序列进行1/2LDPC编码。
对填充序列q1，q2，…，q128，01，02，…，0208进行1/2LDPC编码，得到编码序列q1，q2，…，q128，01，02，…，0208，p1，p2，…，p336。
303，构造第一序列。
将编码序列中的0比特移除，将编码序列中的128个信息比特和第一部分奇偶校验比特构成第一序列，第一序列的长度正好为448。例如，第一序列为：q1，q2，…，q128，p1，p2，…，p320。这里编码序列中的128个信息比特为q1，q2，…，q128。
304，对第一序列进行调制映射，得到第一调制序列。
对第一序列q1，q2，…，q112，p1，p2，…，p320进行π/2BPSK或BPSK调制、映射处理后得到第一调制序列。
305，构造第三序列。
将编码序列中的0比特移除，将编码序列中的128个信息比特和第二部分奇偶校验比特构成第三序列，第三序列的长度也正好为448。例如，第三序列为：q1，q2，…，q128，p1，p2，…，p304，p321，…，p336。
306，对第三序列进行异或操作或交织处理，得到第二序列。
对第三序列q1，q2，…，q128，p1，p2，…，p304，p321，…，p336进行异或操作或交织处理得到第二序列。例如，可以对移除序列q1，q2，…，q128，p1，p2，…，p304，p321，…，p336采用一组伪随机序列进行加扰处理，得到第二序列。又如，还可以对移除序列采用一组{0,1,0,1…0,1}序列进行异或操作，该{0,1,0,1…0,1}序列中0与1间隔排列，序列的长度为448，{0,1,0,1…0,1}序列也可以写成mod(k,2)，其中mod()为取余操作，k为从0至447的正整数。又如，还可以对移除序列采用一组{1,0,1…1,0}序列进行异或操作，该{1,0,1…1,0}序列中0与1间隔排列，序列的长度为448，{1,0,1…1,0}序列也可以写成mod(k+1,2)，其中mod()为取余操作，k为从0至447的正整数。再如，对移除序列q1，q2，…，q128，p1，p2，…，p304，p321，…，p336进行交织处理可以采用一个简单的交织器将第三序列进行倒序，得到第二序列p336，p335，…，p321，p304，…，p2，p1，q128，…q2，q1。
应理解，步骤306为可选步骤。在本发明的一个实施例中，在本发明的一个实施例中，也可以直接将步骤305构造的第三序列作为需要进行调制映射的序列，步骤305后直接进入步骤307，对序列进行调制映射得到第二调制序列。也就是说，构造出的第三序列即认为是需要进行编码调制的第二序列。
307，对第二序列进行调制映射，得到第二调制序列。
对第二序列p336，p335，…，p321，p304，…，p2，p1，q128，…q2，q1进行π/2BPSK或BPSK调制、映射处理后得到第二调制序列。
308，在第一调制序列和第二调制序列的前后都插入保护间隔。
在第一调制序列和第二调制序列的前后都插入保护间隔，如图4所示，确切地说，在第一调制序列之前插入保护间隔，在第一调制序列和第二调制序列之间插入保护间隔，在第二调制之后插入保护间隔。保护间隔可以为由64个符号构成的。
插入保护间隔后构成插有保护间隔的两个连续的448比特的调制序列，保护间隔和两个调制序列共同构成帧，该帧可以用于传输。
本发明实施例对EDMG Header序列进行一次性的编码调制映射，而不需为了沿用802.11ad的方案，将比特分为多份64比特，这样，能够实现帧的重传，提高传输帧的性能。模拟结果显示，相对沿用802.11ad的方案本发明实施例的技术方案还可以提高增益，例如，传输128个比特时可以提高1dB的增益。
在本发明的一个实施例中，发射机传输帧之后，接收机可以接收该帧，并对该帧进行解调解码。假设第一序列和第二序列分别用x(n)，y(n)表示，其中n＝0，1，2，…，447，接收机可以根据下列方式实现对帧的解调解码：对x(n)和y(n)分别进行解调得到LLRx(n)和LLRy(n)；将LLRx(n)和LLRy(n)进行合并得到四个序列LLR1(n)，LLR2(n)，LLR3(n)，LLR4(n)，这四个序列的构成方式如下：
Figure BDA0001035098680000211
Figure BDA0001035098680000212
LLR3(n)＝LLRx(n+128+304)，n＝0，1，2，…，15；
LLR4(n)＝LLRy(n+128+304)，n＝0，1，2，…，15；
在LLR1(n)，LLR2(n)，LLR3(n)，LLR4(n)中增加比特0组成新的长度为672的序列LLR′＝[LLR1,LLR2,01,02,…，0208,LLR3,LLR4,]；将序列LLR′输入LDPC解码器中得到336个比特估值b1，b2，…，b336，其中，前128个比特估值即为发射机发送EDMG Header序列的128个控制比特的估值。
上文中结合图1到图7，详细描述了根据本发明实施例的传输帧的方法，下面将结合图8和图11中传输帧的装置的框图描述根据本发明实施例的传输帧的装置。
图8是本发明一个实施例的传输帧的装置的示意性结构图。图8的装置可以执行图2和图6中各流程中发射机所执行的方法。图8的装置10包括获取单元11、填充单元12、编码单元13、构造单元14、调制单元15、处理和传输单元16。
获取单元11用于获取初始的增强方向性多吉比特头EDMG Header序列。其中，初始的EDMG Header序列包括N个控制比特，N为正整数。
填充单元12用于对获取单元获取的初始的EDMG Header序列进行填充操作得到填充序列。其中，填充序列包括N个信息比特和L个填充比特，N个信息比特为N个控制比特或N个信息比特为对N个控制比特进行加扰得到的。
编码单元13用于对填充单元得到的填充序列进行1/2低密度奇偶校验码LDPC编码得到编码序列。其中，编码序列包括N个信息比特、L个填充比特和编码产生的N+L个奇偶校验比特，L为正整数。
构造单元14用于将编码单元得到的所述编码序列中的N个信息比特和全部的奇偶校验比特构成第一序列，并根据第一序列得到第二序列。其中，第一序列和第二序列的长度相同。
调制单元15用于对构造单元得到的第一序列和第二序列分别进行调制得到第一调制序列和第二调制序列。
处理和传输单元16用于在调制单元得到的第一调制序列和第二调制序列之间插入保护间隔GI，并根据插入保护间隔后的序列得到编码调制后的EDMG Header序列，将编码调制后的EDMG Header序列和待发送的数据结合得到帧，并传输帧。
本发明实施例通过对EDMG Header序列中的控制比特在进行填充操作后进行统一的1/2LDPC编码，并根据编码后的编码序列直接得到都包括所有控制比特的两个序列，再对这两个序列进行调制得到帧并传输该帧，通过这样的重传设计可以提高帧的传输性能。
根据本发明实施例的传输帧的装置可以参照对应本发明实施例的传输帧的方法流程，并且，该装置中的各个单元/模块和上述其他操作和/或功能分别为了实现方法中的相应流程，为了简洁，在此不再赘述。
图9是本发明另一实施例的传输帧的装置的示意性结构图。图9的装置可以执行图3和图7中各流程中发射机所执行的方法。图9的装置20包括获取单元21、填充单元22、编码单元23、构造单元24、调制单元25、处理和传输单元26。
获取单元21用于获取初始的增强方向性多吉比特头EDMG Header序列。其中，初始的EDMG Header序列包括N个控制比特，N为正整数。
填充单元22用于对获取单元获取的初始的EDMG Header序列进行填充操作得到填充序列。其中，填充序列包括N个信息比特和L个填充比特，N个信息比特为N个控制比特或N个信息比特为对N个控制比特进行加扰得到的。
编码单元23用于对填充单元得到的填充序列进行1/2低密度奇偶校验码LDPC编码得到编码序列。其中，编码序列包括N个信息比特、L个填充比特和编码产生的N+L个奇偶校验比特，L为正整数。
构造单元24用于将编码单元得到的编码序列中的N个信息比特和第一部分奇偶校验比特构成第一序列，并根据编码单元得到的编码序列中的N个信息比特和第二部分奇偶校验比特得到第二序列。其中，第一序列和第二序列的长度相同，第一部分奇偶校验比特和第二部分奇偶校验比特包括的比特不全部相同。
调制单元25用于对构造单元得到的第一序列和第二序列分别进行调制得到第一调制序列和第二调制序列。
处理和传输单元26用于在调制单元得到的第一调制序列和第二调制序列之间插入保护间隔GI，并根据插入保护间隔后的序列得到编码调制后的EDMG Header序列，将编码调制后的EDMG Header序列和待发送的数据结合得到帧，并传输帧。
本发明实施例通过对EDMG Header序列中的控制比特在进行填充操作后进行统一的1/2LDPC编码，并根据编码后的编码序列直接得到都包括所有控制比特的两个序列，再对这两个序列进行调制得到帧并传输该帧，通过这样的重传设计可以提高帧的传输性能。
根据本发明实施例的传输帧的装置可以参照对应本发明实施例的传输帧的方法流程，并且，该装置中的各个单元/模块和上述其他操作和/或功能分别为了实现方法中的相应流程，为了简洁，在此不再赘述。
图10是本发明另一实施例的传输帧的装置的示意性结构图。图10的装置可以执行图2和图6中各流程中发射机所执行的方法。图10的装置30包括发射机31、处理器32和存储器33。处理器32控制装置30的操作，并可用于处理信号。存储器33可以包括只读存储器和随机存取存储器，并向处理器32提供指令和数据。装置30的各个组件通过总线系统34耦合在一起，其中总线系统34除包括数据总线之外，还包括电源总线、控制总线和状态信号总线。但是为了清楚说明起见，在图中将各种总线都标为总线系统34。
上述本发明实施例揭示的方法可以应用于处理器32中，或者由处理器32实现。在实现过程中，上述方法的各步骤可以通过处理器32中的硬件的集成逻辑电路或者软件形式的指令完成。处理器32可以是通用处理器、数字信号处理器、专用集成电路、现场可编程门阵列或者其他可编程逻辑器件、分立门或者晶体管逻辑器件、分立硬件组件，可以实现或者执行本发明实施例中的公开的各方法、步骤及逻辑框图。通用处理器可以是微处理器或者任何常规的处理器等。结合本发明实施例所公开的方法的步骤可以直接体现为硬件处理器执行完成，或者用处理器中的硬件及软件模块组合执行完成。软件模块可以位于随机存储器，闪存、只读存储器，可编程只读存储器或者电可擦写可编程存储器、寄存器等本领域成熟的存储介质中。该存储介质位于存储器33，处理器32读取存储器33中的信息，结合其硬件完成上述方法的步骤。
具体地，处理器32可以获取初始的EDMG Header序列，对初始的EDMGHeader序列进行填充操作得到填充序列，对填充序列进行1/2低密度奇偶校验码LDPC编码得到编码序列；将编码序列中的N个信息比特和全部的校验比特构成第一序列，并根据第一序列得到第二序列；对第一序列进行调制得到第一调制序列，并对第二序列进行调制得到第二调制序列；根据所述第一调制序列和所述第二调制序列得到帧。其中，初始的EDMG Header序列包括N个控制比特，N为正整数，填充序列包括N个信息比特和L个填充比特，N个信息比特为N个控制比特或N个信息比特为对N个控制比特进行加扰得到的，编码序列包括N个信息比特、L个填充比特和编码产生的N+L个校验比特，L为正整数，第一序列和第二序列的长度相同。
处理器32还可以在第一调制序列和第二调制序列之间插入保护间隔GI，并根据插入保护间隔后的序列得到编码调制后的EDMG Header序列，并将编码调制后的EDMG Header序列和待发送的数据结合得到帧。
发射机31可以传输上述帧。
本发明实施例通过对EDMG Header序列中的控制比特在进行填充操作后进行统一的1/2LDPC编码，并根据编码后的编码序列直接得到都包括所有控制比特的两个序列，再对这两个序列进行调制得到帧并传输该帧，通过这样的重传设计可以提高帧的传输性能。
根据本发明实施例的传输帧的装置可以参照本发明实施例的传输帧的方法流程，并且，该装置中的各个单元/模块和上述其他操作和/或功能分别为了实现方法中的相应流程，为了简洁，在此不再赘述。
图11是本发明另一实施例的传输帧的装置的示意性结构图。图11的装置可以执行图3和图7中各流程中发射机所执行的方法。图11的装置40包括发射机41、处理器42和存储器43。处理器42控制装置40的操作，并可用于处理信号。存储器43可以包括只读存储器和随机存取存储器，并向处理器42提供指令和数据。装置40的各个组件通过总线系统44耦合在一起，其中总线系统44除包括数据总线之外，还包括电源总线、控制总线和状态信号总线。但是为了清楚说明起见，在图中将各种总线都标为总线系统44。
上述本发明实施例揭示的方法可以应用于处理器42中，或者由处理器42实现。在实现过程中，上述方法的各步骤可以通过处理器42中的硬件的集成逻辑电路或者软件形式的指令完成。处理器42可以是通用处理器、数字信号处理器、专用集成电路、现场可编程门阵列或者其他可编程逻辑器件、分立门或者晶体管逻辑器件、分立硬件组件，可以实现或者执行本发明实施例中的公开的各方法、步骤及逻辑框图。通用处理器可以是微处理器或者任何常规的处理器等。结合本发明实施例所公开的方法的步骤可以直接体现为硬件处理器执行完成，或者用处理器中的硬件及软件模块组合执行完成。软件模块可以位于随机存储器，闪存、只读存储器，可编程只读存储器或者电可擦写可编程存储器、寄存器等本领域成熟的存储介质中。该存储介质位于存储器43，处理器42读取存储器43中的信息，结合其硬件完成上述方法的步骤。
具体地，处理器42可以获取初始的EDMG Header序列，对初始的EDMG Header序列进行填充操作得到填充序列，对填充序列进行1/2低密度奇偶校验码LDPC编码得到编码序列；将编码序列中的N个信息比特和第一部分校验比特构成第一序列，并根据编码序列中的N个信息比特和第二部分校验比特得到第二序列；对第一序列进行调制得到第一调制序列，并对第二序列进行调制得到第二调制序列；根据第一调制序列和所述第二调制序列得到帧。其中，初始的EDMG Header序列包括N个控制比特，N为正整数，填充序列包括N个信息比特和L个填充比特，N个信息比特为N个控制比特或N个信息比特为对N个控制比特进行加扰得到的，编码序列包括N个信息比特、L个填充比特和编码产生的N+L个校验比特，L为正整数，第一序列和第二序列的长度相同，第一部分校验比特和第二部分校验比特包括的校验比特不全部相同。
处理器22还可以在第一调制序列和第二调制序列之间插入保护间隔GI，并根据插入保护间隔后的序列得到编码调制后的EDMG Header序列，并将编码调制后的EDMG Header序列和待发送的数据结合得到帧。
发射机21可以传输上述帧。
本发明实施例通过对EDMG Header序列中的控制比特在进行填充操作后进行统一的1/2LDPC编码，并根据编码后的编码序列直接得到都包括所有控制比特的两个序列，再对这两个序列进行调制得到帧并传输该帧，通过这样的重传设计可以提高帧的传输性能。
根据本发明实施例的传输帧的装置可以参照本发明实施例的传输帧的方法流程，并且，该装置中的各个单元/模块和上述其他操作和/或功能分别为了实现方法中的相应流程，为了简洁，在此不再赘述。
应理解，说明书通篇中提到的“一个实施例”或“一实施例”意味着与实施例有关的特定特征、结构或特性包括在本发明的至少一个实施例中。因此，在整个说明书各处出现的“在一个实施例中”或“在一实施例中”未必一定指相同的实施例。此外，这些特定的特征、结构或特性可以任意适合的方式结合在一个或多个实施例中。
应理解，本文中术语“和/或”，仅仅是一种描述关联对象的关联关系，表示可以存在三种关系，例如，A和/或B，可以表示：单独存在A，同时存在A和B，单独存在B这三种情况。另外，本文中字符“/”，一般表示前后关联对象是一种“或”的关系。
应理解，在本发明的各种实施例中，上述各过程的序号的大小并不意味着执行顺序的先后，各过程的执行顺序应以其功能和内在逻辑确定，而不应对本发明实施例的实施过程构成任何限定。
本领域普通技术人员可以意识到，结合本文中所公开的实施例中描述的各方法步骤和单元，能够以电子硬件、计算机软件或者二者的结合来实现，为了清楚地说明硬件和软件的可互换性，在上述说明中已经按照功能一般性地描述了各实施例的步骤及组成。这些功能究竟以硬件还是软件方式来执行，取决于技术方案的特定应用和设计约束条件。本领域普通技术人员可以对每个特定的应用来使用不同方法来实现所描述的功能，但是这种实现不应认为超出本发明的范围。
结合本文中所公开的实施例描述的方法或步骤可以用硬件、处理器执行的软件程序，或者二者的结合来实施。软件程序可以置于随机存储器(Random Access Memory，RAM)、内存、只读存储器(Read-Only Memory，ROM)、电可编程只读存储器(ElectricallyProgrammable Read-Only Memory，EPROM)、电可擦除可编程只读存储器(ElectricallyErasable Programmable Read-Only Memory，EEPROM)、寄存器、硬盘、可移动磁盘、致密盘只读存储器(Compact Disc Read-Only Memory，CD-ROM)、或技术领域内所公知的任意其它形式的存储介质中。
在本申请所提供的几个实施例中，应该理解到，所揭露的系统、装置和方法，可以通过其它的方式实现。例如，以上所描述的装置实施例仅仅是示意性的，例如，所述单元的划分，仅仅为一种逻辑功能划分，实际实现时可以有另外的划分方式，例如多个单元或组件可以结合或者可以集成到另一个系统，或一些特征可以忽略，或不执行。
所述作为分离部件说明的单元可以是或者也可以不是物理上分开的，作为单元显示的部件可以是或者也可以不是物理单元，即可以位于一个地方，或者也可以分布到多个网络单元上。可以根据实际的需要选择其中的部分或者全部单元来实现本实施例方案的目的。
另外，在本发明各个实施例中的各功能单元可以集成在一个处理单元中，也可以是各个单元单独物理存在，也可以两个或两个以上单元集成在一个单元中。
尽管通过参考附图并结合优选实施例的方式对本发明进行了详细描述，但本发明并不限于此。在不脱离本发明的精神和实质的前提下，本领域普通技术人员可以对本发明的实施例进行各种等效的修改或替换，而这些修改或替换都应在本发明的涵盖范围内。

Claims (26)

1.一种传输帧的方法，其特征在于，包括：
获取初始的增强方向性多吉比特帧头EDMG Header序列，其中，所述初始的EDMGHeader序列包括N个控制比特，N为正整数；
对所述初始的EDMG Header序列进行填充操作，得到填充序列，其中，所述填充序列包括N个信息比特和L个填充比特，所述N个信息比特为所述N个控制比特或所述N个信息比特为对所述N个控制比特进行加扰得到的；
对所述填充序列进行1/2低密度奇偶校验码LDPC编码，得到编码序列，其中，所述编码序列包括N个信息比特、L个填充比特和编码产生的N+L个奇偶校验比特，L为正整数；
将所述编码序列中的N个信息比特和全部的奇偶校验比特构成第一序列，并根据所述第一序列得到第二序列，其中，所述第一序列和所述第二序列的长度相同；
对所述第一序列进行调制得到第一调制序列，并对所述第二序列进行调制得到第二调制序列；
在所述第一调制序列和所述第二调制序列之间插入保护间隔GI，根据插入保护间隔后的序列得到编码调制后的EDMG Header序列，所述编码调制后的EDMG Header序列和待发送的数据结合得到帧，并传输所述帧。
2.如权利要求1所述的方法，其特征在于，所述编码序列的长度为672，所述第一序列和所述第二序列的长度都为448，N+L＝336。
3.如权利要求1或2所述的方法，其特征在于，当N＝112时，所述根据所述第一序列得到所述第二序列包括：
对所述第一序列进行异或操作，得到所述第二序列；或者，
对所述第一序列进行交织处理，得到所述第二序列。
4.如权利要求3所述的方法，其特征在于，所述对所述第一序列进行异或操作，得到所述第二序列包括：
对所述第一序列采用一组伪随机序列进行异或操作，得到所述第二序列；或者，
对所述第一序列采用序列{0,1,0,1…0,1}或序列{1,0,1…1,0}进行异或操作，得到所述第二序列。
5.如权利要求1、2、4中任一项所述的方法，其特征在于，所述对所述第一序列进行调制得到第一调制序列，并对所述第二序列进行调制得到第二调制序列包括：
对所述第一序列进行π/2BPSK调制或BPSK调制，得到第一调制序列；
对所述第二序列进行π/2BPSK调制或BPSK调制，得到第二调制序列。
6.一种传输帧的方法，其特征在于，包括：
获取初始的增强方向性多吉比特帧头EDMG Header序列，其中，所述初始的EDMGHeader序列包括N个控制比特，N为正整数；
对所述初始的EDMG Header序列进行填充操作，得到填充序列，其中，所述填充序列包括N个信息比特和L个填充比特，所述N个信息比特为所述N个控制比特或所述N个信息比特为对所述N个控制比特进行加扰得到的；
对所述填充序列进行1/2低密度奇偶校验码LDPC编码，得到编码序列，其中，所述编码序列包括N个信息比特、L个填充比特和编码产生的N+L个奇偶校验比特，L为正整数；
将所述编码序列中的N个信息比特和第一部分奇偶校验比特构成第一序列，并根据所述编码序列中的N个信息比特和第二部分奇偶校验比特得到第二序列，其中，所述第一序列和所述第二序列的长度相同，所述第一部分奇偶校验比特和所述第二部分奇偶校验比特包括的比特不全部相同；
对所述第一序列进行调制得到第一调制序列，并对所述第二序列进行调制得到第二调制序列；
在所述第一调制序列和所述第二调制序列之间插入保护间隔GI，根据插入保护间隔后的序列得到编码调制后的EDMG Header序列，所述编码调制后的EDMG Header序列和待发送的数据结合得到帧，并传输所述帧。
7.如权利要求6所述的方法，其特征在于，所述编码序列的长度为672，所述第一序列和所述第二序列的长度都为448，N+L＝336。
8.如权利要求6或7所述的方法，其特征在于，当N＞112时，所述根据所述编码序列中的N个信息比特和第二部分奇偶校验比特得到所述第二序列包括：
将所述编码序列中的N个信息比特和第二部分奇偶校验比特构成所述第二序列。
9.如权利要求6或7所述的方法，其特征在于，当N＞112时，所述根据所述编码序列中的N个信息比特和第二部分奇偶校验比特得到所述第二序列包括：
将所述编码序列中的N个信息比特和第二部分奇偶校验比特构成第三序列；
对所述第三序列进行异或操作或交织处理，得到所述第二序列。
10.如权利要求9所述的方法，其特征在于，所述对所述第三序列进行异或操作或交织处理，得到所述第二序列包括：
对所述第三序列采用一组伪随机序列进行异或操作，得到所述第二序列；或者，
对所述第三序列采用序列{0,1,0,1…0,1}或序列{1,0,1…1,0}进行异或操作，得到所述第二序列。
11.如权利要求6、7、10中任一项所述的方法，其特征在于，所述第一部分奇偶校验比特和所述第二部分奇偶校验比特构成全部的奇偶校验比特。
12.如权利要求6、7、10中任一项所述的方法，其特征在于，所述第一部分奇偶校验比特和所述第二部分奇偶校验比特中的公共比特数大于阈值，所述阈值为预设值，或者，所述阈值是由全部的奇偶校验比特的数目确定的。
13.如权利要求6、7、10中任一项所述的方法，其特征在于，所述对所述第一序列进行调制得到第一调制序列，并对所述第二序列进行调制得到第二调制序列包括：
对所述第一序列进行π/2BPSK调制或BPSK调制，得到第一调制序列；
对所述第二序列进行π/2BPSK调制或BPSK调制，得到第二调制序列。
14.一种传输帧的装置，其特征在于，包括：
获取单元，用于获取初始的增强方向性多吉比特帧头EDMG Header序列，其中，所述初始的EDMG Header序列包括N个控制比特，N为正整数；
填充单元，用于对获取单元获取的所述初始的EDMG Header序列进行填充操作得到填充序列，其中，所述填充序列包括N个信息比特和L个填充比特，所述N个信息比特为所述N个控制比特或所述N个信息比特为对所述N个控制比特进行加扰得到的；
编码单元，用于对所述填充单元得到的所述填充序列进行1/2低密度奇偶校验码LDPC编码，得到编码序列，其中，所述编码序列包括N个信息比特、L个填充比特和编码产生的N+L个奇偶校验比特，L为正整数；
构造单元，用于将所述编码单元得到的所述编码序列中的N个信息比特和全部的奇偶校验比特构成第一序列，并根据所述第一序列得到第二序列，其中，所述第一序列和所述第二序列的长度相同；
调制单元，用于对所述构造单元得到的所述第一序列和第二序列分别进行调制得到第一调制序列和第二调制序列；
处理和传输单元，用于在所述调制单元得到的所述第一调制序列和所述第二调制序列之间插入保护间隔GI，并根据插入保护间隔后的序列得到编码调制后的EDMG Header序列，所述编码调制后的EDMG Header序列和待发送的数据结合得到帧，并传输所述帧。
15.如权利要求14所述的装置，其特征在于，所述编码序列的长度为672，所述第一序列和所述第二序列的长度都为448，N+L＝336。
16.如权利要求14或15所述的装置，其特征在于，当N＝112时，所述构造单元具体用于对所述第一序列进行异或操作得到所述第二序列，或者，对所述第一序列进行交织处理得到所述第二序列。
17.如权利要求16所述的装置，其特征在于，所述构造单元具体用于对所述第一序列采用一组伪随机序列进行异或操作得到所述第二序列；或者，对所述第一序列采用序列{0,1,0,1…0,1}或序列{1,0,1…1,0}进行异或操作得到所述第二序列。
18.如权利要求14、15、17中任一项所述的装置，其特征在于，所述调制单元具体用于对所述第一序列进行π/2BPSK调制或BPSK调制，得到第一调制序列，并对所述第二序列进行π/2BPSK调制或BPSK调制，得到第二调制序列。
19.一种传输帧的装置，其特征在于，包括：
获取单元，用于获取初始的增强方向性多吉比特帧头EDMG Header序列，其中，所述初始的EDMG Header序列包括N个控制比特，N为正整数；
填充单元，用于对获取单元获取的所述初始的EDMG Header序列进行填充操作得到填充序列，其中，所述填充序列包括N个信息比特和L个填充比特，所述N个信息比特为所述N个控制比特或所述N个信息比特为对所述N个控制比特进行加扰得到的；
编码单元，用于对所述填充单元得到的所述填充序列进行1/2低密度奇偶校验码LDPC编码，得到编码序列，其中，所述编码序列包括N个信息比特、L个填充比特和编码产生的N+L个奇偶校验比特，L为正整数；
构造单元，用于将所述编码单元得到的所述编码序列中的N个信息比特和第一部分奇偶校验比特构成第一序列，并根据所述编码单元得到的所述编码序列中的N个信息比特和第二部分奇偶校验比特得到第二序列，其中，所述第一序列和所述第二序列的长度相同，所述第一部分奇偶校验比特和所述第二部分奇偶校验比特包括的比特不全部相同；
调制单元，用于对所述构造单元得到的所述第一序列和第二序列分别进行调制得到第一调制序列和第二调制序列；
处理和传输单元，用于在所述调制单元得到的所述第一调制序列和所述第二调制序列之间插入保护间隔GI，并根据插入保护间隔后的序列得到编码调制后的EDMG Header序列，所述编码调制后的EDMG Header序列和待发送的数据结合得到帧，并传输所述帧。
20.如权利要求19所述的装置，其特征在于，所述编码序列的长度为672，所述第一序列和所述第二序列的长度都为448，N+L＝336。
21.如权利要求19或20所述的装置，其特征在于，当N＞112时，所述构造单元具体用于将所述编码序列中的N个信息比特和第二部分奇偶校验比特构成所述第二序列。
22.如权利要求19或20所述的装置，其特征在于，当N＞112时，所述构造单元具体用于将所述编码序列中的N个信息比特和第二部分奇偶校验比特构成第三序列，对所述第三序列进行异或操作或交织处理得到所述第二序列。
23.如权利要求22所述的装置，其特征在于，所述构造单元具体用于对所述第三序列采用一组伪随机序列进行异或操作，得到所述第二序列，或者，对所述第三序列采用序列{0,1,0,1…0,1}或序列{1,0,1…1,0}进行异或操作，得到所述第二序列。
24.如权利要求19、20、23中任一项所述的装置，其特征在于，所述第一部分奇偶校验比特和所述第二部分奇偶校验比特构成全部的奇偶校验比特。
25.如权利要求19、20、23中任一项所述的装置，其特征在于，所述第一部分奇偶校验比特和所述第二部分奇偶校验比特中的公共比特数大于阈值，所述阈值为预设值，或者，所述阈值是由全部的奇偶校验比特的数目确定的。
26.如权利要求19、20、23中任一项所述的装置，其特征在于，所述调制单元具体用于对所述第一序列进行π/2BPSK调制或BPSK调制，得到第一调制序列，并对所述第二序列进行π/2BPSK调制或BPSK调制，得到第二调制序列。
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