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CN107508593B - 具有背栅极切换的半导体结构 - Google Patents

具有背栅极切换的半导体结构 Download PDF

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Abstract

本发明涉及具有背栅极切换的半导体结构，其关于半导体结构，并且更尤指具有逻辑背栅极切换的电路及操作方法。此电路包括至少一个前栅极接触部及数字背栅极电位，用于至少一个装置的背面上的逻辑功能实作态样。该数字背栅极电位可在两个逻辑电平之间切换。

Description

具有背栅极切换的半导体结构
技术领域
本发明是关于半导体结构，并且更尤指具有逻辑背栅极切换的电路及操作方法。
背景技术
现有的CMOS电路系统将单栅极用于所有逻辑功能实作态样。随着电路比例放大，芯片上宝贵的衬底面积会因为逻辑功能需要附加的电路系统而遭到消耗。举例而言，在三态缓冲器中，ENABLE及ENABLEN电路系统(包括ENABLE及ENABLEN信号线及各自的FETS)需用于各缓冲器。(举例而言，请参阅图2)因此，随着芯片上三态缓冲器的数量增加，例如n+1个，ENABLE及ENABLEN电路系统的数量也一样增加n+1个。实质上，因为这些三态缓冲器各个皆包括用于各ENABLE信号的附加FET，所以芯片面积使用增加量会随着时间而变为非常大。
发明内容
在本发明的一态样中，电路包含MOS装置、以及至少一个前栅极接触部及数字背栅极电位，用于至少一个装置的背面上的逻辑功能实作态样。该数字背栅极电位可在两个逻辑电平之间切换。
在本发明的一态样中，一种电路包含：第一装置，其具有连接至接触部并且用于对该第一装置提供逻辑功能的前栅极控制及逻辑背栅极控制；以及第二装置，其具有连接至该接触部并且用于对该第二装置提供逻辑功能的前栅极控制输入及逻辑背栅极控制。
在本发明的一态样中，一种用于多个装置的逻辑背栅极控制的操作，包含对该多个装置的各者的背栅极提供逻辑低电平(Vbg_off)及逻辑高电平(Vbg_on)。
附图说明
本发明是通过本发明的例示性具体实施例的非限制性实施例，参照注记的多个图式，在下文的具体实施例中详细说明。
图1根据本发明的态样，展示用于总线的三态缓冲器，其具有“n”条使用逻辑背栅极切换的沟道。
图2展示用于总线的三态缓冲器，其具有“n”条使用ENABLEN及ENABLE电路系统的沟道。
图3展示三态缓冲器逻辑切换在图1与2的结构之间的比较。
图4根据本发明的态样，展示NOR及NAND胞元实作态样，其具有使用背栅极切换的不同切换电平。
图5根据本发明的态样，展示使用背栅极切换的电力栅控逻辑。
图6展示使用头座(header)与足座(footer)电路系统的电力栅控逻辑。
图7根据本发明的态样，展示使用背栅极切换的不同装置的操作。
图8展示用于NFET及PFET装置的单一装置背栅极响应测量结果。
具体实施方式
本发明是关于半导体结构，并且更尤指具有逻辑背栅极切换的电路及操作方法。更具体地说，本发明提供具有使用背栅极电路系统的逻辑切换的电路。举例而言，在具体实施例中，此电路可以是完全耗尽绝缘体上覆硅(FDSOI)技术里将数字背栅极电位用于逻辑功能实作态样的互补式金属氧化物半导体(CMOS)电路，亦即，背栅极电位于两个电平之间切换。在具体实施例中，实体背栅极可共享于多个装置之间。
本文中所述的逻辑背栅极切换技术可实施于许多不同逻辑设备中，例如：电路系统，诸如三态缓冲器、NAND与NOR栅、以及电力栅控应用。逻辑背栅极切换技术亦具有附加应用，包括但不局限于例如在接通电源后的系统芯片(SoC)组态的测试逻辑与设定的实作态样，包括例如设定修正与操作模式及加载冗余应用。
有帮助的是，本文中所述的逻辑背栅极切换技术提供抑制前栅极沟道控制的背栅极电压。另外，通过背栅极电压切换逻辑设备可用于节省电力，并且可阻绝电平选择性，作为进一步的实施例。再者，实施本文中所述的逻辑背栅极切换得以大幅节省芯片面积，因为附加逻辑功能不需要额外的硅区域。此外，在所实施的测试逻辑中，对数据路径的影响低，而且只在测试SOC期间才会需要外部HV供应。最后，在接通电源后设定SoC组态的实作态样中，某些逻辑功能在信号路径中需要的装置更少，藉以避免如现有逻辑的IR压降和延迟。
图1根据本发明的态样，展示用于总线的三态缓冲器，其具有“n”条使用逻辑背栅极切换的沟道。更具体地说，三态缓冲器10可代表1+n个装置，各该装置包括输入IN1、以及输出OUT1。如所属领域技术人员应该理解的是，在现有的实作态样中，输出OUT1为输入IN1的反相信号。
仍请参阅图1，三态缓冲器10更包括PFET装置15及NFET装置20。输入IN1是连接至PFET装置15及NFET装置20的各别栅极；而背栅极信号线BG_P及BG_N是分别连接至PFET装置15及NFET装置20的背栅极。可对PFET装置15的源极施加电压VDD，并且可对NFET装置20的源极施加电压VSS。
在具体实施例中，背栅极信号线BG_P及BG_N提供将背栅极切换用于各该装置的逻辑控制。更具体地说，在具体实施例中，背栅极信号线BG_P及BG_N对各别PFET装置15及NFET装置20的背栅极提供背栅极电位(电压)，亦即逻辑“1”或“0”。通过提供背栅极电位，亦即逻辑“1”或“0”，背栅极信号线BG_P及BG_N可对各别装置(例如：PFET装置15及NFET装置20)提供附加逻辑功能。在具体实施例中，背栅极电位也会抑制前栅极沟道控制。按照这种方式，有可能由装置的背面控制附加装置功能(相比于只有前栅极沟道控制)。
此外，有帮助的是，通过使用背栅极信号线BG_P与BG_N及其各自的逻辑信号，现有可能消除如图2所示的现有三态缓冲器中使用的ENABLE与ENABLEN电路系统(包括ENABLE与ENABLEN信号线及相应的FETS)。这样会使面积大幅缩减。同样地，随着三态缓冲器10的比例放大，例如n+1个缓冲器，可与单一接触部(电压源)共享用于各沟道的所有背栅极信号线BG_P与BG_N，使面积大幅缩减。这是与各缓冲器需要ENABLE与ENABLEN电路系统的现有三态缓冲器相比较的结果。此外，用于各沟道的背栅极信号线BG_P与BG_N共享单一接触部。
图3展示图1与2所示结构的三态缓冲器逻辑切换的比较。特别的是，切换逻辑图“A”展示以图1所示的背栅极逻辑切换进行的三态缓冲器逻辑切换。切换逻辑图“B”展示以图2所示的ENABLE与ENABLEN电路系统进行的三态缓冲器逻辑切换。如可从图3看到的是，图1所示的背栅极逻辑对三态缓冲器提供附加逻辑。
图4根据本发明的态样，展示NOR及NAND胞元(cell)实作态样，其具有使用背栅极切换的不同切换电平。特别的是，NOR与NAND胞元25包括输入IN_1、以及输出OUT。NOR与NAND胞元25更包括PFET装置15及NFET装置20。输入IN_1经切分并且连接至PFET装置15及NFET装置20的各别前栅极；而背栅极信号线IN_2经切分(例如：链接在一起)而分别与PFET装置15及NFET装置20的背栅极连接。此外，背栅极信号线IN_2具有单一接触部，使其可共享于多个装置之间，例如：PFET装置15及NFET装置20。对PFET装置15的源极施加电压VDD，并且可对NFET装置20的源极施加电压VSS。
在具体实施例中，背栅极信号线IN_2对各该装置提供逻辑背栅极切换。更具体地说，背栅极信号线IN_2对各别PFET装置15及NFET装置20的背栅极提供背栅极电位(电压)，亦即逻辑“1”或“0”。类似于以上关于三态缓冲器所述，通过提供背栅极电位，亦即逻辑“1”或“0”，背栅极信号线IN_2可对各别装置(例如：PFET装置15及NFET装置20)提供附加逻辑功能，并且抑制前栅极沟道控制。按照这种方式，有可能由装置的背面控制附加装置功能(相比于只有前栅极沟道控制)。此外，有帮助的是，通过使用时背栅极信号线IN_2及其各自的逻辑信号，现有可能消除现有NOR或NAND栅应用中的装置(例如：一个NFET及一个PFET)，使面积大幅缩减。此外，如本文中所述不同态样的各者，由于背栅极信号线(例如：IN_2)共享单一接触部，所以有可能在多个装置(例如：PFET装置15与NFET装置20)之间共享实体背栅极控制。
表1根据本发明，展示NOR栅实作态样的逻辑功能。如表1所示，当IN_2对两装置(例如：PFET 15及NFET 20)施加逻辑“0”(例如：0V)时，此等装置会具有正常反相功能，导致输出(OUT)为逻辑“0”(例如：0V)或逻辑“1”(例如：0.8V)，端视输入信号IN_1而定。更具体地说，当IN_1及IN_2对两装置施加逻辑“0”(例如：0(0V))时，此等装置会作用，而输出(OUT)会具有正常反相功能，例如：逻辑“1”(例如：0.8V)。类似的是，当IN_1施加逻辑“1”(例如：0.8V)而IN_2施加逻辑“0”(例如：0V)时，此等装置会作用，而输出(OUT)会具有正常反相功能，例如：逻辑“0”(例如：0V)。另一方面，当IN_2施加逻辑“1”时，PFET 15会“断开(OFF)”，NFET 20会“接通(ON)”，并且前栅极沟道控制会遭到抑制(与逻辑信号无关)而导致输出逻辑为“0”，例如：0(0V)。
表1
IN_1(FG-LV) IN_2(BG-HV) OUT(LV)
0(0V) 0(0V) 1(0.8V)
1(0.8V) 0(0V) 0(0V)
0(0V) 1(+8V) 0(0V)
1(0.8V) 1(+8V) (0V)
表2根据本发明，展示NAND栅实作态样的逻辑功能。如表2所示，当IN_2施加逻辑“1”(例如：1(0V))时，此等装置会具有逻辑“0”(例如：0V)或逻辑“1”(例如：0.8V)的正常反相功能，端视输入信号IN_1而定。另一方面，当IN_2施加逻辑“0”(例如：0(-8V))时，NFET 20会“断开”，PFET“接通”，并且前栅极沟道控制会遭到抑制(与逻辑信号无关)而导致输出逻辑为“1”，例如：0(0.8V)。
表2
IN_1(FG-LV) IN_2(BG-HV) OUT(LV)
0(0V) 0(-8V) 1(0.8V)
1(0.8V) 0(-8V) 1(0.8V)
0(0V) 1(0V) 1(0.8V)
1(0.8V) 1(0V) 0(0V)
图5根据本发明的态样，展示使用背栅极切换的电力栅控逻辑。在电力栅控逻辑30的这种实作态样中，单一PFET背栅极控制35及单一NFET背栅极控制40可用于对包含一或多个PFET及NFET装置的单一逻辑块40提供背栅极逻辑信号。在具体实施例中，单一PFET背栅极控制35及单一NFET背栅极控制40可坐落于单一井体中(例如：具有单一接触部)。因此，在本实作态样中，无论逻辑块40如何比例缩放，都无需对背栅极控制进行电路的附加比例缩放便可对各该装置进行背栅极切换。举例而言，相比于现有的电力栅控逻辑，其需要将头座电路系统(header circuitry)及足座电路系统(footer circuitry)用于如图6代表性展示的更大逻辑块实作态样，电力栅控逻辑30可将单一控制用于PFET背栅极控制35及单一NFET背栅极控制40而以单一井体(例如：具有单一接触部)来实施，但与逻辑块40的尺寸无关。
此外，由于消除用以操作(例如：隔离)逻辑块所需的头座电路系统及足座电路系统，所以亦有可能显著节省电力。当头座电路系统及足座电路系统随着逻辑块比例放大而变更大且从而甚至需要附加电力(例如：电流)时，这特别有帮助。
图7根据本发明的态样，展示使用背栅极切换的不同装置的操作。更具体地说，图7以曲线图方式展示FDSOI PFET及NFET装置的操作。举例而言，除了施加至前栅极的逻辑高电平(VDD)及逻辑低电平(GND)以外，还展示的是对此等装置的背栅极施加的附加逻辑低电平(Vbg_off)及逻辑高电平(Vbg_on)。如本文中所述，在具体实施例中，可对NFET及PFET装置各别或并行地施加Vbg_on及Vbg_off。对背栅极施加逻辑电平而使得：
(i)施加Vbg_on时，施加至前栅极的该逻辑高及逻辑低电平足以在导通状态(接通)与非导通状态(断开)之间切换该装置；以及
(ii)施加Vbg_off时，施加至该装置的逻辑高及该逻辑低电平对该装置的状态没有影响。
图8展示用于NFET及PFET装置的单一装置背栅极响应测量结果。如图8所示，此等装置作用的背栅极偏压高达9V。在NFET实作态样中，NFET在VGB＝0V时转为“接通”，而NFET在VGB＝-9V时转为“断开”。相比之下，在PFET实作态样中，PFET在VGB＝0V时转为“接通”，而PFET在VGB＝9V时转为“断开”。
本发明的电路可使用一些不同工具按照一些方式来制造。但一般来说，此等方法及工具是用于形成尺寸在微米及纳米级的结构。用于制造本发明的结构的方法(即技术)已由集成电路(IC)技术所采用。举例而言，此等电路是建置于晶片上，并且实现于通过在晶片顶端进行光刻程序所图案化的材料膜中。特别的是，电路的制作使用三个基本建构块：(i)在衬底上沉积材料薄膜，(ii)通过光刻成像在此等膜上涂敷图案化掩模，以及(iii)对此掩模选择性蚀刻此等膜。
上述(多种)方法是用于制作集成电路芯片。产生的集成电路芯片可由制作商以空白晶片形式(亦即，如具有多个未封装芯片的单一晶片)来分布，如裸晶粒、或已封装形式。在后例中，芯片是嵌装于单芯片封装(例如：塑料载体，具有黏贴至主板或其它更高层次载体的引线)中、或嵌装于多芯片封装(例如：具有表面互连或埋置型互连任一者或两者的陶瓷载体)中。在任一例中，芯片接着是与其它芯片、离散电路组件及/或其它信号处理装置整合成下列任一者的部分：(a)中间产品(诸如主板)、或(b)最终产品。最终产品可以是任何包括集成电路芯片的产品，范围囊括玩具与其它低端应用至具有显示器、键盘或其它输入设备及中央处理器的进阶计算机产品。
本发明各项具体实施例的说明已基于说明目的而介绍，但用意不在于穷举说明或局限于揭示的具体实施例。许多修改及变动对所属领域技术人员将会显而易见，但不会脱离所述具体实施例的范畴及精神。本文中使用的术语在选择上，是为了对市场现有技术最佳阐释具体实施例的原理、实务应用或技术改良，或使其它所属领域技术人员能够理解本文中揭示的具体实施例。

Claims (17)

1.一种半导体电路，其包含多对MOS装置，各对MOS装置包含第一MOS装置和第二MOS装置，其中各对MOS装置耦合到至少一个前栅极接触部及两个数字背栅极电位，该两个数字背栅极电位的各者分别连接到该第一MOS装置和该第二MOS装置中的单一装置，其中该两个数字背栅极电位的各者通过其在两个逻辑电平之间切换以在其相应的单一装置的背面上提供各别逻辑功能实作态样，且其中用于该逻辑功能实作态样的该两个数字背栅极电位包括连接到该多对MOS装置的各第一MOS装置的第一公用接触部和连接到该多对MOS装置的各第二MOS装置的第二公用接触部，从而使得各该第一MOS装置与其他第一MOS装置共享实体背栅极控制且各该第二MOS装置与其他第二MOS装置共享实体背栅极控制。
2.如权利要求1所述的半导体电路，其中，该第一MOS装置是NFET装置及PFET装置的其中一个，该第二MOS装置是NFET装置及PFET装置的另一个。
3.如权利要求2所述的半导体电路，其中，该多对MOS装置形成三态缓冲器、NAND或NOR栅、逻辑块及电力栅控逻辑的其中一者。
4.如权利要求1所述的半导体电路，其中，该两个逻辑电平包括逻辑低电平Vbg_off及逻辑高电平Vbg_on，其是各别或并行地施加至该多对MOS装置的至少一个装置的背栅极。
5.如权利要求4所述的半导体电路，其中：
当施加该逻辑高电平Vbg_on时，施加至前栅极的逻辑高电平VDD及逻辑低电平GND足以在导通状态与非导通状态之间切换该至少一个装置；以及
当施加该逻辑低电平Vbg_off时，施加至该至少一个装置的该逻辑高电平VDD及该逻辑低电平GND对该至少一个装置的状态没有影响。
6.如权利要求1所述的半导体电路，其中，该数字背栅极电位的其中一者抑制该至少一个前栅极接触部的前栅极控制。
7.如权利要求1所述的半导体电路，其中，该半导体电路实施于完全耗尽绝缘体上覆硅(FDSOI)技术里的互补式金属氧化物半导体(CMOS)电路中。
8.一种半导体电路，其包含：
第一装置，其作用的背栅极偏压达9V且具有连接至接触部并且经结构化而对该第一装置提供逻辑功能的前栅极控制及逻辑背栅极控制；以及
第二装置，其作用的背栅极偏压达9V且具有连接至该接触部并且经结构化而对该第二装置提供逻辑功能的前栅极控制输入及逻辑背栅极控制，
其中该第一装置是PFET-SOI装置且该第二装置是NFET-SOI装置，
该第二装置在第三背栅极偏压时转为接通，在包含负电压的第四背栅极偏压时转为断开，
该第三背栅极偏压高于该第四背栅极偏压。
9.如权利要求8所述的半导体电路，其中，该第一装置及该第二装置形成三态缓冲器、NAND或NOR栅、逻辑块及电力栅控逻辑的其中一者。
10.如权利要求9所述的半导体电路，其中，该第一装置及该第二装置以完全耗尽SOI(FDSOI)技术提供。
11.如权利要求8所述的半导体电路，其中，用于该第一装置及该第二装置的该逻辑背栅极控制各包括逻辑低电平Vbg_off及逻辑高电平Vbg_on，其各别或并行地施加至该第一装置及该第二装置的各者的背栅极。
12.如权利要求11所述的半导体电路，其中：
当施加该逻辑高电平Vbg_on时，施加至前栅极的逻辑高电平VDD及逻辑低电平GND足以在导通状态与非导通状态之间切换该第一装置及该第二装置；以及
当施加该逻辑低电平Vbg_off时，施加至该第一装置及该第二装置的该逻辑高电平VDD及该逻辑低电平GND对其状态没有影响。
13.如权利要求8所述的半导体电路，其中：
该第一装置及该第二装置利用施加高正及负电压背栅极偏压而作用；以及
该第一装置在第一背栅极偏压时转为接通，而在包含正电压的第二背栅极偏压时转为断开，该第一背栅极偏压低于该第二背栅极偏压。
14.如权利要求8所述的半导体电路，其中，用于该第一装置及该第二装置的该逻辑背栅极控制使用数字背栅极电位，其共享实体背栅极控制。
15.如权利要求8所述的半导体电路，其中，用于该第一装置及该第二装置的该逻辑背栅极控制抑制该第一装置及该第二装置的前栅极控制。
16.一种用于各别控制多个装置的逻辑背栅极控制的操作，其包含用于该多个装置的各逻辑背栅极控制对该多个装置的各者的背栅极提供逻辑低电平Vbg_off及逻辑高电平Vbg_on，其中该多个装置包含多对MOS装置，各对MOS装置包含第一MOS装置和第二MOS装置，且其中对该多个装置的各者的背栅极提供逻辑低电平Vbg_off及逻辑高电平Vbg_on的各该逻辑背栅极控制包括连接到该多对MOS装置的各第一MOS装置的第一公用接触部和连接到该多对MOS装置的各第二MOS装置的第二公用接触部，从而使得各该第一MOS装置与其他第一MOS装置共享实体背栅极控制且各该第二MOS装置与其他第二MOS装置共享实体背栅极控制。
17.如权利要求16所述的操作，其中：
当施加该逻辑高电平Vbg_on时，施加至前栅极的逻辑高电平VDD及逻辑低电平GND足以在导通状态与非导通状态之间切换该多个装置的各者；以及
当施加该逻辑低电平Vbg_off时，施加至该多个装置的各者的该逻辑高电平VDD及该逻辑低电平GND对该多个装置的各者的状态没有影响。
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