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CN107482066B - 薄膜晶体管及其制备方法、阵列基板和显示装置 - Google Patents

薄膜晶体管及其制备方法、阵列基板和显示装置 Download PDF

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CN107482066B CN201710854906.3A CN201710854906A CN107482066B CN 107482066 B CN107482066 B CN 107482066B CN 201710854906 A CN201710854906 A CN 201710854906A CN 107482066 B CN107482066 B CN 107482066B
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Abstract

本发明属于显示技术领域，具体涉及一种薄膜晶体管及其制备方法、阵列基板和显示装置。该薄膜晶体管，包括栅极、有源层、源极和漏极，其中，所述有源层包括多晶硅材料和非晶硅材料，所述有源层中的非晶硅材料与所述源极和所述漏极之间分别通过低接触电阻层接触，所述有源层中的非晶硅材料使得所述有源层与所述源极和所述漏极之间的电阻增加，以降低所述薄膜晶体管的漏电流。其通过局部晶化得到多晶硅，而未被晶化的区域仍保持非晶硅材料，这部分非晶硅材料使得薄膜晶体管在不进行轻掺杂漏区工艺的情况下能够达到减小显示面板在工作过程中的漏电流的目的，有效降低制造过程中的工艺难度，降低制备成本，提升产能，并提升产品的特性。

Description

薄膜晶体管及其制备方法、阵列基板和显示装置
技术领域
本发明属于显示技术领域，具体涉及一种薄膜晶体管及其制备方法、阵列基板和显示装置。
背景技术
常用的平板显示装置包括LCD(Liquid Crystal Display：液晶显示装置)和OLED(Organic Light-Emitting Diode:有机发光二极管)显示装置。薄膜晶体管是平板显示装置中重要的控制元件，薄膜晶体管的性能受到多种因素的影响，如半导体有源层的质量、栅介质层的质量、栅介质与有源层的界面质量，其中有源层的质量起到至关重要的作用，而在影响有源层方面，制备方法是其中一个重要的因素。
随着人们对于高分辨率、窄边框以及低功耗的需求的日益增大，传统的单纯的非晶硅材料a-Si有源层已经不能够满足使用的要求，低温多晶硅(Low Temperature Poly-Silicon，简称LTPS)由于具有更高的载流子迁移率成为有源层新的形成材料。相应的，LTPS背板技术带来显示屏高的开口率、可以实现栅极驱动(Gate on Array，简称GOA)等原因，使得基于LTPS技术的显示面板相比于a-Si技术的显示面板具有更加优良的显示效果。
现有的LTPS制备技术中，对于漏电流Ioff的控制尤为重要，现有的准分子激光退火(Excimer Laser Annealing，简称ELA)技术对a-Si进行完全晶化之后，会产生较大的漏电流而影响显示对比度，从而需要采用轻掺杂漏区(Lightly Doped Drain，简称LDD)工艺来减小漏电流，LDD工艺的引入导致薄膜晶体管的制备工艺复杂化，也使得工艺成本增加。
因此，设计一种较为简单的制备方法降低LTPS TFT的漏电流，在降低成本的同时提升显示效果，成为目前亟待解决的技术问题。
发明内容
本发明所要解决的技术问题是针对现有技术中上述不足，提供一种薄膜晶体管及其制备方法、阵列基板和显示装置，能显著减小薄膜晶体管的漏电流并省去制备过程中的LDD工艺。
解决本发明技术问题所采用的技术方案是该薄膜晶体管，包括栅极、有源层、源极和漏极，其中，所述有源层包括多晶硅材料和非晶硅材料，所述有源层中的非晶硅材料与所述源极和所述漏极之间分别通过低接触电阻层接触，所述有源层中的非晶硅材料使得所述有源层与所述源极和所述漏极之间的电阻增加，以降低所述薄膜晶体管的漏电流。
优选的是，所述低接触电阻层中包括多晶硅材料以及用于提供载流子的杂质。
优选的一种结构是，所述低接触电阻层与所述有源层同层设置、且与所述有源层中的非晶硅材料相接，所述栅极设置于所述有源层的上方，所述源极和所述漏极设置于所述低接触电阻层的上方。
优选的是，所述栅极的正投影完全覆盖所述有源层，所述有源层中包括多晶硅材料的区域为有源区，包括非晶硅材料的区域为间隔区。
优选的另一种结构是，所述低接触电阻层位于所述有源层对应着所述非晶硅材料的上方，所述栅极设置于所述有源层的下方，所述源极和所述漏极设置于所述低接触电阻层的上方。
一种薄膜晶体管的制备方法，包括形成栅极、有源层、源极和漏极的步骤，其中，所述有源层包括多晶硅材料和非晶硅材料，所述有源层中的非晶硅材料与所述源极和所述漏极之间分别通过低接触电阻层接触，所述有源层中的非晶硅材料使得所述有源层与所述源极和所述漏极之间的电阻增加，以降低所述薄膜晶体管的漏电流。
优选的是，所述有源层通过分区局部晶化工艺形成。
优选的是，所述低接触电阻层采用对多晶硅材料掺杂用于提供载流子的杂质形成。
优选的一种方法是，所述低接触电阻层与所述有源层同层设置、且与所述有源层中的非晶硅材料相接，所述栅极设置于所述有源层的上方，所述源极和所述漏极设置于所述低接触电阻层的上方，所述有源层中包括多晶硅材料的区域为有源区，包括非晶硅材料的区域为间隔区，所述方法包括步骤：
进行非晶硅层的沉积；
对所述非晶硅层进行分区局部晶化处理，使得所述非晶硅层中除所述间隔区以外的区域晶化为多晶硅；
通过构图工艺，将分区局部晶化处理后的所述非晶硅层形成包括低接触电阻区的图形；
形成栅绝缘层和包括栅极的图形；
形成包括层间介质层的图形，并在所述层间介质层和所述栅绝缘层对应着所述低接触电阻区的图形的区域形成过孔；
通过所述过孔对所述低接触电阻区的图形进行掺杂，形成所述低接触电阻层；
在所述低接触电阻层的上方，形成包括所述源极和所述漏极的图形。
优选的另一种方法是，所述低接触电阻层位于所述有源层对应着所述非晶硅材料的区域的上方，所述栅极设置于所述有源层的下方，所述源极和所述漏极设置于所述低接触电阻层的上方，所述有源层中包括多晶硅材料的区域为有源区，包括非晶硅材料的区域为间隔区，所述方法包括步骤：
依次形成包括所述栅极的图形和所述栅绝缘层；
进行非晶硅层的沉积；
对所述非晶硅层进行分区局部晶化处理，使得所述非晶硅层中对应所述有源区的区域晶化为多晶硅；
对分区局部晶化后的所述非晶硅层，通过构图工艺形成包括所述有源层的图形；
在所述有源层的上方对应着所述间隔区的区域形成包括所述低接触电阻层的图形；
在所述低接触电阻层的上方，形成包括所述源极和所述漏极的图形。
优选的是，采用带有掩模板的准分子激光退火设备对所述非晶硅层进行分区局部晶化处理，该所述该准分子激光退火设备包括多组微透镜叠加，以使得被激光光束照射的部分非晶硅材料发生熔融再结晶，从而转化为多晶硅。
优选的是，采用不吸收激光能量的材料形成掩模板，所述不吸收激光能量的材料包括镉。
一种阵列基板，包括上述的薄膜晶体管。
一种显示装置，包括上述的阵列基板。
本发明的有益效果是：该薄膜晶体管及其相应的制备方法，通过采用带有掩模板的激光晶化技术对非晶硅材料a-Si进行局部的晶化得到多晶硅P-Si，而未被晶化的区域仍保持非晶硅材料a-Si，这部分非晶硅材料a-Si在刻蚀的过程中得到保留，能够省去LTPS背板制备过程中的轻掺杂漏区工艺，在不进行轻掺杂漏区工艺的情况下能够达到减小显示面板在工作过程中的漏电流的目的，可以有效的降低制造过程中的工艺难度，降低制备成本，提升产能，并提升产品的特性。
附图说明
图1为本发明实施例1中薄膜晶体管的结构示意图；
图2为本发明实施例1中薄膜晶体管的制备方法的流程图；
图3A-图3I为本发明实施例1中薄膜晶体管的制备方法中各步骤的剖视图；
图4A为本发明实施例1中薄膜晶体管对应着有源层的俯视图；
图4B为本发明实施例1中多透镜激光退火的示意图；
图5为本发明实施例2中薄膜晶体管的结构示意图；
图6为本发明实施例2中薄膜晶体管的制备方法的流程图；
图7A-图7H为本发明实施例2中薄膜晶体管的制备方法中各步骤的剖视图；
图8A和图8B为本发明实施例2中薄膜晶体管的俯视图；
附图标识中：
1-基板；2-缓冲层；3-源极；4-漏极；5-有源层；50-有源区；51-间隔区；6-栅绝缘层；7-栅极；8-层间介质层；80-层间介质膜层；9-光刻胶层；10-掩模板；11-微透镜；12-激光；13-低接触电阻层；130-低接触电阻区；14-刻蚀阻挡层；
101-非晶硅层；102-多晶硅层。
具体实施方式
为使本领域技术人员更好地理解本发明的技术方案，下面结合附图和具体实施方式对本发明阵列基板的制备方法、阵列基板以及显示装置作进一步详细描述。
本发明中，光刻工艺，是指包括曝光、显影、刻蚀等工艺过程的利用光刻胶、掩模板、曝光机等进行刻蚀形成图形的工艺；构图工艺，包括光刻工艺，还包括打印、喷墨等其他用于形成预定图形的工艺。
本发明针对现有技术中LTPS薄膜晶体管制备中需采用LDD工艺、工艺复杂的问题，提供一种薄膜晶体管以及相应的薄膜晶体管的制备方法，能省去LDD工艺，降低设备的成本和提高产能。
该薄膜晶体管的结构为：该薄膜晶体管包括栅极、有源层、源极和漏极，有源层包括多晶硅材料和非晶硅材料，有源层中的非晶硅材料与源极和漏极之间分别通过低接触电阻层接触，有源层中的非晶硅材料使得有源层与源极和漏极之间的电阻增加，以降低薄膜晶体管的漏电流。
相应的，该薄膜晶体管的制备方法中，包括形成栅极、有源层、源极和漏极的步骤，其中，有源层包括多晶硅材料和非晶硅材料，有源层中的非晶硅材料与源极和漏极之间分别通过低接触电阻层接触，有源层中的非晶硅材料使得有源层与源极和漏极之间的电阻增加，以降低薄膜晶体管的漏电流。
其中，低接触电阻层指的是作为有源层的半导体材料与作为源极和漏极的金属材料的接触，二者形成的接触面的电阻值远小于半导体本身的电阻，使得薄膜晶体管在导通过程中大部分的电压降在有源区(Active region)而不在接触面。本发明中，低接触电阻层中包括多晶硅材料以及用于提供载流子的杂质，低接触电阻层可以为通过高掺杂形成的多晶硅层或者是欧姆接触层。
该薄膜晶体管以及相应的薄膜晶体管的制备方法，改变晶化工艺，省去LDD工艺，降低设备的成本和提高产能。
实施例1：
本实施例提供了一种薄膜晶体管及其相应的薄膜晶体管的制备方法，能显著减小薄膜晶体管的漏电流并省去制备过程中的LDD工艺。
如图1所示，该薄膜晶体管中，低接触电阻层13与有源层5(包括有源区50和位于有源区50两侧的间隔区51)同层设置、且与有源层5中的非晶硅材料相接，栅极7设置于有源层5的上方，源极3和漏极4设置于低接触电阻层13的上方。根据图1，这里的“上方”相对基板1而言，以基板1为基础支撑，依次向上逐层形成薄膜晶体管的各层结构。
相应的，本实施例还提供一种薄膜晶体管的制备方法，包括形成栅极7、有源层5、源极3和漏极4的步骤，其中，低接触电阻层13与有源层5同层设置、且与有源层中的非晶硅材料相接，栅极7设置于有源层5的上方，源极3和漏极4设置于低接触电阻层13的上方，有源层5中包括多晶硅材料的区域为有源区50，包括非晶硅材料的区域为间隔区51。
其中，有源层通过分区局部晶化工艺形成，即将有源层的中间部位设置为有源区，以保证电子和空穴的复合几率；而有源区的两侧为间隔区，以增加有源层与位于两侧的源极和漏极之间的电阻，降低薄膜晶体管的漏电流。
如图2的薄膜晶体管的制备方法的流程图所示，该薄膜晶体管的制备方法如下：
步骤S1)：进行非晶硅层的沉积。
在该步骤中，采用等离子体增强化学气相沉积法(Plasma Enhanced ChemicalVapor Deposition，简称PECVD)，在基板1上方分别形成缓冲层2(Buffer)和非晶硅层101，如图3A所示。这里，缓冲层2为多层，例如采用SiNx/SiO2形成，SiNx的厚度范围为：500A-1000A:SiO2的厚度范围为：1000A-3000A。
步骤S2)：对非晶硅层进行分区局部晶化处理，使得非晶硅层中除间隔区以外的区域晶化为多晶硅。
如图3B所示，对非晶硅层101进行分区晶化，形成包括有源层的图形和部分多晶硅层102；如图3C所示，有源区50为有源层5的中心区域部分，是薄膜晶体管在导通过程中的主要压降区域，有源层5中除有源区50之外的其他区域保持为非晶硅材料的间隔区51，间隔区51的非晶硅材料使得有源层与源极和漏极之间的电阻增加。该步骤通过改变晶化工艺，改变同层不同区的材料性质，省去LDD工艺，降低设备的成本和提高产能。
对于显示区来说，主要是对有源区50、源极和漏极对应的低接触电阻区130(低接触电阻区130经晶化工艺和构图工艺后形成，与源极3和漏极4的区域分别对应，可参考图3E和图3I)对应的区域进行晶化处理，如图3B所示；晶化之后，即形成包括有源层5的图形，有源层5包括有源区50和间隔区51(有源区50、间隔区51处于栅极7的下方无需图案化)。有源层的有源区和低接触电阻区形成多晶硅层102(p-Si)，如图3C所示，有源区50分别与低接触电阻区130之间的区域未被晶化仍然保持为非晶硅材料a-Si形成间隔区51，这部分非晶硅材料a-Si可以有效的降低LTPS薄膜晶体管工作的漏电流。
在制备过程中，通过采用带有掩模板10的激光晶化技术对非晶硅层101进行分区局部晶化，使得对应有源区50、包括低接触电阻区130的区域的非晶硅材料晶化为多晶硅，而未被晶化的区域仍保持非晶硅材料。参考图4B，可以采用带掩模板10的准分子激光退火设备对非晶硅材料a-Si进行分区局部晶化处理，该准分子激光退火设备使用多组微透镜11叠加，激光12通过多透镜退火(Multi Lens Annealing，简称MLA)实现高能量密度激光；被激光12的光束照射的部分发生熔融再结晶，选择性地将薄膜晶体管的对应低接触电阻区的区域的非晶硅材料a-Si转化为多晶硅p-Si。
因为在激光12进行退火过程中的温度很高，大约为1400℃，所以优选采用特殊材质(例如采用镉Cd等不吸收激光能量的材料)制成的掩模板10，以使得掩模板10满足如此高的温度要求。目前的曝光工艺中使用的掩模板的材质通常为石英，主要是出于对曝光能量的阻挡和选择，但是不能够承受准分子激光退火的高温的影响，会发生局部炸裂或者发生融化等异常，所以根本就无法将激光晶化工艺与曝光工艺的掩模板相结合。
在现有技术的薄膜晶体管的制备方法中，需要进行栅极材料层的沉积、光刻(Photo)、刻蚀(Etch)，将栅极材料层进行图案化形成栅极7(Gate)后，通过栅极7对沟槽区进行遮挡，然后将栅极7之外的区域进行LDD工艺，不仅工艺复杂，而且轻掺杂漏区的长度不能够精确控制。而在本实施例的薄膜晶体管的制备方法中，只需保持间隔区51的非晶硅材料不进行结晶化处理，即可通过非晶硅材料可起到降低漏电流的作用，因此具有工艺简单，长度可控的优点。优选有源区50与低接触电阻区130之间的长度为0.2微米-2微米。
步骤S3)：通过构图工艺，将分区局部晶化处理后的非晶硅层形成包括低接触电阻区的图形。
在该步骤中，对上述非晶硅层进行分区局部晶化后的基板，主要是对于位于有源层5两侧的多晶硅层102通过构图工艺进行图案化处理，得到包括低电阻接触区130的图形。具体的，首先利用光刻胶层9，通过光刻工艺对上述基板1进行曝光处理，如图3D所示；接着对上述基板1进行刻蚀，并剥离光刻胶层9，得到如图3E所示的包括低接触电阻区130图形。该步骤中得到的包括有源区50、低接触电阻区130的基板的俯视图如图4A所示。
本实施例的薄膜晶体管的制备方法，通过使用带掩模板的激光退火设备取代现有的准分子激光退火设备，对非晶硅材料a-Si进行分区局部晶化得到多晶硅p-Si，形成且仅形成晶化的有源区50与低接触电阻区130，而保留有源区50与低接触电阻区130之间的间隔区51的非晶硅材料a-Si(未被晶化的区域仍保留为原有的非晶硅材料a-Si)；同时，这些非晶硅材料a-Si在刻蚀的过程中也得到保留，从而在薄膜晶体管的工作过程中可以有效的起到降低漏电流的作用，提高显示面板的显示对比度，提升最终的显示效果；此外，该方法由于还能够省去现有LTPS背板技术中的LDD工艺，从而降低制备的成本，提高产能的效果。
步骤S4)：形成栅绝缘层和包括栅极的图形。
在该步骤中，在得到图案化的低接触电阻区130之后，在有源层5和低接触电阻区130上方通过构图工艺进行后续的栅绝缘层6(GI)和栅极膜层的沉积，并进行图案化得到包括栅极7(Gate)的图形(栅绝缘层6无需图案化)，如图3F所示。
步骤S5)：形成包括层间介质层的图形，并在层间介质层和栅绝缘层对应着低接触电阻区的图形的区域形成过孔。
在该步骤中，在栅极7构图工艺之后进行层间介质膜层80的沉积，并通过构图工艺得到层间介质层8(ILD)，并在层间介质层和栅绝缘层对应着低接触电阻区的图形的区域形成过孔，层间介质层8中的过孔部分用于定义即将形成的源极和漏极，如图3G所示。
步骤S6)：通过过孔对低接触电阻区的图形进行掺杂，形成低接触电阻层。
低接触电阻层分两步形成，先通过构图工艺形成低接触电阻区的图形，再通过对低接触电阻区的图形进行掺杂形成低接触电阻层。在该步骤中，如图3H所示，通过过孔对低接触电阻区130进行掺杂(根据薄膜晶体管的类型，例如掺杂磷离子P)，由于栅极7的正投影完全覆盖有源区50和间隔区51，因此可以通过栅极7对间隔区51进行遮挡，得到低接触电阻层13。
可见，其中的栅极7用于实现后续掺杂过程中对有源层的遮挡作用，配合分区局部晶化和普通掺杂工艺即可，简化工艺。
步骤S7)：在低接触电阻层的上方，形成包括源极和漏极的图形。
在该步骤中，在低接触电阻层13的上方，在对应着过孔的区域形成包括源极3和漏极4的图形，最终得到如图3I所示的薄膜晶体管，该薄膜晶体管能够通过非晶硅材料a-Si减小漏电流。
在现有技术中，为了降低薄膜晶体管工作的漏电流，需要进行轻掺杂漏区工艺，由于轻掺杂漏区的长度比较难以控制，而且轻掺杂漏区的掺杂量也需要进行精确控制，因此轻掺杂漏区工艺难度大且复杂。而在本实施例的薄膜晶体管及其相应的制备方法中，不需采用轻掺杂漏区工艺来实现源极和漏极的掺杂，因此有效降低工艺难度，从而能够在不使用轻掺杂漏区工艺的同时保证比较低的漏电流。
本实施例的薄膜晶体管及其相应的制备方法，通过采用带有掩模板的激光晶化技术对非晶硅材料a-Si进行分区局部晶化得到多晶硅P-Si，而未被晶化的区域仍保持非晶硅材料a-Si，这部分非晶硅材料a-Si在刻蚀的过程中得到保留，能够省去LTPS背板制备过程中的轻掺杂漏区工艺，在不进行轻掺杂漏区工艺的情况下能够达到减小显示面板在工作过程中的漏电流的目的，可以有效的降低制造过程中的工艺难度，降低制备成本，提升产能，并提升产品的特性。
实施例2：
实施例1以顶栅型结构进行举例说明薄膜晶体管的结构以及相应的制备方法，利用实施例1中的核心技术(即采用非晶硅降低漏电极以及非LDD方式进行掺杂)最大的优势是可以制备底栅型LTPS结构，从而将现有LTPS技术的8-9道掩模板缩减为4-6道掩模板，从而大幅减小生产的工艺流程，降低工艺成本。
本实施例提供了一种薄膜晶体管及其相应的薄膜晶体管的制备方法，能显著减小薄膜晶体管的漏电流并省去制备过程中的LDD工艺。如图5所示，该薄膜晶体管包括栅极7、有源层5、源极3和漏极4，低接触电阻层13位于有源层5对应着非晶硅材料的上方，栅极7设置于有源层5的下方，源极3和漏极4设置于低接触电阻层13的上方，有源层5中包括多晶硅材料的区域为有源区，包括非晶硅材料的区域为间隔区，。
相应的，本实施例还提供一种薄膜晶体管的制备方法，包括形成栅极7、有源层5、源极3和漏极4的步骤，其中，低接触电阻层13位于有源层5对应着非晶硅材料的上方，栅极7设置于有源层5的下方，源极3和漏极4设置于低接触电阻层13的上方。
如图6的薄膜晶体管的制备方法的流程图所示，该薄膜晶体管的制备方法如下：
步骤S1)：依次形成包括栅极的图形和栅绝缘层。
在该步骤中，在基板1上进行栅极材料层的沉积，并进行图案化得到包括栅极7(Gate)的图形，如图7A所示。并且，在栅极的上方沉积形成栅绝缘层6，如图7B所示。
步骤S2)：进行非晶硅层的沉积。
在该步骤中，采用等离子体增强化学气相沉积法(Plasma Enhanced ChemicalVapor Deposition，简称PECVD)形成非晶硅层101，如图7C所示。
步骤S3)：对非晶硅层进行分区局部晶化处理，使得非晶硅层中对应有源区的区域晶化为多晶硅。
在该步骤中，通过采用带有掩模板的激光晶化技术对非晶硅层101进行分区局部晶化，使得对应有源区50的非晶硅材料晶化为多晶硅，而未被晶化的区域仍保持非晶硅材料a-Si，从而形成包括有源区50的图形，如图7D所示。
在制备过程中，参考图4B，可以采用带掩模板10的准分子激光退火设备对非晶硅材料a-Si进行分区局部晶化处理，该准分子激光退火设备使用多组微透镜11叠加，通过多透镜退火(Multi Lens Annealing，简称MLA)实现高能量密度激光；被激光12的光束照射的部分发生熔融再结晶，选择性地将薄膜晶体管的对应有源区50的非晶硅材料a-Si转化为多晶硅p-Si。同样的，优选采用特殊材质(例如采用镉Cd等不吸收激光能量的非晶材料)的掩模板，以使得掩模板满足高达1400℃的温度要求。
步骤S4)：对分区局部晶化后的非晶硅层，通过构图工艺形成包括有源层的图形。
在该步骤中，在分区局部晶化的基础上，通过构图工艺对非晶硅材料进行图案化得到包括间隔区51的图形，从而形成包括有源层5的图形，如图7E所示。有源层5中的有源区50为多晶硅p-Si，除有源区50之外的间隔区51保持为非晶硅材料a-Si，在有源层5与源极和漏极接触时，能减小有源层与源极和漏极的接触电阻。
本实施例的薄膜晶体管的制备方法，通过使用带掩模板的激光退火设备取代现有的准分子激光退火设备，对非晶硅材料a-Si进行分区局部晶化得到多晶硅p-Si，形成且仅形成晶化的有源区，而保留有源层5中间隔区51与后续形成的源极和漏极之间的非晶硅材料a-Si(未被晶化的区域仍保留为原有的非晶硅材料a-Si)；同时，这些非晶硅材料a-Si在刻蚀的过程中也得到保留，从而在薄膜晶体管的工作过程中可以有效的起到降低漏电流的作用，提高显示面板的显示对比度，提升最终的显示效果；此外，该方法由于还能够省去现有LTPS背板技术中的LDD工艺，从而降低制备的成本，提高产能的效果。
步骤S5)：在有源层的上方对应着间隔区的区域形成包括低接触电阻层的图形。
为了降低制备的工艺难度，本实施例的制备方法在分区局部晶化过程中，可以只对有源区的非晶硅材料进行晶化，而对应着源极和漏极的区域的非晶硅材料仍然保留为非晶硅材料a-Si，从而省去实施例1中低接触电阻区掺杂的工艺，为了进一步达到降低漏电极的效果，在间隔区51(即对应着源极和漏极的区域)的上方沉积一层n+a-Si材料，并通过构图工艺形成低接触电阻层13(例如欧姆接触层)进行缓冲，降低接触电阻，如图7F所示。
步骤S6)：在低接触电阻层的上方，形成包括源极和漏极的图形。
在该步骤中，如图7G和图8A所示，通过构图工艺，在低接触电阻层13的上方，形成包括源极3和漏极4的图形，得到薄膜晶体管，该薄膜晶体管能够通过非晶硅材料a-Si减小漏电流。
本实施例的薄膜晶体管为底栅型结构，该减小漏电流的非晶硅结构可以应用在背沟道刻蚀(Back Channel Etched，简称BCE)结构中，具体结构如图7G和图8A所示；也可以应用在刻蚀阻挡层(Etch Stopper Layer，简称ESL)结构中，具体结构如图7H和图8B所示。
在现有技术中，为了降低薄膜晶体管工作的漏电流，需要进行LDD工艺，由于轻掺杂漏区的长度比较难以控制，而且轻掺杂漏区的掺杂量也需要进行精确控制，因此轻掺杂漏区工艺难度大且复杂。而在本实施例中，不需采用轻掺杂漏区LDD工艺来实现源极和漏极的掺杂，因此有效降低工艺难度，从而能够在不使用轻掺杂漏区工艺的同时保证比较低的漏电流。
本实施例的薄膜晶体管及其相应的制备方法，通过采用带有掩模板的激光晶化技术对非晶硅材料a-Si进行局部的晶化得到多晶硅P-Si，而未被晶化的区域仍保持非晶硅材料a-Si，这部分非晶硅材料a-Si在刻蚀的过程中得到保留，能够省去LTPS背板制备过程中的轻掺杂漏区工艺，在不进行轻掺杂漏区工艺的情况下能够达到减小显示面板在工作过程中的漏电流的目的，可以有效的降低制造过程中的工艺难度，降低制备成本，提升产能，并提升产品的特性。
实施例1的薄膜晶体管中，在进行源极和漏极构图之前先进行掺杂，掺杂的目的是降低低接触电阻层与源极、漏极的接触电阻；而在实施例2的薄膜晶体管中，同时是为了实现降低接触电阻的目的，采用的方法可以不限于掺杂，也可以使用n+a-Si作为刻蚀缓冲层，降低接触电阻。
同时，这里应该理解的是，实施例1、实施例2均是以单栅极薄膜晶体管作为示例进行举例说明，在现实应用中可以相应的实现双栅极和多栅极薄膜晶体管结构，这里不做限定。
实施例3：
本实施例提供了一种阵列基板，该阵列基板包括多个实施例1或实施例2中的薄膜晶体管。
该阵列基板能够显著的减小LTPS面板的漏电流，在减少制备工艺的同时提高面板的显示效果。
实施例4：
本实施例提供一种显示装置，该显示装置包括实施例3的阵列基板。
该显示装置可以为：台式电脑、平板电脑、笔记本电脑、手机、PDA、GPS、车载显示、投影显示、摄像机、数码相机、电子手表、计算器、电子仪器、仪表、液晶面板、电子纸、电视机、显示器、数码相框、导航仪等任何具有显示功能的产品或部件，可应用于公共显示和虚幻显示等多个领域。
该显示装置具有较好的显示效果。
可以理解的是，以上实施方式仅仅是为了说明本发明的原理而采用的示例性实施方式，然而本发明并不局限于此。对于本领域内的普通技术人员而言，在不脱离本发明的精神和实质的情况下，可以做出各种变型和改进，这些变型和改进也视为本发明的保护范围。

Claims (9)

1.一种薄膜晶体管的制备方法，包括形成栅极、有源层、源极和漏极的步骤，其特征在于，所述有源层包括多晶硅材料和非晶硅材料，所述有源层中包括多晶硅材料的区域为有源区，所述有源层中包括非晶硅材料的区域为间隔区；所述有源层的中间部位设置为所述有源区，所述有源区的两侧为所述间隔区；所述有源层中的非晶硅材料与所述源极和所述漏极之间分别通过低接触电阻层接触；所述源极和所述漏极分别位于所述有源层的两侧；
所述低接触电阻层与所述有源层同层设置、且与所述有源层中位于所述有源区两侧的非晶硅材料的所述间隔区相接，所述栅极设置于所述有源层的上方，所述源极和所述漏极分别设置于所述低接触电阻层的上方，所述方法包括步骤：
进行非晶硅层的沉积；
对所述非晶硅层进行分区局部晶化处理，使得所述非晶硅层中除所述间隔区以外的区域晶化为多晶硅，以形成位于两所述间隔区中间的所述有源区；所述间隔区保持为非晶硅材料；
通过构图工艺，将分区局部晶化处理后的所述非晶硅层中除所述有源区以外的多晶硅材料区域形成包括低接触电阻区的图形；
形成栅绝缘层和包括栅极的图形；
形成包括层间介质层的图形，并在所述层间介质层和所述栅绝缘层对应着所述低接触电阻区的图形的区域形成过孔；
通过所述过孔对所述低接触电阻区的图形进行掺杂，形成所述低接触电阻层；
在所述低接触电阻层的上方，形成包括所述源极和所述漏极的图形。
2.根据权利要求1所述的薄膜晶体管的制备方法，其特征在于，所述有源层通过分区局部晶化工艺形成。
3.根据权利要求1所述的薄膜晶体管的制备方法，其特征在于，在对所述非晶硅层进行分区局部晶化处理的步骤中：
通过采用带有掩模板的激光晶化技术对所述非晶硅层进行分区局部晶化。
4.根据权利要求3所述的薄膜晶体管的制备方法，其特征在于，采用带有掩模板的准分子激光退火设备对所述非晶硅层进行分区局部晶化处理，该所述准分子激光退火设备包括多组微透镜。
5.根据权利要求3所述的薄膜晶体管的制备方法，其特征在于，采用不吸收激光能量的材料形成所述掩模板，所述不吸收激光能量的材料包括镉。
6.一种采用如权利要求1-5任意一项所述的制备方法制备的薄膜晶体管，包括栅极、有源层、源极和漏极，其特征在于，所述有源层包括多晶硅材料和非晶硅材料，所述有源层中包括多晶硅材料的区域为有源区，所述有源层中包括非晶硅材料的区域为间隔区；所述有源层的中间部位设置为所述有源区，所述有源区的两侧为所述间隔区；所述有源层中的非晶硅材料与所述源极和所述漏极之间分别通过低接触电阻层接触；所述源极和所述漏极分别位于所述有源层的两侧；
所述低接触电阻层与所述有源层同层设置、且与所述有源层中位于所述有源区两侧的非晶硅材料的所述间隔区相接，所述栅极设置于所述有源层的上方，所述源极和所述漏极分别设置于所述低接触电阻层的上方。
7.根据权利要求6所述的薄膜晶体管，其特征在于，所述栅极的正投影完全覆盖所述有源层。
8.一种阵列基板，其特征在于，包括权利要求6-7任一项所述的薄膜晶体管。
9.一种显示装置，其特征在于，包括权利要求8所述的阵列基板。
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Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2019131950A1 (ja) 2017-12-27 2019-07-04 富士フイルム株式会社 光学素子およびセンサー
CN108231869B (zh) * 2018-01-02 2021-04-30 京东方科技集团股份有限公司 晶体管、显示基板、显示装置及其制造方法
JP2019219432A (ja) * 2018-06-15 2019-12-26 株式会社ジャパンディスプレイ 表示装置
JP2020004859A (ja) * 2018-06-28 2020-01-09 堺ディスプレイプロダクト株式会社 薄膜トランジスタ、表示装置及び薄膜トランジスタの製造方法
US10672797B2 (en) * 2018-09-30 2020-06-02 Chongqing Hkc Optoelectronics Technology Co., Ltd. Array substrate, method for fabricating array substrate and display
CN109742024B (zh) * 2019-01-02 2021-01-26 京东方科技集团股份有限公司 激光退火方法和阵列基板
US11309427B2 (en) 2019-03-04 2022-04-19 Boe Technology Group Co., Ltd. Thin film transistor and method for manufacturing a thin film transistor
CN110071125A (zh) * 2019-05-05 2019-07-30 京东方科技集团股份有限公司 Tft背板及其制备方法、oled显示面板
CN110416286B (zh) * 2019-07-30 2023-07-18 京东方科技集团股份有限公司 一种显示面板、其制作方法及显示装置
US12142696B2 (en) 2020-12-21 2024-11-12 Boe Technology Group Co., Ltd. Thin film transistor, display apparatus, and method of fabricating thin film transistor
CN113658869B (zh) * 2021-08-16 2023-07-25 成都京东方光电科技有限公司 薄膜晶体管及其制作方法、显示器件

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1725510A (zh) * 2004-07-22 2006-01-25 广辉电子股份有限公司 低温多晶硅薄膜晶体管及其制造方法
WO2016170571A1 (ja) * 2015-04-20 2016-10-27 堺ディスプレイプロダクト株式会社 薄膜トランジスタの製造方法、薄膜トランジスタ及び表示パネル

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100477103B1 (ko) * 2001-12-19 2005-03-18 삼성에스디아이 주식회사 금속유도화 측면결정화방법을 이용한 멀티플 게이트 박막트랜지스터 및 그의 제조방법
KR100975523B1 (ko) * 2003-12-30 2010-08-13 삼성전자주식회사 조절된 이동도를 가지는 반도체 소자 및 이를 적용한 ｔｆｔ
KR100785020B1 (ko) * 2006-06-09 2007-12-12 삼성전자주식회사 하부 게이트 박막 트랜지스터 및 그 제조방법
JP5534402B2 (ja) * 2009-11-05 2014-07-02 株式会社ブイ・テクノロジー 低温ポリシリコン膜の形成装置及び方法
US9887087B1 (en) * 2014-07-08 2018-02-06 Michael Keith Fuller Semiconductor and other materials by thermal neutron transmutation
CN104882485A (zh) * 2015-03-30 2015-09-02 深超光电（深圳）有限公司 薄膜晶体管及其制造方法
KR102532306B1 (ko) * 2017-12-21 2023-05-15 삼성디스플레이 주식회사 디스플레이 장치와, 이의 제조 방법

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1725510A (zh) * 2004-07-22 2006-01-25 广辉电子股份有限公司 低温多晶硅薄膜晶体管及其制造方法
WO2016170571A1 (ja) * 2015-04-20 2016-10-27 堺ディスプレイプロダクト株式会社 薄膜トランジスタの製造方法、薄膜トランジスタ及び表示パネル

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