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CN107431068A - 单个基板上的互补金属氧化物半导体(cmos)晶体管和隧道场效应晶体管(tfet) - Google Patents

单个基板上的互补金属氧化物半导体(cmos)晶体管和隧道场效应晶体管(tfet) Download PDF

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CN107431068A
CN107431068A CN201680014879.2A CN201680014879A CN107431068A CN 107431068 A CN107431068 A CN 107431068A CN 201680014879 A CN201680014879 A CN 201680014879A CN 107431068 A CN107431068 A CN 107431068A
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CN
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layer
drain
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type source
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B·杨
X·李
J·袁
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Qualcomm Inc
Original Assignee
Qualcomm Inc
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Publication date
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Abstract

一种包括结构的装置，该结构包括单个基板、形成在该单个基板上的平面互补金属氧化物半导体(CMOS)晶体管、形成在该单个基板上的平面隧道场效应晶体管(TFET)、以及被包括在该平面CMOS晶体管中或者被包括在该平面TFET中的迁移率增强强度层。

Description

单个基板上的互补金属氧化物半导体(CMOS)晶体管和隧道场 效应晶体管(TFET)
优先权要求
本申请要求共同拥有的于2015年3月13日提交的美国非临时专利申请No.14/657,021的优先权，该非临时专利申请的内容通过援引全部明确纳入于此。
领域
本公开一般涉及单个基板上的互补金属氧化物半导体(CMOS)晶体管和隧道场效应晶体管(TFET)。
相关技术描述
技术进步已导致越来越小且越来越强大的个人计算设备。例如，存在各种各样的便携式个人计算设备，包括较小、轻量且易于由用户携带的无线计算设备，诸如移动电话、智能电话、上网本以及膝上型计算机。更具体地，这些设备可在无线网络上传达语音和数据分组。许多此类设备纳入附加特征以便为最终用户提供增强的功能性。例如，智能电话还可包括数码相机、数码摄像机、数字记录器以及音频文件播放器。同样，此类设备可以处理可执行指令，包括可被用于访问因特网的软件应用，诸如web浏览器应用。如此，这些设备可包括显著的计算能力。
随着技术的进步，计算设备可变得更功率高效、具有更高性能或两者兼而有之。具有互补金属氧化物半导体(CMOS)晶体管的集成电路芯片(例如，片上系统(SoC))可以有比具有隧道场效应晶体管(TFET)技术的SoC更高的性能(例如，速度)，并且使用TFET技术的SoC可以有比具有CMOS的SoC更低的功耗。例如，晶体管(例如，CMOS晶体管和/或TFET)的漏极电流可随着栅极电压提高而增大。较高的漏极电流可对应于较高的晶体管速度。较高的栅极电压可对应于较高的晶体管功耗。CMOS晶体管可以在比特定栅极电压高的第一栅极电压达成比TFET更高的漏极电流(例如，第一漏极电流)。TFET可以在比该特定栅极电压低的第二栅极电压具有比CMOS晶体管更高的漏极电流(例如，第二漏极电流)。第一漏极电流可以高于第二漏极电流。第二栅极电压可以低于第一栅极电压。CMOS晶体管由此可达成比TFET更高的速度，但功耗更高。使用CMOS晶体管可招致更高的功率成本，而使用TFET可招致性能惩罚。
概述
一种电子电路(例如，集成电路)可包括CMOS晶体管和TFET技术。CMOS晶体管可以比TFET器件更快地执行操作。例如，CMOS晶体管可具有比TFET更高的处理速度(例如，更大的漏极电流)。TFET器件可消耗比CMOS晶体管更少的功率。性能和功耗之间的平衡可通过向CMOS器件指派较高优先级(例如，关键)的操作并向TFET器件指派较低优先级(例如，非关键)的操作来达到。
在一特定方面，一种装置包括结构，该结构具有单个基板、平面互补金属氧化物半导体(CMOS)晶体管、平面隧道场效应晶体管(TFET)、以及迁移率增强强度层。该平面CMOS晶体管形成在该单个基板上。该TFET形成在该单个基板上。该迁移率增强强度层被包括在该平面CMOS晶体管中或者被包括在该平面TFET中。该迁移率增强强度层可包括碳化硅或硅锗中的至少一者。
在另一方面，一种装置包括结构，该结构具有单个基板、互补金属氧化物半导体(CMOS)晶体管、和隧道场效应晶体管(TFET)。该CMOS晶体管形成在该单个基板上。该TFET形成在该单个基板上。该CMOS晶体管或该TFET中的至少一者被配置成支持源极与漏极之间的垂直于该基板的电流方向。
在另一方面，一种形成结构的方法包括在单个基板上形成互补金属氧化物半导体(CMOS)晶体管。该方法还包括在该单个基板上形成隧道场效应晶体管(TFET)。该CMOS晶体管或该TFET中的至少一者被配置成支持源极与漏极之间的垂直于该单个基板的电流方向。
在另一方面，一种形成结构的方法包括在单个基板上形成平面互补金属氧化物半导体(CMOS)晶体管。该方法还包括在该单个基板上形成平面隧道场效应晶体管(TFET)。该平面CMOS晶体管或该平面TFET中的至少一者包括迁移率增强强度层。该迁移率增强强度层可包括碳化硅或硅锗中的至少一者。
在另一方面，一种计算机可读介质存储可被制造装备用来形成器件的数据。该器件包括单个基板。该器件还包括形成在该单个基板上的平面互补金属氧化物半导体(CMOS)晶体管。该器件还包括形成在该单个基板上的平面隧道场效应晶体管(TFET)。该器件还包括被包括在该平面CMOS晶体管中或者被包括在该平面TFET中的迁移率增强强度层。
在另一方面，一种计算机可读介质存储可被制造装备用来形成器件的数据。该器件包括单个基板。该器件还包括形成在该单个基板上的互补金属氧化物半导体(CMOS)晶体管。该半导体器件还包括形成在该单个基板上的隧道场效应晶体管(TFET)。该CMOS晶体管或该TFET中的至少一者被配置成支持源极与漏极之间的垂直于该单个基板的电流方向。
所公开的实施例中的至少一者提供的一个特定优点是性能和功耗之间的平衡可通过向集成电路中的CMOS器件指派较高优先级(例如，关键)的操作并且向该集成电路中的TFET器件指派较低优先级(例如，非关键)的操作来达到。
本公开的其他方面、优点和特征将在阅读了整个申请后变得明了，整个申请包括以下章节：附图简述、详细描述、以及权利要求书。
附图简述
图1是在制造电子器件的过程中的至少一个阶段期间的结构的俯视图的图示；
图2是在制造电子器件的过程中的至少一个阶段期间的另一结构的俯视图的图示；
图3是制造图1的结构的方法的特定解说性实施例的流程图；
图4是在制造电子器件的过程中的至少一个阶段期间的图1的结构的侧视图的图示；
图5是在制造电子器件的过程中的另一阶段期间的图1的结构的侧视图的图示；
图6是在制造电子器件的过程中的另一阶段期间的图1的结构的侧视图的图示；
图7是在制造电子器件的过程中的另一阶段期间的图1的结构的侧视图的图示；
图8是在制造电子器件的过程中的另一阶段期间的图1的结构的侧视图的图示；
图9是在制造电子器件的过程中的另一阶段期间的图1的结构的侧视图的图示；
图10是在制造电子器件的过程中的另一阶段期间的图1的结构的侧视图的图示；
图11是在制造电子器件的过程中的另一阶段期间的图1的结构的侧视图的图示；
图12是在制造电子器件的过程中的另一阶段期间的图1的结构的侧视图的图示；
图13是在制造电子器件的过程中的另一阶段期间的图1的结构的侧视图的图示；
图14是在制造电子器件的过程中的另一阶段期间的图1的结构的侧视图的图示；
图15是在制造电子器件的过程中的另一阶段期间的图1的结构的侧视图的图示；
图16是在制造电子器件的过程中的另一阶段期间的图1的结构的侧视图的图示；
图17是在制造电子器件的过程中的另一阶段期间的图1的结构的侧视图的图示；
图18是在制造电子器件的过程中的另一阶段期间的图1的结构的侧视图的图示；
图19是在制造电子器件的过程中的另一阶段期间的图1的结构的侧视图的图示；
图20是在制造电子器件的过程中的另一阶段期间的图1的结构的侧视图的图示；
图21是在制造电子器件的过程中的另一阶段期间的图1的结构的侧视图的图示；
图22是在制造电子器件的过程中的另一阶段期间的图1的结构的侧视图的图示；
图23是在制造电子器件的过程中的另一阶段期间的图1的结构的侧视图的图示；
图24是在制造电子器件的过程中的另一阶段期间的图1的结构的侧视图的图示；
图25是在制造电子器件的过程中的另一阶段期间的图1的结构的侧视图的图示；
图26是在制造电子器件的过程中的另一阶段期间的图1的结构的侧视图的图示；
图27是在制造电子器件的过程中的另一阶段期间的图1的结构的侧视图的图示；
图28是在制造电子器件的过程中的另一阶段期间的图1的结构的侧视图的图示；
图29是在制造电子器件的过程中的另一阶段期间的图1的结构的侧视图的图示；
图30是在制造电子器件的过程中的另一阶段期间的图1的结构的侧视图的图示；
图31是在制造电子器件的过程中的另一阶段期间的图1的结构的侧视图的图示；
图32是在制造电子器件的过程中的另一阶段期间的图1的结构的侧视图的图示；
图33是在制造电子器件的过程中的另一阶段期间的图1的结构的侧视图的图示；
图34是制造图2的结构的方法的特定解说性实施例的流程图；
图35是在制造电子器件的过程中的至少一个阶段期间的图2的结构的侧视图的示图；
图36是在制造电子器件的过程中的另一阶段期间的图2的结构的侧视图的图示；
图37是在制造电子器件的过程中的另一阶段期间的图2的结构的侧视图的图示；
图38是在制造电子器件的过程中的另一阶段期间的图2的结构的侧视图的图示；
图39是在制造电子器件的过程中的另一阶段期间的图2的结构的侧视图的图示；
图40是在制造电子器件的过程中的另一阶段期间的图2的结构的侧视图的图示；
图41是在制造电子器件的过程中的另一阶段期间的图2的结构的侧视图的图示；
图42是在制造电子器件的过程中的另一阶段期间的图2的结构的侧视图的图示；
图43是在制造电子器件的过程中的另一阶段期间的图2的结构的侧视图的图示；
图44是在制造电子器件的过程中的另一阶段期间的图2的结构的侧视图的图示；
图45是在制造电子器件的过程中的另一阶段期间的图2的结构的侧视图的图示；
图46是在制造电子器件的过程中的另一阶段期间的图2的结构的侧视图的图示；
图47是在制造电子器件的过程中的另一阶段期间的图2的结构的侧视图的图示；
图48是在制造电子器件的过程中的另一阶段期间的图2的结构的侧视图的图示；
图49是在制造电子器件的过程中的另一阶段期间的图2的结构的侧视图的图示；
图50是在制造电子器件的过程中的另一阶段期间的图2的结构的侧视图的图示；
图51是在制造电子器件的过程中的另一阶段期间的图2的结构的侧视图的图示；
图52是在制造电子器件的过程中的另一阶段期间的图2的结构的侧视图的图示；
图53是在制造电子器件的过程中的另一阶段期间的图2的结构的侧视图的图示；
图54是在制造电子器件的过程中的另一阶段期间的图2的结构的侧视图的图示；
图55是在制造电子器件的过程中的另一阶段期间的图2的结构的侧视图的图示；
图56是在制造电子器件的过程中的另一阶段期间的图2的结构的侧视图的图示；
图57是制造图1的结构的方法的特定解说性实施例的流程图；
图58是制造图2的结构的方法的特定解说性实施例的流程图；以及
图59是包括图1的结构、图2的结构或两者的计算设备的框图。
详细描述
参考图1，公开了如在制造电子器件的过程中的至少一个阶段期间形成的结构的俯视图的解说性图示且将其一般化地指定为100。结构100可对应于半导体器件、集成电路器件或另一电子器件。结构100包括形成在单个基板102(例如，III-V复合层或硅(Si)层)上的垂直CMOS晶体管和垂直TFET。垂直CMOS晶体管或垂直TFET中的至少一者可被配置成支持源极与漏极之间的垂直于该单个基板102的电流方向，如本文中所描述的。CMOS晶体管可包括n型金属氧化物半导体晶体管(nMOS)104和p型金属氧化物半导体晶体管(pMOS)114。TFET可包括n型TFET(nTFET)106和p型TFET(pTFET)116。nMOS 104可对应于n型鳍状场效应晶体管(nFinFET)。pMOS 114可对应于p型鳍状场效应晶体管(nFinFET)。
nMOS 104可包括n型层108(例如，N+)、n型金属栅极(N MG)130、分隔件134(例如，一氮化硅(SiN))以及n型层126(例如，N+)。nMOS 104可包括源极触点140、漏极触点142和栅极触点144。nMOS 104可被配置成支持耦合到源极触点140的源极与耦合到漏极触点142的漏极之间的电流方向。该电流方向可以垂直于单个基板102。pMOS 114可包括p型层158(例如，P+)、p型金属栅极(P MG)180、分隔件184(例如，SiN)以及p型层176(例如，P+)。pMOS 114可包括源极触点190、漏极触点192和栅极触点194。pMOS 114可被配置成支持耦合到源极触点190的源极与耦合到漏极触点192的漏极之间的电流方向。该电流方向可以垂直于单个基板102。
nTFET 106可包括n型层110(例如，N+)、n型金属栅极(N MG)132、分隔件136(例如，SiN)以及p型层128(例如，P+)。nTFET 106可包括漏极触点146、源极触点148和栅极触点150。nTFET 106可被配置成支持耦合到源极触点148的源极与耦合到漏极触点146的漏极之间的电流方向。该电流方向可以垂直于单个基板102。pTFET 116可包括p型层160(例如，P+)、p型金属栅极(P MG)182、分隔件186(例如，SiN)以及n型层178(例如，N+)。pTFET 116可包括漏极触点196、源极触点198和栅极触点188。pTFET 116可被配置成支持耦合到源极触点198的源极与耦合到漏极触点196的漏极之间的电流方向。该电流方向可以垂直于单个基板102。
结构100由此可包括单个基板102上的CMOS晶体管和TFET。CMOS晶体管可执行较高优先级(例如，关键)的操作，而TFET可执行较低优先级(例如，非关键)的操作。例如，较高优先级的操作可被指派给CMOS晶体管，而较低优先级的操作可被指派给TFET。
参考图2，公开了如在制造半导体器件的过程中的至少一个阶段期间形成的结构的俯视图的解说性图示且将其一般化地指定为200。结构200可对应于半导体器件、集成电路器件或另一电子器件。结构200与结构100的不同之处在于结构100包括垂直CMOS晶体管和垂直TFET，而结构200包括平面CMOS晶体管和平面TFET。平面CMOS晶体管和平面TFET可以形成在单个基板202上。平面CMOS晶体管或平面TFET中的至少一者可包括如本文描述的迁移率增强强度层。迁移率增强强度层可提供压缩强度、拉伸强度或两者。平面CMOS晶体管可包括n型金属氧化物半导体晶体管(nMOS)204和p型金属氧化物半导体晶体管(pMOS)214。TFET可包括n型TFET(nTFET)206和p型TFET(pTFET)216。
nMOS 204可包括n型区域218和220(例如，N+)、n型金属栅极(N MG)230以及分隔件244和246(例如，一氮化硅(SiN))。nMOS 204可包括源极触点201、栅极触点203和漏极触点205。源极触点201可以耦合到第一n型源极。漏极触点205可以耦合到第一n型漏极。pMOS214可包括p型区域268和270(例如，P+)、p型金属栅极(P MG)280以及分隔件294和296(例如，SiN)。pMOS 214可包括源极触点213、栅极触点215和漏极触点217。源极触点213可以耦合到第一p型源极。漏极触点217可以耦合到第一p型漏极。
nTFET 206可包括n型区域224(例如，N+)、n型金属栅极(N MG)232、分隔件248和250(例如，SiN)以及p型区域222(例如，P+)。nTFET 206可包括漏极触点207、栅极触点209和源极触点211。源极触点211可以耦合到第二p型源极。漏极触点207可以耦合到第二n型漏极。pTFET 216可包括p型区域274(例如，P+)、p型金属栅极(P MG)282、分隔件252和298(例如，SiN)以及n型区域272(例如，N+)。pTFET 216可包括漏极触点219、栅极触点221和源极触点223。漏极触点219可以耦合到第二p型漏极。源极触点223可以耦合到第二n型源极。
迁移率增强强度层可包括第一n型源极、第一n型漏极、第一p型源极、第一p型漏极、第二n型源极、第二p型漏极、第二p型源极或第二n型漏极中的至少一者。例如，第一n型源极、第一n型漏极、第二n型源极或第二n型漏极中的至少一者可包括碳化硅。作为另一示例，第一p型源极、第一p型漏极、第二p型源极或第二p型漏极中的至少一者可包括硅锗。
结构200由此可包括单个基板202上的CMOS晶体管和TFET。CMOS晶体管或TFET中的至少一者可包括迁移率增强强度层。迁移率增强强度层可提供压缩强度、拉伸强度或两者。CMOS晶体管可执行较高优先级(例如，关键)的操作，而TFET可执行较低优先级(例如，非关键)的操作。例如，较高优先级的操作可被指派给CMOS晶体管，而较低优先级的操作可被指派给TFET。
图3是解说制造结构(例如，图1的结构100)的方法300的具体实施例的流程图。结构100可包括单个基板上的CMOS晶体管和TFET，如本文描述的。CMOS晶体管或TFET中的至少一者可被配置成支持源极与漏极之间的垂直于该单个基板的电流方向。
方法300包括在302执行P阱图案化和P-注入或P-掺杂并执行N阱图案化和N-注入或N-掺杂。例如，图1的基板102的各部分可被图案化并掺杂以形成P阱和N阱，如参照图4-5描述的。例如，基板102的第一部分可进行P-掺杂以形成P阱，且基板102的第二部分可进行N-掺杂以形成N阱。在一具体实施例中，P阱和N阱可通过注入来形成。
方法300还包括在304执行nMOS和nTFET源极区域图案化以及N+注入或掺杂。例如，图1的nMOS 104和nTFET 106的n型层108和110可通过图案化P阱并执行N+注入或掺杂来形成，如参照图4描述的。执行nMOS和nTFET源极区域图案化以及N+注入或掺杂可使得能够制造nMOS 104的第一n型源极和nTFET 106的第二n型漏极(如本文描述的)以使得该第一n型源极与该第二n型漏极共平面。
方法300还包括在306执行pMOS和pTFET源极区域图案化以及P+注入或P+掺杂。例如，图1的pMOS 114和pTFET 116的p型层158和160可通过图案化N阱并执行P+注入或掺杂来形成，如参照图5描述的。执行pMOS和pTFET源极区域图案化以及P+注入或掺杂可使得能够制造pMOS 114的第一p型源极和pTFET 116的第二p型漏极(如本文描述的)以使得该第一p型源极与该第二p型漏极共平面。
方法300还包括在308形成外延本征层或低掺杂沟道层。例如，可形成本征层(或低掺杂沟道层)，如参照图6-7描述的。为了解说，本征(例如，无掺杂硅)层可外延生长。
方法300还包括在310沉积氧化物，执行nFET和pTFET区域图案化，并移除氧化物。例如，可沉积氧化层，可图案化该氧化层，并且可移除该氧化层的各部分，如参照图8-9描述的。
方法300还包括在312形成用于nFET漏极和pTFET源极区域(nMOS/pTFET)的Epi N+膜。例如，图1的nMOS 104的n型层以及pTFET 116的n型层可以外延生长，如参照图10-11描述的。形成用于nFET漏极和pTFET源极区域的Epi N+膜可使得能够制造nMOS 104的第一n型漏极和pTFET 116的第二n型源极(如本文描述的)以使得该第一n型漏极与该第二n型源极共平面。nMOS 104的第一n型漏极可以与nMOS 104的第一n型源极对准以使得nMOS 104被配置成支持第一n型漏极与第一n型源极之间的垂直于单个基板102的电流方向。pTFET 116的第二n型源极可以与pTFET 116的第二p型漏极对准以使得pTFET 116被配置成支持第二n型源极与第二p型漏极之间的垂直于单个基板102的电流方向。
方法300还包括在314沉积氧化物，执行pFET和nTFET区域图案化，并移除氧化物。例如，可沉积氧化层，可图案化该氧化层，并且可移除该氧化层的各部分，如参照图12-13描述的。
方法300还包括在316形成用于pFET漏极和nTFET源极区域(pMOS/nTFET)的Epi N+膜。例如，图1的pMOS 114的p型层以及nTFET 106的p型层可以被外延生长，如参照图14-15描述的。形成用于pFET漏极和nTFET源极区域的Epi P+膜可使得能够制造pMOS 114的第一p型漏极和nTFET 106的第二p型源极(如本文描述的)以使得该第一p型漏极与该第二p型源极共平面。pMOS 114的第一p型漏极可以与pMOS 114的第一p型漏极对准以使得pMOS 114被配置成支持第一p型漏极与第一p型源极之间的垂直于单个基板102的电流方向。nTFET 106的第二p型源极可以与nTFET 106的第二n型漏极对准以使得nTFET 106被配置成支持第二p型源极与第二n型漏极之间的垂直于单个基板102的电流方向。
方法300还包括在318沉积氧化物，执行化学机械平坦化(CMP)，沉积SiN，执行鳍图案化并形成STI层。例如，可沉积氧化层，可执行CMP，并且可沉积SiN层，如参照图16-17描述的。可执行鳍图案化并且可沉积浅沟槽隔离(STI)层，如参照图18-19描述的。例如，鳍图案化可形成第一n型源极、第一n型漏极、第一p型源极、第一p型漏极、第二n型源极、第二n型漏极、第二p型源极和第二p型漏极。
方法300还包括在320形成栅极氧化物和虚设栅极并且执行虚设栅极图案化。例如，可沉积氧化层，可形成虚设栅极，并且可执行虚设栅极图案化，如参照图20-21描述的。
方法300还包括在322沉积层间介电质(ILD)和ILD CMP以形成双栅极垂直FET。例如，可沉积ILD层，并且可执行CMP，如参照图22-23描述的。
方法300还包括在324移除虚设栅极，沉积高介电常数(HK)层，形成n型金属栅极(NMG)，形成p型金属栅极(P MG)，执行金属栅极(MG)CMP，沉积ILD(例如，氧化物)层以及执行CMP。例如，可移除虚设栅极，可沉积HK层，可沉积n型金属可以形成n型金属栅极(N MG)130和132)，可沉积p型金属以形成p型金属栅极(P MG)180和182)，并且可执行CMP，如参照图22-23描述的。可沉积ILD层，并且可执行CMP，如参照图24-25描述的。
方法300还包括在326打开ILD(例如，氧化物)层，移除SiN层，移除氧化层，沉积SiN层，执行回蚀工艺以形成分隔件，外延地形成N+漏极，沉积氧化层，打开氧化层，移除SiN层，移除氧化层，沉积SiN层，执行回蚀工艺以形成分隔件，以及外延地形成P+漏极。例如，可执行氧化物蚀刻以移除ILD层的各部分，可移除SIN层，并且可移除氧化层，如参照图24-25描述的。可形成图1的分隔件134和136(例如，SiN)，并且图1的n型层126和178可以被外延地生长，如参照图26-27描述的。可沉积氧化层，可执行氧化物蚀刻以移除ILD层的各部分，可移除SIN层，可移除氧化层，可形成图1的分隔件136和184(例如，SiN)，并且图1的p型层128和176可以被外延地生长，如参照图28-29描述的。
方法300还包括在328沉积氧化层，执行CMP，沉积SiN层，并且形成用于源极、漏极和栅极的触点。例如，可沉积ILD(例如，氧化物)层，可执行CMP，并且可沉积SiN层，如参照图30-31描述的。可形成图1的触点140、142、144、146、148、150、188、190、192、194、196和198，如参照图32-33描述的。
方法300由此可使得能够在单个基板上制造垂直CMOS晶体管和垂直TFET以使得垂直CMOS晶体管或垂直TFET中的至少一者被配置成支持源极与漏极之间的垂直于单个基板的电流方向。垂直CMOS晶体管可执行较高优先级(例如，关键)的操作，而垂直TFET可执行较低优先级(例如，非关键)的操作。例如，较高优先级的操作可被指派给垂直CMOS晶体管，而较低优先级的操作可被指派给垂直TFET。
如本文描述的，图4-33解说了如在制造电子器件(例如，半导体器件、集成电路器件或另一电子器件)的方法的多个阶段期间形成的图1的结构100的侧视图。结构100可包括形成在单个基板上的垂直CMOS晶体管和垂直TFET，如本文描述的。垂直CMOS晶体管或垂直TFET中的至少一者可被配置成支持源极与漏极之间的垂直于单个基板的电流方向。
参照图4-5，公开了如在制造电子器件的过程期间形成的图1的结构100的侧视图的图示。结构100包括基板102。基板102可包括III-V复合层或硅(Si)层。基板102可以用第一导电类型(例如，p型)的杂质来掺杂。基板102可以是低掺杂的(例如，p-型低掺杂)。例如，基板102可通过每特定数目(例如，1亿)的硅原子添加一个p型掺杂物(例如，硼、磷或砷)原子来形成。在一具体实施例中，基板102可包括本征(例如，非掺杂或低掺杂)层。
结构100包括P阱404、P阱406、N阱554和N阱556。例如，基板102的第一n型区域和第二n型区域可以用第一导电类型(例如，p型)的杂质来掺杂以分别形成P阱404和P阱406。作为另一示例，基板102的第一p型区域和第二p型区域可以用第二导电类型(例如，n型)的杂质来掺杂以分别形成N阱554和N阱556。
图案化和注入可被用于形成n型层108、n型层110、p型层158和p型层160。例如，可以在形成P阱404和406以及N阱554和556之后对结构100敷设光阻剂402。光阻剂402可对应于(例如，覆盖)结构100的一部分。n型层108和n型层110可通过在结构100的未覆盖部分上执行第一注入(例如，N+离子注入)来形成。p型层158和p型层160可通过对结构100敷设光阻剂502并且通过在敷设光阻剂502后执行第二注入(例如，P+离子注入)来形成。
参照图6-7，公开了如在制造电子器件的过程期间形成的图1的结构100的侧视图的图示。本征层602(例如，硅(Si)层、III-V复合层或II-VI复合层)可以形成在结构100上。例如，本征层602可以在形成n型层108、n型层110、p型层158和p型层160后被外延地生长。
参照图8-9，公开了如在制造电子器件的过程期间形成的图1的结构100的侧视图的图示。氧化层可被沉积在本征层602上。氧化层的第一部分和第二部分可使用图案化来蚀刻。例如，掩模可被敷设到氧化层。该掩模可留任氧化层的第一部分和第二部分不被覆盖。未覆盖部分(例如，第一部分和第二部分)可被蚀刻。例如，第一部分可被蚀刻以形成蚀刻部分804和氧化层802。作为另一示例，第二部分可被蚀刻以形成蚀刻部分904和氧化层902。氧化层802和氧化层902可以是蚀刻后的剩余部分。氧化层802可以与n型层108对齐。氧化层902可以与p型层160对齐。
参照图10-11，公开了如在制造电子器件的过程期间形成的图1的结构100的侧视图的图示。n型层1002(例如，N+层)和n型层1102(例如，N+层)可以形成在蚀刻部分804和904中的本征层602上。例如，可使用外延法来生长经蚀刻部分804中的n型层1002。作为另一示例，可使用外延法来生长经蚀刻部分904中的n型层1102。n型层1002可以与n型层108对齐，n型层1102可以与p型层160对齐。
使n型层1002与n型层108对齐可使得能够形成与第一n型源极对准的第一n型漏极(如参照图18描述的)，以使得第一n型漏极与第一n型源极之间的电流方向与基板102垂直。使n型层1102与p型层160对齐可使得能够形成与第二p型漏极对准的第二n型源极(如参照图19描述的)，以使得第二n型源极与第二p型漏极之间的电流方向与基板102垂直。
参照图12-13，公开了如在制造电子器件的过程期间形成的图1的结构100的侧视图的图示。可以在形成n型层1002和n型层1102后沉积氧化层。例如，第一氧化层可被沉积在氧化层802、氧化层902、n型层1002和n型层1102上以形成第二氧化层。第二氧化层可包括第一氧化层、氧化层802和氧化层902。第二氧化层的第一部分和第二部分可使用图案化来蚀刻。例如，第二氧化层的第一部分可被蚀刻以形成经蚀刻部分1204和氧化层1202。作为另一示例，第二氧化层的第二部分可被蚀刻以形成经蚀刻部分1304和氧化层1302。氧化层1202和氧化层1302可以是蚀刻后第二氧化层的剩余部分。经蚀刻部分1204可以与n型层110对齐，经蚀刻部分1304可以与p型层158对齐。
参照图14-15，公开了如在制造电子器件的过程期间形成的图1的结构100的侧视图的图示。p型层1402(例如，P+层)和p型层1502(例如，P+层)可以被形成在经蚀刻部分1204和1304中的本征层602上。例如，可使用外延法来生长经蚀刻部分1204中的p型层1402。作为另一示例，可使用外延法来生长经蚀刻部分1304中的p型层1502。p型层1402可以与n型层110对齐，p型层1502可以与p型层158对齐。在一具体实施例中，p型层1402、p型层1502或两者可包括硅(Si)层、III-V复合层或II-VI复合层。
使p型层1402与n型层110对齐可使得能够形成与第二n型漏极对准的第二p型源极(如参照图18描述的)，以使得第二p型源极与第二n型漏极之间的电流方向与基板102垂直。使p型层1502与p型层158对齐可使得能够形成与第一p型源极对准的第一p型漏极(如参照图19描述的)，以使得第一p型漏极与第一p型源极之间的电流方向与基板102垂直。
参照图16-17，公开了如在制造电子器件的过程期间形成的图1的结构100的侧视图的图示。可以在形成p型层1402和p型层1502后沉积氧化层。例如，第一氧化层可被沉积在氧化层1202、氧化层1302、p型层1402和p型层1502上以形成氧化层1602。氧化层1602可包括第一氧化层、氧化层1202和氧化层1302。氧化层1602可被蚀刻、抛光或两者兼而有之。例如，可以在氧化层1602上执行化学机械平坦化(CMP)。可以在执行CMP后在氧化层1602上沉积硅(例如，一氮化硅(SiN))层1604。
参照图18-19，公开了如在制造电子器件的过程期间形成的结构100的侧视图的图示。可以通过图案化来形成半导体鳍。可以在形成半导体鳍之后形成浅沟槽隔离(STI)层。半导体鳍可通过对SiN层1604敷设掩模并执行蚀刻工艺(例如，各向异性蚀刻工艺)来形成。该蚀刻工艺可被定时达特定历时，以使得SiN层1604、氧化层1602、p型层1402、p型层1502、n型层1002、n型层1102、本征层602、n型层108、n型层110、p型层158和p型层160的各部分被蚀刻。例如，n型层108的一部分可被蚀刻以形成n型源极1814(例如，N+源极)，并且n型层110的一部分可被蚀刻以形成n型漏极1816(例如，N+漏极)。p型层158的一部分可被蚀刻以形成p型源极1964(例如，P+源极)，并且p型层160的一部分可被蚀刻以形成p型漏极1966(例如，P+漏极)。n型源极1814、n型漏极1816、p型源极1964和p型漏极1966可以是共平面的。
本征层602可被蚀刻以形成本征层(本征鳍)1818、1820、1968和1970。本征鳍1818、1820、1968和1970可以是共平面的。n型层1002可被蚀刻以形成n型漏极1822(例如，N+漏极)，n型层1102可被蚀刻以形成n型源极1974(例如，N+源极)、p型层1502可被蚀刻以形成p型漏极1072(例如，P+漏极)，p型层1402可被蚀刻以形成p型源极1824(例如，P+源极)。n型漏极1822、n型源极1974、p型漏极1972和p型源极1824可以是共平面的。
本征鳍1818可以在n型源极1814与n型漏极1822之间。本征鳍1820可以在n型漏极1816与p型源极1824之间。本征鳍1968可以在p型源极1964与p型漏极1972之间。本征鳍1970可以在p型漏极1966与n型源极1974之间。
氧化层1602可被蚀刻以形成氧化层1802、氧化层1804、氧化层1902和氧化层1904。SiN层1604可被蚀刻以形成SiN层1806、SiN层1808、SiN层1906和SiN层1908。氧化层1802可以在n型漏极1822与SiN层1806之间。氧化层1804可以在p型源极1824与SiN层1808之间。氧化层1902可以在p型漏极1972与SiN层1906之间。氧化层1904可以在n型源极1974与SiN层1908之间。
第一n型半导体鳍可包括n型源极1814、本征鳍1818、n型漏极1822、氧化层1802和SiN层1806。第二n型半导体鳍可包括n型漏极1816、本征鳍1820、p型源极1824、氧化层1804和SiN层1808。第一p型半导体鳍可包括p型源极1964、本征鳍1968、p型漏极1972、氧化层1902和SiN层1906。第二p型半导体鳍可包括p型漏极1966、本征鳍1970、n型源极1974、氧化层1904和SiN层1908。
可以在形成半导体鳍(例如，第一n型半导体鳍、第二n型半导体鳍、第一p型半导体鳍和第二p型半导体鳍)后创造STI层1812。例如，可以在基板102上沉积氧化层以形成STI层1812。在一具体实施例中，可以在沉积STI层1812后执行CMP以暴露SiN层1806、1808、1906和1908，并且可蚀刻(例如，干法蚀刻或湿法蚀刻)STI层1812以暴露SiN层1806、1808、1906和1908、氧化层1802、1804、1902和1904、n型漏极1822、n型源极1974、p型源极1824和p型漏极1972以及本征鳍1818、1820、1968和1970的侧面。可蚀刻(例如，干法蚀刻或湿法蚀刻)STI层1812以暴露n型源极1814、n型漏极1816、p型源极1964和p型漏极1966的侧面的一部分。可以清洗半导体鳍(例如，第一n型半导体鳍、第二n型半导体鳍、第一p型半导体鳍和第二p型半导体鳍)的暴露部分。
参照图20-21，公开了如在制造电子器件的过程期间形成的图1的结构100的侧视图的图示。氧化层2002可以被形成(例如，沉积)在第一n型半导体鳍和第二n型半导体鳍上，并且氧化层2102可以被形成在第一p型半导体鳍和第二p型半导体鳍上。可使用图案化来在氧化层2002和2102上形成虚设栅极。例如，多晶硅层可被沉积在氧化层2002上，被图案化并被蚀刻以在第一n型半导体鳍和第二n型半导体鳍上形成虚设栅极2004。虚设栅极2004可以是蚀刻后的多晶硅层的剩余部分。作为另一示例，多晶硅层可被沉积在氧化层2102上，被图案化并被蚀刻以在第一p型半导体鳍和第二p型半导体鳍上形成虚设栅极2104。虚设栅极2104可以是蚀刻后多晶硅层的剩余部分。
参照图22-23，公开了如在制造电子器件的过程期间形成的图1的结构100的侧视图的图示。层间介电(ILD)层2234(例如，氧化层)可被沉积在STI层1812的未被虚设栅极2004和2104覆盖的部分上。可执行CMP以暴露虚设栅极2004和2104。虚设栅极2004和氧化层2002可被移除(例如，蚀刻)以形成n型沟槽。
氧化层2202可以在第一n型半导体鳍和第二n型半导体鳍上的n型沟槽中形成。氧化层2202可包括高介电常数(高k)材料。例如，沉积氧化层2202可包括在第一n型半导体鳍和第二n型半导体鳍中的每一者上沉积氧化硅(Si)并且在该氧化硅上沉积氧化铪(Hf)。n型沟槽可以用第一金属(例如，n型金属)来填充以形成n型金属栅极(N MG)130和132。第一金属可包括氮化钛、铝化钛(TiAl)或两者。第一金属还可包括钨(W)、铝(Al)或两者。
虚设栅极2104和氧化层2102可被移除(例如，蚀刻)以形成p型沟槽。氧化层2302可以在第一p型半导体鳍和第二p型半导体鳍上的p型沟槽中形成。氧化层2302可包括高介电常数(高k)材料。例如，沉积氧化层2302可包括在第一p型半导体鳍和第二p型半导体鳍中的每一者上沉积氧化硅(Si)并且在该氧化硅上沉积氧化铪(Hf)。
p型沟槽可以用第二金属(例如，p型金属)来填充以形成p型金属栅极(P MG)180和182。第二金属可包括氮化钛(TiN)。第二金属还可包括钨(W)、铝(Al)或两者。可以在形成n型金属栅极130和132以及p型金属栅极180和182后沉积ILD层(例如，氧化层)。可执行化学机械平坦化(CMP)，例如以蚀刻和/或抛光第一金属和第二金属。
参照图24-25，公开了如在制造电子器件的过程期间形成的图1的结构100的侧视图的图示。ILD层2434可被沉积在结构100上。SiN层1806上的ILD层2434的一部分、SiN层1806和氧化层1802可被移除(例如，蚀刻)以形成暴露n型漏极1822的第一n型凹穴。SiN层1908上的ILD层2434的一部分、SiN层1908和氧化层1904可被移除(例如，蚀刻)以形成暴露n型源极1974的第二p型凹穴。
参照图26-27，公开了如在制造电子器件的过程期间形成的图1的结构100的侧视图的图示。分隔件134可以被形成在第一n型凹穴的侧壁上，并且分隔件186可以被形成在第二p型凹穴的侧壁上。例如，第一SiN层可以被形成(例如，沉积)在n型漏极1822上的第一n型凹穴中并且第二SiN层可以被形成(例如，沉积)在n型源极1974上的第二p型凹穴中。第一SiN层的一部分可被移除(例如，蚀刻)以形成分隔件134，并且第二SiN层的一部分可被移除(例如，蚀刻)以形成分隔件186。
n型层126(例如，N+)可以被形成在n型漏极1822上的分隔件134之间，并且n型层178(例如，N+)可以被形成在n型源极1974上的分隔件186之间。例如，n型层126和178可使用电子束(EB)光刻、外延法或两者来生长。
参照图28-29，公开了如在制造电子器件的过程期间形成的图1的结构100的侧视图的图示。可以在形成n型层126和178后沉积氧化层2802。可以图案化氧化层2802以覆盖n型层126和n型层178。例如，可将掩模敷设到氧化层2802的覆盖n型层126和n型层178的各部分，并且氧化层2802的剩余部分可被移除(例如，蚀刻)。
ILD层2434的处在SiN层1808上的第一部分、SiN层1808和氧化层1804可被移除以形成暴露p型源极1824的第一n型凹穴。ILD层2434的处在SiN层1906上的第二部分、SiN层1906和氧化层1902可被移除(例如，蚀刻)以形成暴露p型漏极1972的第二p型凹穴。
分隔件136可以形成在第一n型凹穴的侧壁上，并且分隔件184可以形成在第一p型凹穴的侧壁上。例如，第一SiN层可以被形成(例如，沉积)在p型源极1824上的第一n型凹穴中并且第二SiN层可以被形成(例如，沉积)在p型漏极1972上的第二p型凹穴中。第一SiN层的一部分可被移除(例如，蚀刻)以形成分隔件136，并且第二SiN层的一部分可被移除(例如，蚀刻)以形成分隔件184。
p型层128(例如，P+)可以被形成在p型源极1824上的分隔件136之间，并且p型层176(例如，P+)可以被形成在p型漏极1972上的分隔件184之间。例如，p型层128和176可使用电子束(EB)光刻、外延法或两者来生长。
参照图30-31，公开了如在制造电子器件的过程期间形成的图1的结构100的侧视图的图示。可以在形成p型层128和176后沉积ILD层3002(例如，氧化层)。可以在ILD层3002上执行CMP以暴露p型层128和176并且暴露n型层126和178。可以在执行CMP后沉积SiN层3004。
参照图32-33，公开了如在制造电子器件的过程期间形成的图1的结构100的侧视图的图示。可形成触点140、142、144、146、148、150、190、192、194、196、198和188。例如，可使用蚀刻来在结构100中形成凹穴。在一具体实施例中，可以将掩模敷设到SiN层3004，并且留任SiN层3004的各部分不被覆盖。可以在未被覆盖的各部分上执行蚀刻以形成凹穴。凹穴可以用导电材料(例如，金属、多晶硅或硅化物)来填充以形成触点140、142、144、146、148、150、190、192、194、196、198和188。可以在填充凹穴后执行CMP。
触点140可以是用于n型源极1814的源极触点，触点142可以是用于n型漏极1822的漏极触点，而触点144可以是用于n型金属栅极130的栅极触点。n型源极1814、n型漏极1822和n型金属栅极130可形成nMOS 104。nMOS 104可对应于n型鳍状场效应晶体管(nFinFET)。触点190可以是用于p型源极1964的源极触点，触点192可以是用于p型漏极1972的漏极触点，而触点194可以是用于p型金属栅极180的栅极触点。p型源极1964、p型漏极1972和p型金属栅极180可形成pMOS 114。pMOS 114可对应于p型鳍状场效应晶体管(pFinFET)。
触点148可以是用于p型源极1824的源极触点，触点146可以是用于n型漏极1816的漏极触点，而触点150可以是用于n型金属栅极132的栅极触点。p型源极1824、n型漏极1816和n型金属栅极132可形成nTFET 106。触点198可以是用于n型源极1974的源极触点，触点196可以是用于p型漏极1966的漏极触点，而触点188可以是用于p型金属栅极182的触点。n型源极1974、p型漏极1966和p型金属栅极182可形成pTFET 116。
nMOS 104可被配置成支持n型源极1814与n型漏极1822之间的垂直于基板102的电流方向。pMOS 114可被配置成支持p型源极1964与p型漏极1972之间的垂直于基板102的电流方向。
nTFET 106可被配置成支持p型源极1824与n型漏极1816之间的垂直于基板102的电流方向。pTFET 116可被配置成支持n型源极1974与p型漏极1966之间的垂直于基板102的电流方向。
结构100由此可包括CMOS晶体管(例如，nMOS 104和pMOS 114)和TFET(例如，nTFET106和pTFET 116)。nMOS 104、pMOS 114、nTFET 106或pTFET 116中的至少一者可被配置成支持源极与漏极之间的垂直于单个基板的电流方向。CMOS晶体管可以比TFET更快地执行操作，而TFET可消耗比CMOS晶体管更少的功率。例如，较高优先级的操作可被指派给CMOS晶体管，而较低优先级的操作可被指派给TFET。性能和功耗之间的平衡可通过向CMOS晶体管指派较高优先级(例如，关键)的操作并向TFET指派较低优先级(例如，非关键)的操作来达到。
图34是解说制造结构(例如，图2的结构200)的方法3400的具体实施例的流程图。结构200可包括迁移率增强强度层，如本文描述的。
方法3400包括在3402执行p阱图案化和P-注入或P-掺杂并执行n阱图案化和N-注入或N-掺杂。例如，图2的基板202的各部分可被图案化并掺杂以形成P阱和N阱，如参照图35-36描述的。例如，基板202的第一部分可进行P-掺杂以形成P阱，且基板202的第二部分可进行N-掺杂以形成N阱。在一具体实施例中，P阱和N阱可通过注入来形成。
方法3400还包括在3404形成STI层并形成虚设栅极。例如，STI层可以形成在图2的基板202上，如参照图35-36描述的。第一虚设栅极可以形成在P阱的第一部分上，如参照图35描述的。第二虚设栅极可以形成在N阱的第二部分上，如参照图36描述的。
方法3400还包括在3406执行nMOS漏极区域、nTFET漏极区域和pTFET源极区域图案化并执行NLDD/环型布植。例如，可将光阻剂敷设到图2的结构200并且可通过n型轻掺杂源极和漏极(LDD)注入或者通过n型袋状布植来形成n型区域，如参照图35-36描述的。
方法3400还包括在3408执行pMOS漏极区域、pTFET漏极区域和nTFET源极区域图案化，并执行PLDD/袋状布植。例如，可将光阻剂敷设到图2的结构200并且可通过p型轻掺杂源极和漏极(LDD)注入或者通过p型袋状布植来形成p型区域，如参照图37-38描述的。
方法3400还包括在3410形成分隔件。例如，可形成图2的分隔件244、246、248、250、294、296、298和252，如参照图39-40描述的。
方法3400还包括在3412执行nMOS漏极区域、nTFET漏极区域和pTFET源极区域图案化，并执行N+注入。例如，可通过图案化并执行N+注入或掺杂来形成图2的n型区域218、220、224和272，如参照图39-40描述的。
方法3400还包括在3414执行pMOS漏极区域、pTFET漏极区域和nTFET源极区域图案化并执行P+注入。例如，可通过图案化并执行P+注入或掺杂来形成图2的p型层222、268、270和274，如参照图41-42描述的。
方法3400还包括在3416沉积ILD层，执行CMP，移除虚设栅极，沉积高k(HK)层，形成n型金属栅极(N MG)和p型金属栅极(P MG)并执行金属栅极(MG)CMP。例如，可以在图2的结构200上沉积ILD层，并且可执行CMP，如参照图43-44描述的。可移除虚设栅极并且可沉积高k层，如参照图43-44描述的。可形成n型金属栅极(N MG)230和232以及p型金属栅极(P MG)280和282，如参照图43-44描述的。可执行CMP，如参照图43-44描述的。
方法3400还包括在3418执行nMOS漏极区域、nTFET漏极区域和pTFET源极区域图案化并移除氧化层的一部分。例如，可将光阻剂敷设到图2的结构200，并且可以在ILD层的未被该光阻剂覆盖的一部分上执行氧化蚀刻，如参照图45-46描述的。
方法3400还包括在3420在N+区域中形成凹穴，外延生长N+SiC区域，并沉积SiN层。例如，可以在图2的n型区域218、220、224和272中形成凹穴，如参照图47-48描述的。N型(例如，N+)碳化硅(SiC)区域可以在凹穴中外延生长，如参照图47-48描述的。迁移率增强强度层可包括N型碳化硅区域。
方法3400还包括在3422执行pMOS漏极区域、pTFET漏极区域和nTFET源极区域图案化并移除ILD(例如，SiN/氧化物)层。例如，可以在形成n型SiC区域后将ILD层(例如，一氮化硅(SiN)层或氧化层)敷设到图2的结构200，如参照图49-50描述的。可以在敷设ILD层后将光阻剂敷设到图2的结构200，如参照图49-50描述的。可执行蚀刻以移除ILD层的未被光阻剂覆盖的部分，如参照图49-50描述的。
方法3400还包括在3424在P+区域中形成凹穴，外延生长P+SiGe区域，移除ILD(例如，SiN/氧化物)层，沉积ILD(例如，氧化物)层，并执行CMP。例如，可以在图2的p型区域222、268、270和274中形成凹穴，如参照图51-52描述的。p型(例如，P+)硅锗(SiGe)区域可以在凹穴中外延生长，如参照图51-52描述的。迁移率增强强度层可包括P型硅锗区域。可以在形成p型SiGe区域后在结构200上沉积ILD层，并行可执行CMP，如参照图53-54描述的。
方法3400还包括在3426执行触点图案化以将栅极连接到源极和漏极。可以在结构200中形成用于图2的触点201、203、205、207、209、211、213、215、217、219、221和223的凹穴，如参照图55-56描述的。
方法3400还包括在3428沉积触点金属并执行CMP。可以用导电材料(例如，金属)来填充凹穴以形成图2的触点201、203、205、207、209、211、213、215、217、219、221和223，如参照图55-56描述的。可执行CMP。
n型源极4734、n型漏极4736和n型金属栅极230可形成图2的nMOS 204。nMOS 204可对应于平面nMOS。p型源极5284、p型漏极5286和p型金属栅极280可形成pMOS 214。pMOS 214可对应于平面pMOS。
p型源极5140、n型漏极4738和n型金属栅极232可形成图2的nTFET 206。n型源极4890、p型漏极5288和p型金属栅极282可形成图2的pTFET 216。
方法3400由此可使得能够在单个基板上制造CMOS晶体管(例如，nMOS 204和pMOS214)和TFET(例如，nTFET 206和pTFET 216)。nMOS 204、pMOS 214、nTFET 206或pTFET 216中的至少一者可包括迁移率增强强度层。例如，迁移率增强强度层可包括碳化硅或硅锗中的至少一者。迁移率增强强度层可提供压缩强度、拉伸强度或两者。CMOS晶体管可执行较高优先级(例如，关键)的操作，而TFET可执行较低优先级(例如，非关键)的操作。例如，较高优先级的操作可被指派给CMOS晶体管，而较低优先级的操作可被指派给TFET。
如本文描述的，图35-56解说了如在制造电子器件(例如，半导体器件、集成电路器件或另一电子器件)的方法的多个阶段期间形成的图2的结构200的侧视图。结构200可包括形成在单个基板上的平面CMOS晶体管和平面TFET。平面CMOS晶体管或平面TFET中的至少一者可包括迁移率增强强度层。迁移率增强强度层可提供压缩强度、拉伸强度或两者。
参照图35-36，公开了如在制造电子器件的过程期间形成的图2的结构200的侧视图的图示。结构200包括基板202。基板202可包括III-V复合层或硅(Si)层。基板202可以用第一导电类型(例如，p型)的杂质来掺杂。基板202可以是低掺杂的(例如，p-型低掺杂)。例如，基板202可通过每特定数目(例如，1亿)的硅原子添加一个p型掺杂物原子(例如，硼、磷或砷)来形成。在一具体实施例中，基板202可包括本征(例如，非掺杂或低掺杂)层。
基板202包括P阱3504、P阱3506、N阱3654和N阱3656。例如，基板202的第一n型区域和第二n型区域可以用第一导电类型的杂质来掺杂(例如，轻p型)以分别形成P阱3504和P阱3506。作为另一示例，基板102的第一p型区域和第二p型区域可以用第二导电类型的杂质来掺杂(例如，轻n型)以分别形成N阱3654和N阱3656。
STI层3508可被形成在结构200上。例如，可使用图案化来在结构200中形成凹穴。凹穴可以用氧化物来填充以形成STI层3508。
氧化层可被敷设到结构200。氧化层可被图案化。例如，可将掩模敷设到氧化层并且留任氧化层的各部分不被覆盖。氧化层的未被覆盖的部分可被蚀刻以形成氧化层3518、3522、3618和3622。
虚设栅极3520、3524、3620和3624可以分别形成在氧化层3518、3522、3618和3622上。可使用图案化来形成虚设栅极3520、3524、3620和3624。例如，可以在形成氧化层3518、3522、3618和3622后在结构200上沉积多晶硅层。多晶硅层可被图案化并蚀刻以形成虚设栅极3520、3524、3620和3624。
可以在形成虚设栅极3520、3524、3620和3624后将光阻剂3502敷设到结构200。光阻剂3502可覆盖虚设栅极3524的一部分以及P阱3506的一部分。光阻剂3502还可覆盖虚设栅极3620、虚设栅极3624的一部分、N阱3654、以及N阱3656的一部分。结构200可包括n型区域3510、3512、3516和3664。n型区域3510、3512、3516和3664可通过n型轻掺杂的源极和漏极(LDD)注入或通过n型袋状布植来形成。n型区域3510、3512、3516和3664可以形成在P阱3504、P阱3506和P阱3656的被暴露(例如，未被光阻剂3502覆盖)的部分上。可以在形成n型区域3510、3512、3516和3664后移除(例如，蚀刻)光阻剂3502。
参照图37-38，公开了如在制造电子器件的过程期间形成的图2的结构200的侧视图的图示。光阻剂3702可被敷设到结构200。光阻剂3702可覆盖P阱3504、虚设栅极3520、P阱3506的一部分、虚设栅极3524的一部分。光阻剂3702还可覆盖虚设栅极3624的一部分和N阱3656的一部分。结构200可包括p型区域3714、3860、3862和3866。p型区域3714、3860、3862和3866可通过p型LDD注入或p型袋状布植来形成。p型区域3714、3860、3862和3866可以形成在P阱3506、N阱3654和N阱3656的被暴露(例如，未被光阻剂3702覆盖)的部分上。可以在形成p型区域3714、3860、3862和3866后移除(例如，蚀刻)光阻剂3702。
参照图39-40，公开了如在制造电子器件的过程期间形成的图2的结构200的侧视图的图示。结构200可包括分隔件244、246、248、250、294、296、298和252。例如，SiN层可以在结构200上形成(例如，沉积)在虚设栅极3520、3524、3620和3624旁。SiN层的各部分可被移除(例如，蚀刻)以形成分隔件244、246、248、250、294、296、298和252。
可以在形成分隔件244、246、248、250、294、296、298和252后将光阻剂3902敷设到结构200。光阻剂3902可覆盖P阱3506的一部分以及虚设栅极3524的一部分。光阻剂3902还可覆盖N阱3654、虚设栅极3620、虚设栅极3624的一部分、以及N阱3656的一部分。结构200可包括n型区域218(例如，N+源极)、220(例如，N+漏极)、224(例如，N+漏极)和272(例如，N+源极)。例如，n型区域218、220、224和272可以在形成光阻剂3902后通过执行n型(例如，N+)注入来形成。可以在形成n型区域218、220、224和272后移除(例如，蚀刻)光阻剂3902。
参照图41-42，公开了如在制造电子器件的过程期间形成的图2的结构200的侧视图的图示。光阻剂4102可以在移除光阻剂3902后被敷设到结构200。光阻剂4102可覆盖P阱3504、虚设栅极3520、P阱3506的一部分以及虚设栅极3524的一部分。光阻剂4102还可覆盖虚设栅极3624的一部分和N阱3656的一部分。结构200可包括p型区域222(例如，P+源极)、268(例如，P+漏极)、270(例如，P+漏极)和274(例如，P+源极)。例如，p型区域222、268、270和274可以在形成光阻剂4102后通过执行p型(例如，P+)注入来形成。可以在形成p型区域222、268、270和274后移除(例如，蚀刻)光阻剂4102。
参照图43-44，公开了如在制造电子器件的过程期间形成的图2的结构200的侧视图的图示。ILD层4302可被敷设到结构200。ILD层可被蚀刻或抛光以暴露虚设栅极3520、3524、3620和3624。虚设栅极3520、3524、3620和3624以及氧化层3518、3522、3618和3622可被移除(例如，蚀刻)以形成分隔件244、246、248、250、294、296、298和252中的每一对之间的凹穴。高介电常数(高k)层可被敷设在凹穴中。高k层可包括氧化铪层和另一氧化(例如，氧化硅)层高介电常数(HK)层4326可被敷设在分隔件244与246之间的凹穴中，HK层4328可被敷设在分隔件248与250之间的凹穴中，HK层4476可被敷设在分隔件294与296之间的凹穴中，而HK层4478可被敷设在分隔件298与252之间的凹穴中。
分隔件244与246之间的凹穴以及分隔件248与250之间的凹穴可以用第一金属(例如，n型金属)来填充以分别形成n型金属栅极230和232。分隔件294与296之间的凹穴以及分隔件298与252之间的凹穴可以用第二金属(例如，p型金属)来填充以分别形成p型金属栅极280和282。可执行化学机械平坦化(CMP)，例如以蚀刻和/或抛光第一金属和第二金属。
参照图45-46，公开了如在制造电子器件的过程期间形成的图2的结构200的侧视图的图示。光阻剂4502可被敷设到结构200。光阻剂4502可覆盖n型金属栅极232的一部分。光阻剂4502还可覆盖ILD层4302的对应于(例如，覆盖)p型区域222和分隔件250的部分。例如，光阻剂4502可以不被敷设到(例如，可以从其被蚀刻)ILD层4302的与至少分隔件244、246和248、n型区域218、220和224以及STI层3508的第一部分相对应(例如，覆盖上述各项)的部分。作为另一示例，光阻剂4502可以不被敷设到(例如，可以从其被蚀刻)n型金属栅极230、以及n型金属栅极232的一部分。
光阻剂4502可覆盖p型金属栅极280、p型金属栅极282的一部分、以及STI层3508的第二部分。光阻剂4502还可覆盖ILD层4302的对应于(例如，覆盖)p型区域268、270和274以及分隔件294、296和298的部分。例如，光阻剂4502可以不被敷设到(例如，可以从其蚀刻)ILD层4302的对应于至少n型区域272和分隔件252的部分。作为另一示例，光阻剂4502可以不被敷设到(例如，可以从其蚀刻)p型金属栅极282的一部分。
可以在敷设光阻剂4502后执行氧化蚀刻。氧化蚀刻可移除ILD层4302的未被光阻剂4502覆盖的部分。例如，氧化蚀刻可移除ILD层4302的与至少n型区域218、220、224和272、分隔件244、246、248和252以及STI层3508的第一部分相对应的部分。可以在执行氧化蚀刻后移除光阻剂4502。
参照图47-48，公开了如在制造电子器件的过程期间形成的图2的结构200的侧视图的图示。可以在n型区域218、220、224和272中形成(例如，通过湿法/干法蚀刻)凹穴。n型区域218、220、224和272中的每一者可包括迁移率增强强度层。例如，碳化硅(SiC)区域可以在凹穴中被外延生长。每一SiC区域可以是n型(例如，N+)区域。例如，结构200可包括形成在n型区域218中的凹穴中的n型源极4734(例如，N+SiC区域)、形成在n型区域220中的凹穴中的n型漏极4736(例如，N+SiC区域)、形成在n型区域224中的凹穴中的n型漏极4738(例如，N+SiC区域)以及形成在n型区域272中的凹穴中的n型源极4890(例如，N+SiC区域)。n型源极4734、n型漏极4736、n型漏极4738或n型源极4890中的至少一者可以是迁移率增强强度层(例如，SiC区域)。迁移率增强强度层可提供压缩强度、拉伸强度或两者。
参照图49-50，公开了如在制造电子器件的过程期间形成的图2的结构200的侧视图的图示。可以在形成n型源极4734和4890以及n型漏极4736和4738后将ILD层4802(例如，氧化层或一氮化硅(SiN)层)敷设到结构200。光阻剂4904可被敷设到结构200。例如，光阻剂4904可覆盖ILD层4902的与至少n型源极4734和4890、n型漏极4736和4738、分隔件244、246、248和252以及STI层3508的第一部分相对应(例如，覆盖)的部分。光阻剂4904还可覆盖n型金属栅极230、n型金属栅极232的一部分、以及p型金属栅极282的一部分。光阻剂4904可以不被敷设到(例如，可以从其蚀刻)ILD层4902的对应于至少p型区域222、268、270和274以分隔件250、294、296和298的部分。光阻剂4904可以不被敷设到(例如，可以从其蚀刻)n型金属栅极232的一部分、p型金属栅极280、以及p型金属栅极282的一部分。
可以在敷设光阻剂4904后在结构200上执行蚀刻(例如，氧化蚀刻或SiN蚀刻)。蚀刻可移除ILD层4902的未被光阻剂4904覆盖的部分。例如，蚀刻可移除ILD层4902的对应于(例如，覆盖)至少p型区域222、268、270和274以及分隔件250、294、296和298的部分。可以在蚀刻ILD层4902后移除(例如，蚀刻)光阻剂4904。
参照图51-52，公开了如在制造电子器件的过程期间形成的图2的结构200的侧视图的图示。可以在p型区域222、268、270和274中的每一者中形成(例如，通过湿法/干法蚀刻)凹穴。p型区域222、268、270和274中的每一者可包括迁移率增强强度层。例如，硅锗区域可以在凹穴中被外延生长。每一硅锗区域可以是p型(例如，P+)区域。例如，结构200可包括形成在p型区域222中的凹穴中的p型源极5140(例如，P+硅锗区域)、形成在p型区域268中的凹穴中的p型源极5284(例如，P+硅锗区域)、形成在p型区域270中的凹穴中的p型漏极5286(例如，P+硅锗区域)以及形成在p型区域274中的凹穴中的p型漏极5288(例如，P+硅锗区域)。p型源极5140、p型源极5284、p型漏极5286或p型漏极5288中的至少一者可包括迁移率增强强度层(例如，硅锗区域)。迁移率增强强度层可提供压缩强度、拉伸强度或两者。
参照图53-54，公开了如在制造电子器件的过程期间形成的图2的结构200的侧视图的图示。可以在形成p型源极5140和5284以及p型漏极5286和5288后在结构200上执行蚀刻(例如，氧化蚀刻或SiN蚀刻)。可执行蚀刻以移除ILD层4902的剩余部分。ILD层5302可以在移除ILD层4902后被敷设到结构200。可以在ILD层5302上执行化学机械平坦化(CMP)。
参照图55-56，公开了如在制造电子器件的过程期间形成的图2的结构200的侧视图的图示。可形成触点201、203、205、207、209、211、213、215、217、219、221和223。例如，可使用蚀刻来在结构200中形成凹穴。在一具体实施例中，可以将掩模敷设到ILD层5302，并且留任ILD层5302的各部分不被覆盖。可以在未被覆盖的各部分上执行蚀刻以形成凹穴。凹穴可以用导电剂(例如，金属、多晶硅或硅化物)来填充以形成触点201、203、205、207、209、211、213、215、217、219、221和223。
触点201可以是用于n型源极4734的源极触点，触点205可以是用于n型漏极4736的漏极触点，而触点203可以是用于n型金属栅极230的栅极触点。n型源极4734、n型漏极4736和n型金属栅极230可形成nMOS 204。nMOS 204可对应于平面nMOS。触点213可以是用于p型源极5284的源极触点，触点217可以是用于p型漏极5286的漏极触点，而触点215可以是用于p型金属栅极280的栅极触点。p型源极5284、p型漏极5286和p型金属栅极280可形成pMOS214。pMOS 214可对应于平面pMOS。
触点211可以是用于p型源极5140的源极触点，触点207可以是用于n型漏极4738的漏极触点，而触点209可以是用于n型金属栅极232的栅极触点。p型源极5140、n型漏极4738和n型金属栅极232可形成nTFET 206。触点223可以是用于n型源极4890的源极触点，触点219可以是用于p型漏极5288的漏极触点，而触点221可以是用于p型金属栅极282的栅极触点。n型源极4890、p型漏极5288和p型金属栅极282可形成pTFET 216。
结构200由此可包括CMOS晶体管(例如，nMOS 204和pMOS 214)和TFET(例如，nTFET206和pTFET 216)。nMOS 204、pMOS 214、nTFET 206或pTFET 216中的至少一者可包括迁移率增强强度层。迁移率增强强度层可提供压缩强度、拉伸强度或两者。
图57是解说制造结构(例如，图1的结构100)的方法5700的具体实施例的流程图。方法5700包括在5702在单个基板上形成互补金属氧化物半导体(CMOS)晶体管。例如，包括图1的nMOS 104和pMOS 114的CMOS晶体管可以形成在基板102上，如参照图3-33描述的。
该方法5700还包括在5704在该单个基板上形成隧道场效应晶体管(TFET)。例如，包括图1的nTFET 106和pTFET 116的TFET晶体管可以形成在基板102上，如参照图3-33描述的。CMOS晶体管或TFET晶体管中的至少一者可被配置成支持源极与漏极之间的垂直于单个基板的电流方向。例如，nMOS 104可支持n型源极1814与n型漏极1822之间的垂直于基板102的电流方向。作为另一示例，pMOS 114可支持p型源极1964与p型漏极1972之间的垂直于基板102的电流方向。作为另一示例，nTFET 106可支持p型源极1824与n型漏极1816之间的电流方向。作为另一示例，pTFET 116可支持n型源极1974与p型漏极1966之间的电流方向。
方法5700可使得能够在单个基板上制造包括CMOS晶体管和TFET的结构(例如，图1的结构100)。CMOS晶体管可执行较高优先级(例如，关键)的操作，而TFET可执行较低优先级(例如，非关键)的操作。例如，较高优先级的操作可被指派给CMOS晶体管，而较低优先级的操作可被指派给TFET。
图58是解说制造结构(例如，图2的结构200)的方法5800的具体实施例的流程图。方法5800包括在5802在单个基板上形成平面互补金属氧化物半导体(CMOS)晶体管。例如，包括图2的nMOS 204和pMOS 214的平面CMOS晶体管可以形成在基板202上，如参照图34-56描述的。
该方法5800还包括在5804在该单个基板上形成平面隧道场效应晶体管(TFET)。例如，包括图2的nTFET 206和pTFET 216的TFET晶体管可以形成在基板202上，如参照图34-56描述的。平面CMOS晶体管或平面TFET中的至少一者可包括迁移率增强强度层。例如，nMOS204可包括n型源极4734、n型漏极4736或两者。n型源极4734、n型漏极4736或两者可对应于迁移率增强强度层。作为另一示例，pMOS 214可包括p型源极5140、n型漏极4738或两者。p型源极5140、n型漏极4738或两者可对应于迁移率增强强度层。作为另一示例，nTFET 206可包括p型源极5284、p型漏极5286或两者。p型源极5284、p型漏极5286或两者可对应于迁移率增强强度层。作为另一示例，pTFET 216可包括p型漏极5288、n型源极4890或两者。p型漏极5288、n型源极4890或两者可对应于迁移率增强强度层。迁移率增强强度层可包括碳化硅或硅锗中的至少一者。迁移率增强强度层可提供压缩强度、拉伸强度或两者。
方法5800可使得能够在单个基板上制造包括平面CMOS晶体管和平面TFET的结构(例如，图2的结构200)。平面CMOS晶体管可执行较高优先级(例如，关键)的操作，而平面TFET可执行较低优先级(例如，非关键)的操作。例如，较高优先级的操作可被指派给平面CMOS晶体管，而较低优先级的操作可被指派给平面TFET。
参照图59，描绘了无线通信设备的特定解说性实施例的框图并将其一般地标示为5900。无线通信设备5900包括处理器5910(诸如数字信号处理器(DSP))，该处理器610耦合到存储器5932(例如，随机存取存储器(RAM)、闪存、只读存储器(ROM)、可编程只读存储器(PROM)、可擦式可编程只读存储器(EPROM)、电可擦式可编程只读存储器(EEPROM)、寄存器、硬盘、可移动盘、压缩盘只读存储器(CD-ROM)、或本领域中所知的任何其他形式的非瞬态存储介质)。处理器5910可包括图1的器件100、图2的器件200或两者。在特定实施例中，存储器5932可以包括图1的器件100、图2的器件200或两者。
图59还示出了耦合到处理器5910和显示器5928的显示控制器5926。编码器/解码器(CODEC)5934也可耦合到处理器5910。扬声器5936和话筒5938可耦合到CODEC 5934。
图59进一步指示无线控制器5940可被耦合至处理器5910并且可以进一步耦合到天线5942。在特定实施例中，处理器5910、显示控制器5926、存储器5932、CODEC 5934以及无线控制器5940被包括在系统级封装或片上系统设备5922中。在特定实施例中，输入设备5930和电源5944被耦合至片上系统设备5922。此外，在一特定实施例中，如图59中所解说的，显示器5928、输入设备5930、扬声器5936、话筒5938、天线5942和电源5944在片上系统设备5922外部。然而，显示器5928、输入设备5930、扬声器5936、话筒5938、天线5942和电源5944中的每一者可耦合到片上系统设备5922的组件(诸如接口或控制器)。天线5942、显示控制器5926、CODEC 5934、无线控制器5940、输入设备5930、电源5944、扬声器5936、话筒5938、显示器5928或其组合可包括图1的器件100、图2的器件200或两者。
无线通信设备5900可包括移动电话、蜂窝电话、便携式计算机、无线电、卫星无线电、通信设备、便携式音乐播放器、便携式数字视频播放器、导航设备、个人数字助理(PDA)、移动位置数据单元、机顶盒、娱乐单元、固定位置数据单元、台式计算机、监视器、计算机监视器、电视机、调谐器、音乐播放器、数字音乐播放器、视频播放器、数字视频播放器、数字视频碟(DVD)播放器、或其组合。
前面公开的设备和功能性(例如，如参照图1-59中的任一者或多者描述的)可以被设计并配置到存储在计算机可读介质上的计算机文件(例如，RTL、GDSII、GERBER等)中。计算机可读介质可以是非瞬态的。计算机文件(例如，数据文件)可指示对应于一个或多个半导体器件的设计信息。一些或全部此类文件可被提供给基于设计信息来制造器件的制造处置者。结果得到的产品包括半导体晶片，其随后被切割成半导体管芯并被封装成半导体芯片。这些半导体芯片可以在上文描述的设备中采用。
尽管图1-59中的一个或多个图可能解说了根据本公开的教导的各系统、设备、和/或方法，但本公开不限于这些解说的系统、设备、和/或方法。本公开的各实施例可以合适地用在包括集成电路系统(包括存储器、处理器和片上电路系统)的任何设备中。
图1-59中任一者的如本文所解说或描述的一个或多个功能或组件可与图1-59中另一者的一个或多个其他部分相组合。因此，本文中所描述的任何单个实施例都不应被解释为是限定性的，并且可以合适地组合本公开的各实施例而不脱离本公开的教导。
技术人员将进一步领会，结合本文所公开的实施例来描述的各种解说性逻辑框、配置、模块、电路、和算法步骤可被实现为电子硬件、由处理器执行的计算机软件、或这两者的组合。各种解说性组件、框、配置、模块、电路、和步骤已经在上文以其功能性的形式作了一般化描述。此类功能性是被实现为硬件还是处理器可执行指令取决于具体应用和加诸于整体系统的设计约束。技术人员可针对每种特定应用以不同方式来实现所描述的功能性，但此类实现决策不应被解读为致使脱离本公开的范围。
结合本文所公开的实施例描述的方法或算法的各步骤可直接在硬件、由处理器执行的软件模块、或这两者的组合中体现。软件模块可驻留在随机存取存储器(RAM)、闪存、只读存储器(ROM)、可编程只读存储器(PROM)、可擦式可编程只读存储器(EPROM)、电可擦式可编程只读存储器(EEPROM)、寄存器、硬盘、可移动盘、压缩盘只读存储器(CD-ROM)、或本领域中所知的任何其他形式的非瞬态存储介质中。示例性存储介质耦合到处理器，以使该处理器能从/向该存储介质读写信息。在替换方案中，存储介质可以被整合到处理器。处理器和存储介质可驻留在专用集成电路(ASIC)中。ASIC可驻留在计算设备或用户终端中。在替换方案中，处理器和存储介质可作为分立组件驻留在计算设备或用户终端中。存储设备不是信号。
提供前面对所公开的实施例的描述是为了使本领域技术人员皆能制作或使用所公开的实施例。对这些实施例的各种修改对于本领域技术人员而言将是显而易见的，并且本文所定义的原理可被应用于其他实施例而不会脱离本公开的范围。由此，本公开并非旨在被限定于本文所示出的实施例，而是应被授予与如由所附权利要求定义的原理和新颖性特征一致的最广的可能范围。

Claims (34)

1.一种包括结构的装置，所述结构包括：
单个基板；
形成在所述单个基板上的平面互补金属氧化物半导体(CMOS)晶体管；
形成在所述单个基板上的平面隧道场效应晶体管(TFET)；以及
被包括在所述平面CMOS晶体管中或者被包括在所述平面TFET中的迁移率增强强度层。
2.如权利要求1所述的装置，其特征在于，所述迁移率增强强度层包括碳化硅或硅锗中的至少一者。
3.如权利要求1所述的装置，其特征在于，所述迁移率增强强度层对应于所述平面CMOS晶体管的n型源极或者所述平面CMOS晶体管的n型漏极。
4.如权利要求3所述的装置，其特征在于，所述n型源极和所述n型漏极包括碳化硅。
5.如权利要求1所述的装置，其特征在于，所述迁移率增强强度层对应于所述平面CMOS晶体管的p型源极或者所述平面CMOS晶体管的p型漏极。
6.如权利要求5所述的装置，其特征在于，所述p型源极和所述p型漏极包括硅锗。
7.如权利要求1所述的装置，其特征在于，所述迁移率增强强度层对应于所述平面TFET的p型源极或者所述平面TFET的n型漏极。
8.如权利要求7所述的装置，其特征在于，所述p型源极包括硅锗，并且其中所述n型漏极包括碳化硅。
9.如权利要求1所述的装置，其特征在于，所述迁移率增强强度层对应于所述平面TFET的n型源极或者所述平面TFET的p型漏极。
10.如权利要求9所述的装置，其特征在于，所述n型源极包括碳化硅，并且其中所述p型漏极包括硅锗。
11.一种包括结构的装置，所述结构包括：
单个基板；
形成在所述单个基板上的互补金属氧化物半导体(CMOS)晶体管；以及
形成在所述单个基板上的隧道场效应晶体管(TFET)，所述CMOS晶体管或所述TFET中的至少一者被配置成支持源极与漏极之间的垂直于所述单个基板的电流方向。
12.如权利要求11所述的装置，其特征在于，所述CMOS晶体管是鳍状场效应晶体管(finFET)。
13.如权利要求11所述的装置，其特征在于，进一步包括：
所述CMOS晶体管的第一n型源极和第一p型源极；以及
所述TFET的第一n型漏极和第一p型漏极，
其中所述第一n型源极、所述第一p型源极、所述第一n型漏极和所述第一p型漏极是共平面的。
14.如权利要求13所述的装置，其特征在于，进一步包括：
所述CMOS晶体管的第二n型漏极和第二p型漏极；以及
所述TFET的第二p型源极和第二n型源极，
其中所述第二n型漏极与所述第一n型源极对准，
其中所述第二p型漏极与所述第一p型源极对准，
其中所述第二p型源极与所述第一n型漏极对准，
其中所述第二n型源极与所述第一p型漏极对准，并且
其中所述第二n型漏极、所述第二p型漏极、所述第二n型源极和所述第二p型源极是共平面的。
15.如权利要求14所述的装置，其特征在于，进一步包括：
所述CMOS晶体管的第一本征层，所述第一本征层在所述第一n型源极与所述第二n型漏极之间；
所述CMOS晶体管的第二本征层，所述第二本征层在所述第一p型源极与所述第二p型漏极之间；
所述TFET的第三本征层，所述第三本征层在所述第一n型漏极与所述第二p型源极之间；以及
所述TFET的第四本征层，所述第四本征层在所述第一p型漏极与所述第二n型源极之间，
其中所述第一本征层、所述第二本征层、所述第三本征层和所述第四本征层是共平面的。
16.一种形成结构的方法，所述方法包括：
在单个基板上形成互补金属氧化物半导体(CMOS)晶体管；以及
在所述单个基板上形成隧道场效应晶体管(TFET)，所述CMOS晶体管或所述TFET中的至少一者被配置成支持源极与漏极之间的垂直于所述单个基板的电流方向。
17.如权利要求16所述的方法，其特征在于，形成所述CMOS晶体管包括在所述单个基板上形成第一n型源极和第一p型源极，并且其中形成所述TFET包括在所述单个基板上形成第一n型漏极和第一p型漏极。
18.如权利要求17所述的方法，其特征在于，所述第一n型源极、所述第一n型漏极、所述第一p型源极和所述第一p型漏极是共平面的。
19.如权利要求17所述的方法，其特征在于，形成所述CMOS晶体管包括在所述第一n型源极上形成第二n型漏极以及在所述第一p型源极上形成第二p型漏极，并且其中形成所述TFET包括在所述第一n型漏极上形成第二p型源极以及在所述第一p型漏极上形成第二n型源极。
20.如权利要求19所述的方法，其特征在于，所述第二n型漏极、所述第二p型源极、所述第二p型漏极和所述第二n型源极是共平面的。
21.如权利要求19所述的方法，其特征在于，形成所述CMOS晶体管包括在所述第一n型源极上形成第一本征层，其中所述第二n型漏极被形成在所述第一本征层上，其中形成所述TFET包括在所述第一n型漏极上形成第二本征层，并且其中所述第二p型源极被形成在所述第二本征层上。
22.如权利要求21所述的方法，其特征在于，所述第一本征层和所述第二本征层是共平面的。
23.如权利要求19所述的方法，其特征在于，形成所述CMOS晶体管包括在所述第一p型源极上形成第一本征层，其中所述第二p型漏极被形成在所述第一本征层上，其中形成所述TFET包括在所述第一p型漏极上形成第二本征层，并且其中所述第二n型源极被形成在所述第二本征层上。
24.如权利要求23所述的方法，其特征在于，所述第一本征层和所述第二本征层是共平面的。
25.一种形成结构的方法，所述方法包括：
在单个基板上形成平面互补金属氧化物半导体(CMOS)晶体管；以及
在所述单个基板上形成平面隧道场效应晶体管(TFET)，其中所述平面CMOS晶体管或所述平面TFET中的至少一者包括迁移率增强强度层。
26.如权利要求25所述的方法，其特征在于，所述迁移率增强强度层包括碳化硅或硅锗中的至少一者。
27.如权利要求25所述的方法，其特征在于，进一步包括形成所述平面CMOS晶体管的第一n型源极、第一p型源极、第一n型漏极和第一p型漏极，其中所述迁移率增强强度层包括所述第一n型源极、所述第一p型源极、所述第一n型漏极或所述第一p型漏极中的至少一者。
28.如权利要求25所述的方法，其特征在于，进一步包括形成所述平面TFET的第二p型源极、第二n型源极、第二n型漏极和第二p型漏极，其中所述迁移率增强强度层包括所述第二n型源极、所述第二p型源极、所述第二n型漏极或所述第二p型漏极中的至少一者。
29.如权利要求28所述的方法，其特征在于，所述第二n型源极或所述第二n型漏极中的至少一者包括碳化硅。
30.如权利要求28所述的方法，其特征在于，所述第二p型源极或所述第二p型漏极中的至少一者包括硅锗。
31.一种存储数据的计算机可读介质，所述数据能被制造装备用来形成一种器件，所述器件包括：
单个基板；
形成在所述单个基板上的平面互补金属氧化物半导体(CMOS)晶体管；
形成在所述单个基板上的平面隧道场效应晶体管(TFET)；以及
被包括在所述平面CMOS晶体管中或者被包括在所述平面TFET中的迁移率增强强度层。
32.如权利要求31所述的计算机可读介质，其特征在于，所述迁移率增强强度层包括碳化硅或硅锗中的至少一者。
33.一种存储数据的计算机可读介质，所述数据能被制造装备用来形成一种器件，所述器件包括：
单个基板；
形成在所述单个基板上的互补互补金属氧化物半导体(CMOS)晶体管；以及
形成在所述单个基板上的隧道场效应晶体管(TFET)，所述CMOS晶体管或所述TFET中的至少一者被配置成支持源极与漏极之间的垂直于所述单个基板的电流方向。
34.如权利要求33所述的计算机可读介质，其特征在于，所述CMOS晶体管包括鳍状场效应晶体管(finFET)。
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