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CN107393918B - 半导体存储器件和形成半导体存储器件的方法 - Google Patents

半导体存储器件和形成半导体存储器件的方法 Download PDF

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CN107393918B CN201710310121.XA CN201710310121A CN107393918B CN 107393918 B CN107393918 B CN 107393918B CN 201710310121 A CN201710310121 A CN 201710310121A CN 107393918 B CN107393918 B CN 107393918B
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Abstract

提供了半导体器件。一种半导体器件包括衬底。该半导体器件包括在衬底上的堆叠结构。堆叠结构包括第一绝缘材料和在第一绝缘材料上的第二绝缘材料。该半导体器件包括从堆叠结构的第一绝缘材料的侧壁延伸到堆叠结构的第二绝缘材料的侧壁的一部分上的间隔物。此外，该半导体器件包括在间隔物上的导电线。还提供了形成半导体器件的方法。

Description

半导体存储器件和形成半导体存储器件的方法
相关申请的交叉引用
本美国非临时专利申请根据35U.S.C§119要求2016年5月4日向韩国知识产权局递交的韩国专利申请10-2016-0055607以及2017年5月2日向美国专利商标局递交的美国专利申请15/584,342的优先权，其全部公开内容通过引用合并于此。
技术领域
本公开涉及半导体器件。
背景技术
半导体器件由于其小尺寸、多功能特性和/或低制造成本而广泛用于电子工业中。然而，半导体器件已经与电子工业的发展高度集成。半导体器件中所包括的图案的宽度已经减小，以增加半导体器件的集成密度。然而，由于可能需要新的曝光技术和/或昂贵的曝光技术来形成精细图案，所以可能难以高度集成半导体器件。因此，正在进行新集成技术的研究。
发明内容
本发明构思的各种实施例可以提供能够改善可靠性的半导体器件及其制造/形成方法。
根据一些实施例，半导体器件可以包括衬底。半导体器件可以包括在衬底上的多个堆叠结构。该多个堆叠结构中的每一个堆叠结构可以包括第一绝缘材料和在第一绝缘材料上的第二绝缘材料。半导体器件可以包括间隔物，该间隔物包括从该多个堆叠结构中一个堆叠结构的第一绝缘材料的侧壁延伸到该多个堆叠结构中该个堆叠结构的第二绝缘材料的侧壁的一部分上的第一侧壁。此外，半导体器件可以包括在第二绝缘材料上并在间隔物的第二侧壁上的导电线。
根据一些实施例，半导体器件可以包括衬底。半导体器件可以包括在衬底的包括多个有源区的单元区上的多个单元导电线。半导体器件可以包括在衬底的与多个有源区间隔开的区域上的第一绝缘材料和第二绝缘材料的堆叠。第一绝缘材料和第二绝缘材料可以是彼此不同的绝缘材料。半导体器件可以包括从第一绝缘材料的相应相对侧壁延伸到第二绝缘材料的相应相对侧壁的至少一部分上的第一间隔物和第二间隔物。此外，半导体器件可以包括在第一间隔物和第二间隔物上的导电线。
根据一些实施例，半导体器件可以包括衬底。半导体器件可以包括在衬底的单元区上的单元导电线。半导体器件可以包括在衬底的与单元区相邻的区域上的第一绝缘材料和第二绝缘材料的堆叠。单元导电线可以包括第二绝缘材料的第一层和第二层。半导体器件可以包括在堆叠上的一对间隔物。间隔物之一的最上表面可以在第一水平，该第一水平在第一绝缘材料和第二绝缘材料的界面的第二水平与第二绝缘材料的最上表面的第三水平之间。第二水平可以与单元导电线的第二绝缘材料的第一层和第二层之间的界面共面，或比第一层和第二层之间的界面更接近衬底的表面。此外，半导体器件可以包括在堆叠上的导电线。
根据一些实施例，形成半导体器件的方法可以包括在衬底的第一区上形成导电层。该方法可以包括在衬底的与第一区相邻的第二区上形成第一绝缘材料。该方法可以包括在第一减小工艺中减小第一绝缘材料的厚度。该方法可以包括在执行第一减小工艺之后执行第一绝缘材料的第二减小工艺。该方法可以包括在执行第一减小工艺和第二减小工艺之后，在衬底的与第一区相邻的第二区上形成第二绝缘材料。该方法可以包括在第一绝缘材料和第二绝缘材料上形成间隔物材料。该方法可以包括蚀刻间隔物材料以形成间隔物。此外，该方法可以包括形成在第二绝缘材料上且在间隔物的侧壁上的导电线。
根据一些实施例，形成半导体器件的方法可以包括在衬底的第一区上形成导电层。该方法可以包括在衬底的与第一区相邻的第二区上形成第一绝缘材料。该方法可以包括执行平坦化工艺以减小第一绝缘材料的竖直厚度。该方法可以包括在执行平坦化工艺之后在第一绝缘材料上形成第二绝缘材料。该方法可以包括使用第二绝缘材料作为蚀刻掩模来蚀刻导电层和第一绝缘材料。该方法可以包括在蚀刻第一绝缘材料之后，在第一绝缘材料和第二绝缘材料上形成间隔物材料。该方法可以包括通过减薄间隔物材料位于第二绝缘材料的侧壁上的第一部分而不减薄间隔物材料位于第一绝缘材料的侧壁上的第二部分来形成间隔物。此外，该方法可以包括形成在第二绝缘材料上且在间隔物的侧壁上的导电线。
根据一些实施例，形成半导体器件的方法可以包括在衬底的单元区上形成导电层。该方法可以包括在衬底的与单元区相邻的区域上形成氧化物材料。该方法可以包括执行湿法蚀刻工艺以减小氧化物材料的高度。该方法可以包括在执行湿法蚀刻工艺之后在氧化物材料上形成氮化物材料。该方法可以包括使用氮化物材料作为蚀刻掩模来蚀刻导电层和氧化物材料。该方法可以包括在蚀刻氧化物材料之后在氧化物材料和氮化物材料上形成间隔物材料。该方法可以包括通过蚀刻间隔物材料位于氮化物材料的侧壁上的第一部分而不蚀刻间隔物材料位于氧化物材料的侧壁上的第二部分来形成间隔物。此外，该方法可以包括形成在氮化物材料上且在间隔物的侧壁上的导电线。
附图说明
根据以下结合附图进行的简要描述，将更清楚地理解示例实施例。附图表示本文所述的非限制性示例实施例。
图1是示出根据本发明构思的一些实施例的半导体器件的平面图。
图2A是示出根据本发明构思的一些实施例的半导体器件的平面图。
图2B是沿图2A的线A-A′截取的截面图。
图2C是沿图2A的线B-B′和C-C′截取的截面图。
图2D是图2C中的区域“M”和“N”的放大图。
图3A至11A是示出根据本发明构思的一些实施例的制造半导体器件的方法的平面图。
图3B至11B分别是沿图3A至11A的线A-A′截取的截面图。
图3C至11C分别是沿图3A至11A的线B-B′和C-C′截取的截面图。
图10D是沿图10A的线D-D′截取的截面图。
图12和13是沿图11A的线B-B′和C-C′截取的截面图。
图14A和15A分别是沿图7A和2A的线A-A′截取的截面图，以示出根据本发明构思的一些实施例的制造半导体器件的方法。
图14B和15B分别是沿图7A和2A的线B-B′和C-C′截取的截面图。
图16A和17A分别是沿图7A和2A的线A-A′截取的截面图，以示出根据本发明构思的一些实施例的制造半导体器件的方法。
图16B和17B分别是沿图7A和2A的线B-B′和C-C′截取的截面图。
图18A、19A和22A分别是沿图7A、8A和2A的线A-A′截取的截面图，以示出根据本发明构思的一些实施例的制造半导体器件的方法。图20和21是沿图8A的线B-B′和C-C′截取的截面图。
图18B、19B和22B分别是沿图7A、8A和2A的线B-B′和C-C′截取的截面图。
图23A和23B是图2C中的区域“M”和“N”的放大图，以比较根据本发明构思的一些实施例的单元导电线和虚设线。
具体实施方式
图1是示出根据本发明构思的一些实施例的半导体器件的平面图。半导体器件10可以包括单元区CAR。单元区CAR可以包括多个存储单元，并且每一个单元区CAR可以包括一个单位单元块。单元区CAR可以在第一方向D1和第二方向D2上彼此间隔开，并且核心区COR可以设置在单元区CAR之间。核心区COR可以是其中设置有读出放大器和写入驱动器的区域。外围电路区POR可以设置在单元区CAR的一侧。外围电路区POR可以包括行解码器和列解码器。在图1中外围电路区POR被示出在单元区CAR的右侧。然而，本发明构思的实施例不限于此。在一些实施例中，外围电路区POR也可以设置在单元区CAR的其他侧。
图2A是示出根据本发明构思的一些实施例的半导体器件的平面图。图2B是沿图2A的线A-A′截取的截面图。图2C是沿图2A的线B-B’和C-C’截取的截面图。图2D是图2C中的区域“M”和“N”的放大图。
参考图2A至2D，可以提供衬底100。衬底100可以包括单元区CAR、核心区COR以及单元区CAR和核心区COR之间的边界区BR。单元区CAR可以是其上设置有多个存储单元的区域。边界区BR可以是对单元区CAR上设置的结构和核心区COR上设置的结构之间的差异所引起的工艺差异进行缓冲的区域。此外，边界区BR可以是用于将单元区CAR的结构和核心区COR的结构彼此连接的区域。
衬底100可以是体硅衬底、绝缘体上硅(SOI)衬底、锗衬底、绝缘体上锗(GOI)衬底、硅锗衬底或具有通过执行选择性外延生长(SEG)工艺获得的外延薄层的衬底。器件隔离层111可以设置在衬底100中，以在单元区CAR中限定第一有源区AC1，并且在核心区COR中限定第二有源区AC2。在本公开中，边界区BR和核心区COR之间的边界可以限定为第二有源区AC2开始延伸的起始点/线。
每一个第一有源区AC1可以是长轴平行于与下述第一方向D1和第二方向D2相交叉的第三方向D3的条形。第一有源区AC1可以彼此平行地设置。在图2A中示出了四边形形状的第二有源区AC2。然而，本发明构思的实施例不限于此。在一些实施例中，第二有源区AC2的形状可以进行各种修改。
字线WL可以掩埋在单元区CAR的衬底100中。在一些实施例中，每一个第一有源区AC1可以与一对字线WL相交。字线WL可以沿着第一方向D1布置，并且可以在垂直于第一方向D1的第二方向D2上延伸。栅绝缘层151可以设置在各字线WL和衬底100之间。栅绝缘层151可以包括绝缘材料。例如，栅绝缘层151可以包括氧化硅层、氮氧化硅层或高k电介质层中的至少一个。字线WL可以包括导电材料。例如，字线WL可以包括掺杂多晶硅、金属材料或导电金属氮化物中的至少一种。
可以分别在字线WL上设置覆盖图案191。覆盖图案191、字线WL和栅绝缘层151可以掩埋在衬底100中。覆盖图案191可以包括氧化硅、氮化硅或氮氧化硅中的至少一种。在本公开中，单元区CAR和边界区BR之间的边界可以定义为第一有源区AC1开始延伸的起始点/线。
第一掺杂区SD1和第二掺杂区SD2可以设置在各第一有源区AC1中。第一掺杂区SD1和第二掺杂区SD2可以具有与衬底100不同的导电类型。每一个第一有源区AC1可以包括在一对字线WL之间的第一掺杂区SD1以及彼此隔开且该第一掺杂区SD1和该对字线WL插入之间的第二掺杂区SD2。
可以设置在第一方向D1上延伸的单元导电线CL。在一些实施例中，单元导电线CL可以设置在单元区CAR的衬底100上。每一个单元导电线CL可以共同连接到在第一方向D1上布置的多个第一掺杂区SD1。在一些实施例中，单元导电线CL可以是位线。每一个单元导电线CL可以包括导电线和设置在导电线上的绝缘线。在一些实施例中，导电线可以包括第一子导电线234和设置在第一子导电线234上的第二子导电线244。例如，第一子导电线234可以包括掺杂的半导体材料，例如掺杂的多晶硅。第二子导电线244可以包括导电金属氮化物(例如，氮化钛或氮化钽)、金属(例如钨、钛或钽)或金属半导体化合物(例如硅化钨、硅化钴或硅化钛)中的至少一种。
单元导电线CL还可以包括在单元导电线CL和第一掺杂区SD1的交迭区域处穿透第一子导电线234的第一接触孔CH1中设置的连接触点215。连接触点215可以连接到相应的第一掺杂区SD1。连接触点215可以包括掺杂的半导体材料，例如掺杂的硅。每一个单元导电线CL还可以包括设置在第一子导电线234和衬底100之间的第一缓冲图案212。连接触点215可以穿透第一缓冲图案212，以便插入到衬底100的上部。例如，第一缓冲图案212可以包括氧化硅。
绝缘线可以包括顺序堆叠在第二子导电线244上的第一绝缘图案224和第二绝缘图案272。第一绝缘图案224和第二绝缘图案272可以是用于形成第一子导电线234和第二子导电线244的掩模图案的一部分。第一绝缘图案224和第二绝缘图案272可以分别包括相同绝缘材料的第一层和第二层。第一绝缘图案224可以与第一子导电线234和第二子导电线244对准。第二绝缘图案272在单元区CAR上可以与第一绝缘图案224以及第一子导电线234和第二子导电线244对准，并且可以延伸到边界区BR和核心区COR上，以形成下述虚设线DL的一部分。第一绝缘图案224和第二绝缘图案272可以包括相同的材料。例如，第一绝缘图案224和第二绝缘图案272可以包括氮化硅或氮氧化硅中的至少一种。
单元导电线CL可以延伸到边界区BR上。单元导电线CL可以连接到边界区BR上的虚设线DL。单元导电线CL的端部可以分别连接到朝向核心区COR延伸的虚设线DL的端部。换言之，一条单元导电线CL和一条虚设线DL可以沿着第一方向D1彼此对准，以构成一条连续的线形。单元导电线CL和虚设线DL可以被设置在距衬底100的顶表面相同的水平处。术语“虚设线”在本文中用于表示结构和形状与单元导电线CL的结构和形状相同或相似的部件，但其仅作为图案存在，而不具有执行实质功能的能力。因此，电信号可以不施加到“虚设线”，并且“虚设线”即使在向其施加电信号的情况下也可能不能执行某些电功能。
每一个虚设线DL可以包括顺序地堆叠在衬底100上的第二缓冲图案251和第三绝缘图案262。例如，第三绝缘图案262可以包括氧化硅或氮氧化硅中的至少一种。第三绝缘图案262可以与单元导电线CL的下部隔开，且第一间隔物(spacer)SP1插入其间。第一间隔物SP1可以设置在单元导电线CL的下部的端部侧壁上。单元导电线CL的下部的端部侧壁可以基本上平行于单元导电线CL的宽度方向(例如，第二方向D2)延伸。第二缓冲图案251可以在第三绝缘图案262的侧壁和第一间隔物SP1之间延伸。第二缓冲图案251可以包括例如氮化硅或氮氧化硅中的至少一种。第一间隔物SP1可以包括氧化硅层、氮化硅层或氮氧化硅层中的至少一个。在一些实施例中，第二缓冲图案251可以包括与第一绝缘图案224和第二绝缘图案272相同的材料。
第三绝缘图案262可以包括在边界区BR上分别与单元导电线CL对准的第一部分262_A以及共同连接到第一部分262_A并覆盖核心区COR的第二部分262_B。
第二绝缘图案272的一部分可以对应于虚设线DL的一部分。第二绝缘图案272可以包括彼此分开以分别对应于单元区CAR上的单元导电线CL的第一部分272_A和共同连接到第一部分272_A并覆盖核心区COR的第二部分272_B。第一部分272_A可以是单元区CAR上的单元导电线CL的一部分，并且可以是边界区BR上的虚设线DL的一部分。第二绝缘图案272的第一部分272_A可以设置在第三绝缘图案262的第一部分262_A上，并且第二绝缘图案272的第二部分272_B可以设置在第三绝缘图案262的第二部分262_B上。如本文所用，对第一绝缘层和第二绝缘层的“堆叠结构”(或“堆叠”)的引用可以指堆叠在第一部分262_A上的第一部分272_A。
可以在单元导电线CL的侧壁和虚设线DL的侧壁上提供间隔物。间隔物可以包括单元导电线CL的侧壁上的单元间隔物BS和虚设线DL的侧壁上的虚设间隔物DS。其上设置有单元间隔物BS和虚设间隔物DS的单元导电线CL和虚设线DL的侧壁可以基本上平行于单元导电线CL的纵向(例如，第一方向D1)延伸。单元间隔物BS和虚设间隔物DS可以通过相同的工艺形成。单元间隔物BS和虚设间隔物DS中的每一个可以包括第一子间隔物S1、第二子间隔物S2和第三子间隔物S3，如图2D所示。第一至第三子间隔物S1至S3中的每一个可以包括氧化硅、氮化硅或氮氧化硅中的至少一种。例如，第一子间隔物S1和第三子间隔物S3可以包括氮化硅，并且第二子间隔物S2可以包括氧化硅。
上间隔物128可以设置在第二绝缘图案272的第一部分272_A的侧壁上。上间隔物128可以包括例如氧化硅层、氮化硅层或氮氧化硅层中的至少一个。上间隔物128可以与单元间隔物BS的顶表面和虚设间隔物DS的顶表面接触。然而，本发明构思的实施例不限于此。此外，在一些实施例中，上间隔物128可以省略。
核心栅结构CG可以设置在核心区COR上。核心栅结构CG可以包括顺序堆叠在第二有源区AC2上的核心栅绝缘层213、第一栅电极233、第二栅电极243和核心掩模图案223A。核心栅结构CG的部件和单元导电线CL的部件可以通过相同的工艺形成。因此，核心栅结构CG的部件可以分别设置在与单元导电线CL的部件基本上相同的水平处。换言之，核心栅绝缘层213可以对应于第一缓冲图案212，并且第一栅电极233可以对应于第一子导电线234。第二栅电极243可以对应于第二子导电线244，并且核心掩模图案223A可以对应于第一绝缘图案224。此外，第一栅电极233可以由掺杂硅形成，并且第二栅电极243可以由金属形成。备选地，核心栅绝缘层213和第一缓冲图案212可以通过彼此不同的工艺形成，和/或核心栅绝缘层213可以包括与第一缓冲图案212不同的层。
第二间隔物SP2可以设置在核心栅结构CG的侧壁上。第二间隔物SP2可以包括氧化硅层、氮化硅层或氮氧化硅层中的至少一个。第二缓冲图案251也可以在第三绝缘图案262的侧壁和第二间隔物SP2之间延伸。第三绝缘图案262的第二部分262_B可以围绕核心栅结构CG，并且第二绝缘图案272的第二部分272_B可以延伸到核心栅结构CG上，以便连接到核心掩模图案223A。
可以在单元导电线CL之间和虚设线DL之间提供下触点。下触点可以包括单元导电线CL之间的单元下触点132和虚设线DL之间的虚设下触点136。单元下触点132和虚设下触点136可以通过相同的工艺形成，并且因此单元下触点132的形状和材料可以与虚设下触点136的形状和材料相同。例如，下触点132和136可以包括掺杂的多晶硅。下触点132和136可以彼此间隔开，其中栅栏绝缘图案125插入其间。栅栏绝缘图案125还可以设置在单元导电线CL之间和虚设线DL之间。换言之，下触点132和136可以设置在由单元导电线CL、虚设线DL和栅栏绝缘图案125限定的第二接触孔CH2中。
单元下触点132可以分别设置在第二掺杂区SD2上。单元下触点132可以连接到相应第二掺杂区SD2的上部。虚设下触点136可以插入在边界区BR的器件隔离层111的上部中。换言之，虚设下触点136可以通过器件隔离层111与衬底100(例如，衬底100的有源区AC1和AC2)隔离。
上触点LP可以分别设置在单元下触点132上。上触点LP可以分别设置在单元下触点132和下述数据存储元件之间。上触点LP可以分别设置在单元下触点132上并且可以延伸到单元导电线CL上。然而，本发明构思的实施例不限于此。上触点LP可以通过上层间绝缘层141彼此分离。上层间绝缘层141可以插入在上触点LP和单元导电线CL(例如，第二绝缘图案272的第一部分272_A)之间。上触点LP可以包括金属或导电金属氮化物中的至少一种。例如，上触点LP可以包括钨(W)、铝(A1)、铜(Cu)、镍(Ni)、钴(Co)或其任何导电氮化物中的至少一种。上触点LP可以不设置在虚设下触点136上。
数据存储元件SE可以设置在相应的上触点LP上。每一个数据存储元件SE可以通过相应的上触点LP和相应的单元下触点132电连接到相应的第二掺杂区SD2。在一些实施例中，每一个数据存储元件SE可以是电容器。在一些实施例中，数据存储元件SE可以包括分别连接到上触点LP的下电极、覆盖下电极的上电极以及设置在上电极和下电极之间的电介质层。上电极可以是共同覆盖下电极的公共电极。在一些实施例中，每一个下电极可以具有中空圆柱形状。下电极和上电极可以包括掺杂有掺杂剂的硅、金属或金属化合物中的至少一种。电介质层可以由单层或多层形成，包括金属氧化物(例如，氧化铪(HfO2)、二氧化锆(ZrO2)、氧化铝(Al2O3)、氧化镧(La2O3)、氧化钽(Ta2O3)或二氧化钛(TiO2))或钙钛矿型电介质材料(例如，钛酸锶(SrTiO3(STO))、钛酸锶钡((Ba，Sr)TiO3(BST))、钛酸钡(BaTiO3)、锆钛酸铅(PZT)或铅镧锆钛酸盐(PLZT))。
在一些实施例中，每一个数据存储元件SE可以包括可变电阻器。可变电阻器的电阻状态可以通过编程操作改变为具有不同电阻值的多种状态之一。在一些实施例中，可变电阻器可以是使用磁化方向的磁隧穿结图案。磁隧穿结图案可以包括磁化方向固定在一个方向上的参考磁性图案，磁化方向可变化为与参考磁性图案的磁化方向平行或反平行的自由磁性图案，以及设置在参考磁性图案和自由磁性图案之间的隧穿势垒。在一些实施例中，可变电阻器可以包括相变材料。相变材料的相可以在编程操作中通过供应的热的温度和/或热的供应时间而转换为非晶态或结晶态。非晶态的相变材料的电阻值可以高于结晶态的相变材料的电阻值。例如，相变材料可以包括包含硫属元素(例如碲(Te)和硒(Se))中的至少一种的化合物。在一些实施例中，可变电阻器可以包括过渡金属氧化物。可以通过第一编程操作在过渡金属氧化物中生成电路径，并且可以通过第二编程操作去除在过渡金属氧化物中生成的电路径。当在过渡金属氧化物中生成电路径时，过渡金属氧化物可以具有低电阻值。当从过渡金属氧化物去除电路径时，过渡金属氧化物可以具有高电阻值。
核心导电线CCL可以设置在第二绝缘图案272上。核心导电线CCL在本文中可以被称为“导电线”。核心导电线CCL可以在边界区BR上/经由边界区BR而连接到单元导电线CL。在一些实施例中，核心导电线CCL可以通过通孔CT连接到单元导电线CL。核心导电线CCL可以设置在虚设线DL上。一些单元导电线CL可以在设置在单元区CAR一侧的边界区上/经由该边界区而连接到核心导电线CCL，并且其它单元导电线CL可以在设置在单元区CAR另一侧的边界区上/经由该边界区而连接到核心导电线CCL。在一些实施例中，单元导电线CL的奇数行可以在设置在单元区CAR一侧的边界区BR上/经由该边界区BR而连接到核心导电线CCL。核心导电线CCL在第二方向D2上的宽度可以大于单元导电线CL在第二方向D2上的宽度。核心导电线CCL可以将核心区COR的晶体管电连接到单元区CAR的存储单元。
可以使用相同的沉积工艺形成核心导电线CCL和上触点LP。换言之，核心导电线CCL可以包括与上触点LP相同的材料。核心导电线CCL可以沿着虚设线DL的侧壁延伸，以便连接到位于边界区BR上的虚设下触点136。每一个核心导电线CCL可以连接到核心区COR上的相应晶体管的源/漏区或栅极。核心导电线CCL可以彼此间隔开，且之间插入有上层间绝缘层141。
将参考图2D对单元导电线CL与虚设线DL进行比较。从衬底100的顶表面到第三绝缘图案262_A的顶表面的高度h1可以低于从衬底100的顶表面到单元间隔物BS和虚设间隔物DS的顶表面的高度HS。第一绝缘图案224的顶表面可以设置在与第三绝缘图案262_A的顶表面基本上相同的水平处。当虚设线DL被限定为包括虚设间隔物DS和上间隔物128时，虚设线DL可以包括设置在虚设线DL的侧壁处的台阶部ST。第三绝缘图案262_A的顶表面的高度h1可以低于台阶部ST的高度HS。
根据本发明构思的一些实施例，可以调整第三绝缘图案262_A的高度以阻止/防止核心导电线CCL之间的电短路。如果第三绝缘图案262_A的顶表面高于虚设间隔物DS(或台阶部ST)的顶表面，则导电材料可能设置到第三绝缘图案262_A的位置，导致相邻核心导电线CCL之间的电短路。这将在根据本发明构思的一些实施例的制造半导体器件的方法中更详细地描述。本文所使用的术语“厚度”可以指层/元件的竖直厚度(即，高度)。因此，本文中减小厚度的描述可以指减小层/元件的高度。
图3A至11A是示出根据本发明构思的一些实施例的制造半导体器件的方法的平面图。图3B至11B分别是沿图3A至11A的线A-A′截取的截面图。图3C至11C分别是沿图3A至11A的线B-B′和C-C′截取的截面图。图10D是沿图10A的线D-D’截取的截面图。图12和13是沿图11A的线B-B′和C-C′截取的截面图。
参考图3A至3C，可以提供衬底100。衬底100可以包括单元区CAR、核心区COR以及单元区CAR和核心区COR之间的边界区BR。器件隔离层111可以形成在衬底100中，以在单元区CAR中限定第一有源区AC1，并且在核心区COR中限定第二有源区AC2。器件隔离沟槽可以形成在衬底100中，并且器件隔离层111可以通过用绝缘材料填充器件隔离沟槽来形成。
沟槽TR可以形成在单元区CAR的衬底100中。沟槽TR可以在第二方向D2上延伸。每一个第一有源区AC1可以与两个沟槽TR相交。栅绝缘层151可以形成为共形地覆盖沟槽TR的内表面。分别填充各沟槽TR的字线WL可以形成在栅绝缘层151上。栅绝缘层151可以包括绝缘材料。例如，栅绝缘层151可以包括氧化硅层、氮氧化硅层或高k电介质层中的至少一个。字线WL可以包括导电材料。例如，字线WL可以包括掺杂多晶硅、金属材料或导电金属氮化物中的至少一种。
可以去除设置在沟槽TR的上部区中的栅绝缘层151和字线WL，然后可以在各沟槽TR中形成覆盖图案191。覆盖图案191可以形成在字线WL上并且可以完全填充沟槽TR。覆盖图案191可以包括氧化硅、氮化硅或氮氧化硅中的至少一种。
第一掺杂区SD1和第二掺杂区SD2可以形成在第一有源区AC1的上部中。可以通过使用器件隔离层111和覆盖图案191作为离子注入掩模的离子注入工艺来形成第一掺杂区SD1和第二掺杂区SD2。掺杂区SD1和SD2可以具有与衬底100不同的导电类型。在一些实施例中，第一掺杂区SD1和第二掺杂区SD2可以在形成字线WL之前形成。每一个第一有源区AC1可以包括在一对字线WL之间的第一掺杂区SD1以及彼此隔开且该第一掺杂区SD1和该对字线WL插入之间的第二掺杂区SD2。在形成第一掺杂区SD1和第二掺杂区SD2期间第二有源区AC2的一部分可以被掺杂剂掺杂，或者在形成第一掺杂区SD1和第二掺杂区SD2期间可以用掩模覆盖第二有源区AC2。
参考图4A至图4C，可以在衬底100上形成第一缓冲层210。第一缓冲层210可以由一个或多个绝缘层形成。例如，第一缓冲层210可以由氧化硅层、氮化硅层或氮氧化硅层中的至少一个形成。第一导电层231可以形成在第一缓冲层210上。例如，第一导电层231可以包括掺杂多晶硅层。第一缓冲层210和第一导电层231中的每一个可以通过化学气相沉积(CVD)工艺或物理气相沉积(PVD)工艺形成。第一缓冲层210和第一导电层231可以形成在单元区CAR、核心区COR和边界区BR上。
掩模图案可以形成在第一导电层231上。掩模图案可以暴露第一导电层231的一部分。可以对由掩模图案暴露的第一导电层231执行蚀刻工艺。可以通过使用掩模图案作为蚀刻掩模的蚀刻工艺来蚀刻第一导电层231、第一缓冲层210和衬底100的上部，从而在第一有源区AC1上形成第一接触孔CH1。具体地，第一接触孔CH1可以暴露各第一掺杂区SD1。在形成第一接触孔CH1时，也可以蚀刻与第一掺杂区SD1相邻的器件隔离层111的上部。在一些实施例中，可以对通过第一接触孔CH1暴露的第一掺杂区SD1执行另外的离子注入工艺。备选地，可以省略附加的离子注入工艺。
连接触点215可以形成在各第一接触孔CH1中。连接触点215可以完全填充第一接触孔CH1。可以在第一导电层231上形成掺杂半导体层以填充第一接触孔CH1，并且可以对掺杂半导体层执行平坦化工艺(例如，化学机械抛光(CMP)工艺或回蚀工艺)直到第一导电层231的顶表面露出，从而形成连接触点215。例如，连接触点215可以包括掺杂有N型或P型掺杂剂的多晶硅。
参考图5A至5C，第二导电层241可以形成在其中形成有连接触点215的第一导电层231上。第二导电层241可以包括一个或多个导电层。例如，第二导电层241可以包括钨(W)、铝(Al)、铜(Cu)、镍(Ni)或钴(Co)中的至少一种。此外，在一些实施例中，扩散阻挡层可以形成在第二导电层241和第一导电层231之间。扩散阻挡层可以是扩散阻挡金属，并且可以包括例如氮化钛(TiN)、Ti/TiN、氮化钛硅(TiSiN)、氮化钽(TaN)或氮化钨(WN)。
第一掩模层221可以形成在第二导电层241上。例如，第一掩模层221可以包括氮化硅层或氮氧化硅层中的至少一个。第二导电层241和第一掩模层221可以形成在衬底100的整个顶表面上。
参考图6A至图6C，可以对第一掩模层221构图以形成第一掩模图案222和核心掩模图案223。第一掩模图案222可以形成在单元区CAR上，并且核心掩模图案223可以形成在核心区COR上。第一掩模图案222可以覆盖边界区BR的一部分，但是可以暴露边界区BR的剩余部分。第一掩模图案222和核心掩模图案223可以通过使用光致抗蚀剂图案作为蚀刻掩模的蚀刻工艺来形成。
可以使用第一掩模图案222和核心掩模图案223作为蚀刻掩模来依次蚀刻第二导电层241、第一导电层231和第一缓冲层210。因此，可以在单元区CAR上形成顺序堆叠的第一缓冲图案212、第一导电图案232和第二导电图案242，并且可以在核心区COR上形成顺序堆叠的核心栅绝缘层213、第一栅电极233和第二栅电极243。第二导电图案242/第二子导电线244在本文中可以称为“导电层”，并且可以从单元区CAR延伸到边界区BR中以与核心导电线CCL电连接(例如，通过通孔CT)。边界区BR的其余部分的器件隔离层111可以被第一掩模图案222暴露。核心区COR的器件隔离层111和第二有源区AC2的一部分可以被核心掩模图案223暴露。构图工艺可以包括各向异性蚀刻工艺。在图5B和6B中，核心栅绝缘层213可以由第一缓冲层210形成。备选地，核心栅绝缘层213可以由附加/不同的绝缘层形成。
第一间隔物SP1可以形成为沿着第一缓冲图案212、第一导电图案232和第二导电图案242的侧壁延伸。第二间隔物SP2可以形成为沿着核心栅绝缘层213、第一栅电极233和第二栅电极243的侧壁延伸。在一些实施例中，绝缘层可以共形地形成在衬底100上，并且可以对该绝缘层执行各向异性蚀刻工艺以形成第一间隔物SP1和第二间隔物SP2。例如，第一间隔物SP1和第二间隔物SP2可以包括氧化硅、氮化硅或氮氧化硅中的至少一种。可以执行离子注入工艺以在第二有源区AC2中形成掺杂区。第二有源区AC2的掺杂区可以对应于核心晶体管的源/漏区。通过离子注入工艺形成的掺杂区可以具有与衬底100不同的导电类型。
在形成第一间隔物SP1和第二间隔物SP2之后，可以在衬底100的整个顶表面上形成第二缓冲图案251。第二缓冲图案251可以沿着核心掩模图案223的顶表面、第一掩模图案222的顶表面、器件隔离层111的暴露的顶表面以及第二有源区AC2的暴露的顶表面共形地形成。第二缓冲图案251可以包括氮化硅或氮氧化硅中的至少一种。
参考图7A至7C，绝缘层可以形成在第二缓冲图案251上，并且可以对该绝缘层执行平坦化工艺，以在第一掩模图案222和核心掩模图案223之间形成下层间绝缘层261。平坦化工艺可以是化学机械抛光(CMP)工艺。在一些实施例中，可以执行平坦化工艺，直到去除第一掩模图案222的上部和核心掩模图案223的上部。第二缓冲图案251可以用作抛光工艺的蚀刻停止层，并且可以在完全去除设置在掩模图案223和222上的第二缓冲图案251之后另外执行抛光工艺。结果，可以形成第一掩模图案222A和核心掩模图案223A。第一掩模图案222A可以对应于第一掩模图案222的剩余下部，并且核心掩模图案223A可以对应于核心掩模图案223的剩余下部。核心栅绝缘层213、第一栅电极233和第二栅电极243以及核心掩模图案223A可以构成核心栅结构CG。在一些实施例中，下层间绝缘层261可以包括在使用特定蚀刻配方的蚀刻工艺中具有相对于第一掩模图案222A的蚀刻选择性的材料。例如，当第一掩模图案222A由氮化硅层形成时，下层间绝缘层261可以由氧化硅层形成。
从衬底100的顶表面到下层间绝缘层261的顶表面的高度h1可以基本上等于从衬底100的顶表面到第一掩模图案222A的顶表面的高度h2。下层间绝缘层261的顶表面的高度h1可以与核心掩模图案223A的顶表面的高度基本上相同。第二缓冲图案251的一部分可以通过平坦化工艺而去除，并且第二缓冲图案251的残留部分可以保留在下层间绝缘层261和衬底100之间以及下层间绝缘层261与间隔物SP1和SP2之间。
参考图8A至图8C，可以在衬底100上形成第二掩模层271。第二掩模层271可以由与第一掩模图案222A和核心掩模图案223A相同的材料形成。例如，第二掩模层271可以包括氮化硅层。即使第二掩模层271由与第一掩模图案222A和核心掩模图案223A相同的材料形成，也可以在第二掩模层271和第一掩模图案222A之间以及第二掩模层271和核心掩模图案223A之间生成/设置界面，因为用于形成第二掩模层271的沉积工艺与用于形成掩模图案222A和223A的沉积工艺不同。第二掩模层271可以比参考图5A至5C描述的第一掩模层221厚。例如，第二掩模层271可以通过CVD工艺形成。
参考图9A至9C，可以对第二掩模层271构图以形成第二绝缘图案272。第二绝缘图案272可以通过使用光致抗蚀剂图案作为蚀刻掩模的蚀刻工艺来形成。第二绝缘图案272可以包括单元区CAR和边界区BR上的第一部分272_A。第二绝缘图案272还可以包括覆盖核心区COR并且共同(例如，连续不断地)连接到第一部分272_A的第二部分272_B。第一部分272_A可以具有在第一方向D1上延伸的线形，并且可以沿着第二方向D2布置。下层间绝缘层261和第二掩模层271可以分别包括不同的绝缘材料，使得这些层261、271将具有相对于彼此的蚀刻选择性。因此，第一部分262_A和第一部分272_A可以包括不同的相应绝缘材料。例如，第一部分262_A和第一部分272_A可以分别包括氧化物和氮化物(例如，氮化硅)材料。
可以使用第二绝缘图案272作为蚀刻掩模来依次蚀刻第一掩模图案222A、第二导电图案242和第一导电图案232。结果，单元导电线CL可以形成在单元区CAR上。每一个单元导电线CL可以包括顺序堆叠的第一子导电线234、第二子导电线244、第一绝缘图案224和第二绝缘图案272。连接触点215的一部分也可以通过蚀刻工艺而被去除。第一缓冲图案212可以不被图9A-9C中的蚀刻工艺所蚀刻。备选地，第一缓冲图案212也可以通过该蚀刻工艺而被构图。
下层间绝缘层261可以通过该蚀刻工艺形成为第三绝缘图案262。换言之，下层间绝缘层261也可以通过使用第二绝缘图案272作为蚀刻掩模的该蚀刻工艺而被蚀刻。第三绝缘图案262可以包括在边界区BR上分别与单元导电线CL对准的第一部分262_A以及共同(例如，连续不断地)连接到第一部分262_A并覆盖核心区COR的第二部分262_B。第三绝缘图案262的第一部分262_A和设置在第一部分262_A上的第二绝缘图案272的第一部分272_A可以被限定为虚设线DL。第一缓冲图案212可以不被图9A-9C中的蚀刻工艺所蚀刻。备选地，第一缓冲图案212也可以通过该蚀刻工艺而被构图。
第一部分272_A可以是单元区CAR上的单元导电线CL的一部分，并且可以是边界区BR上的虚设线DL的一部分。换言之，第二绝缘图案272的第一部分272_A可以设置在第三绝缘图案262的第一部分262_A上，并且第二绝缘图案272的第二部分272_B可以设置在第三绝缘图案262的第二部分262_B上。第二缓冲图案251可以不被图9A-9C中的蚀刻工艺所蚀刻。备选地，第二缓冲图案251的至少一部分也可以通过该蚀刻工艺而被蚀刻。
参考图10A至图10D，可以在单元导电线CL的侧壁和虚设线DL的侧壁上形成初始间隔物。在一些实施例中，绝缘层可以共形地形成在单元导电线CL和虚设线DL上，并且可以对该绝缘层执行各向异性蚀刻工艺以形成初始间隔物。初始间隔物可以包括形成在单元导电线CL的侧壁上的初始单元间隔物A_BS和形成在虚设线DL的侧壁上的初始虚设间隔物A_DS。用于形成初始间隔物A_BS和A_DS的绝缘层可以包括多个绝缘层，如参考图2D的单元间隔物BS和虚设间隔物DS的层/子间隔物所述。
可以在单元导电线CL之间和虚设线DL之间形成栅栏绝缘图案125。栅栏绝缘图案125可以沿着第一方向D1和第二方向D2在单元区CAR和边界区BR上二维地布置。单元导电线CL、虚设线DL和栅栏绝缘图案125可以限定初始第二接触孔ACH2。栅栏绝缘图案125的顶表面可以设置在与第二绝缘图案272的顶表面基本上相同的高度处。栅栏绝缘图案125可以包括氮化硅或氮氧化硅中的至少一种。形成栅栏绝缘图案125的工艺可以包括形成在(例如，使用)特定蚀刻配方下具有不同蚀刻速率的多个绝缘层的工艺和对这多个绝缘层构图的工艺。
参考图11A至11C，可以使初始第二接触孔ACH2向下延伸以形成暴露第二掺杂区SD2的第二接触孔CH2。形成第二接触孔CH2可以包括蚀刻第一缓冲图案212、第二缓冲图案251、器件隔离层111和第二掺杂区SD2的一部分。第二接触孔CH2的下部区的内表面在图11C中被倒圆。然而，本发明构思的实施例不限于此。
可以在各第二接触孔CH2中形成初始下触点。初始下触点可以包括单元区CAR上/中的初始单元触点131和边界区BR上/中的初始虚设触点135。例如，初始下触点131和135可以包括诸如掺杂硅之类的掺杂半导体材料。形成初始下触点131和135的工艺可以包括沉积工艺和回蚀工艺。在回蚀工艺之后，初始下触点131和135的顶表面的高度h3可以高于第三绝缘图案262的顶表面的高度h1，例如，第三绝缘图案262的第一部分262_A的顶表面的高度h1。
参考图12，可以蚀刻初始间隔物A_BS和A_DS被初始下触点131和135所露出的上部。因此，单元间隔物BS可以形成在单元导电线CL的侧壁上，并且虚设间隔物DS可以形成在虚设线DL的侧壁上。换言之，间隔物BS和DS的顶表面的高度可以由初始下触点131和135限定。在图12中暴露出第二绝缘图案272的第一部分272_A的侧壁。备选地，初始单元间隔物A_BS的一部分可以保留在第一部分272_A的侧壁上。
参考图13，上间隔物128可以形成在第一部分272_A的暴露的侧壁上。上间隔物128可以包括氧化硅层、氮化硅层或氮氧化硅层中的至少一个。备选地，上间隔物128可以省略。在一些实施例中，上间隔物128可以对应于初始单元间隔物A_BS的绝缘层中最接近并保留在第一部分272_A的侧壁上的层。
可以对初始下触点131和135执行蚀刻工艺以形成单元下触点132和虚设下触点136。下触点132和136的顶表面的高度可以低于第二子导电线244的顶表面的高度。在图13中，下触点132和136的顶表面的高度高于第一子导电线234的顶表面的高度。然而，本发明构思的实施例不限于此。
再次参考图2A至2D，可以在所得到的具有下触点132和136的结构上形成导电层，并且可以对该导电层执行构图工艺以形成上触点LP和核心导电线CCL。上触点LP可以形成在单元下触点132上，并且核心导电线CCL可以形成在虚设下触点136上。核心导电线CCL可以通过通孔CT连接到单元导电线CL，并且通孔CT可以与上触点LP和核心导电线CCL一起形成。例如，上触点LP可以包括钨(W)、铝(A1)、铜(Cu)、镍(Ni)、钴(Co)或其任何导电氮化物中的至少一种。可以在构图工艺期间蚀刻各单元导电线CL的一部分。可以在构图工艺之后沉积绝缘层，并且可以对沉积的绝缘层执行平坦化工艺以形成上层间绝缘层141。上层间绝缘层141可以包括氧化硅层。数据存储元件SE可以形成在各上触点LP上。
如果第三绝缘图案262的顶表面高于虚设间隔物DS的顶表面，则第三绝缘图案262的侧壁可能在图12或13的工艺中暴露并被蚀刻。因此，之后形成的核心导电线CCL之间可能发生电短路。
根据本发明构思的一些实施例，第三绝缘图案262的顶表面可以低于虚设间隔物DS(或台阶部ST)的顶表面。因此，间隔物BS和DS可以保护第三绝缘图案262免于后续的蚀刻工艺。更具体地，虚设间隔物DS可以在图12的回蚀工艺和/或图13的蚀刻工艺期间保护第三绝缘图案262。
图14A和15A分别是沿图7A和2A的线A-A′截取的截面图，以示出根据本发明构思的一些实施例的制造半导体器件的方法。图14B和15B分别是沿图7A和2A的线B-B′和C-C′截取的截面图。在图14A-15B中，为了容易和便于解释的目的，关于前述元件的描述可以省略或简要地叙述。
参考图14A和14B，图7A至7C的下层间绝缘层261的上部可以被附加地蚀刻。蚀刻后的下层间绝缘层261A的顶表面的高度h1′可以低于第一掩模图案222A的顶表面的高度h4(其可以等于高度h2)。形成下层间绝缘层261A的工艺可以包括选择性蚀刻工艺。例如，选择性蚀刻工艺可以是使用磷酸的湿法蚀刻工艺。在一些实施例中，下层间绝缘层261A的顶表面可以低于第二导电图案242的顶表面。
在形成下层间绝缘层261A之后，可以进行图8A至11A、8B至11B、8C至11C、12和13的工艺以制造图15A和15B所示的半导体器件。如图15A所示，第二绝缘图案272可以在第二子导电线244和第二栅电极243之间延伸。如图15B所示，第三绝缘图案262的顶表面(例如，第三绝缘图案262的第一部分262_A的顶表面)可以低于第二子导电线244的顶表面。
图16A和17A分别是沿图7A和2A的线A-A′截取的截面图，以示出根据本发明构思的一些实施例的制造半导体器件的方法。图16B和17B分别是沿图7A和2A的线B-B′和C-C′截取的截面图。在图16A-17B中，为了容易和方便解释的目的，关于前述元件的描述可以省略或简要地叙述。
参考图16A和16B，可以在参考图6A至6C描述的所得到的结构上形成下层间绝缘层261。形成下层间绝缘层261的工艺可以包括在所得到的具有第二缓冲图案251的结构上形成绝缘层的工艺以及蚀刻该绝缘层的上部的工艺。蚀刻工艺可以是湿法蚀刻工艺。在蚀刻工艺期间，第二缓冲图案251和之下的第一掩模图案222可以不被蚀刻。因此，下层间绝缘层261的顶表面的高度h1可以低于第一掩模图案222的顶表面的高度h5。
此后，可以进行图8A至11A、8B至11B、8C至11C、12和13的工艺以制造图17A和17B所示的半导体器件。如图17A所示，第二绝缘图案272可以在核心掩模图案223和第一绝缘图案224之间延伸。如图17A和17B所示，第二缓冲图案251可以保留在第二绝缘图案272和第一绝缘图案224之间。
图18A、19A和22A分别是沿图7A、8A和2A的线A-A′截取的截面图，以示出根据本发明构思的一些实施例的制造半导体器件的方法。图20和21是沿图8A的线B-B′和C-C′截取的截面图。图18B、19B和22B分别是沿图7A、8A和2A的线B-B′和C-C′截取的截面图。在图18A-22B中，为了容易和方便解释的目的，关于前述元件的描述可以省略或简要地叙述。
参考图18A和18B，可以在参考图6A至6C描述的第二缓冲图案251上形成下层间绝缘层261。形成下层间绝缘层261可以包括在第二缓冲图案251上形成绝缘层并对该绝缘层执行平坦化工艺。平坦化工艺可以是CMP工艺。在一些实施例中，在平坦化工艺之后，第二缓冲图案251的至少一部分可以保留在第一掩模图案222和核心掩模图案223上。第一掩模图案222的上部和核心掩模图案223的上部可以不被去除(例如，可以被保护)。因此，下层间绝缘层261的顶表面的高度h1″可以高于第一掩模图案222的顶表面的高度h6(其可以等于高度h5)。
参考图19A和19B，可以在下层间绝缘层261上形成第二掩模层。可以对第二掩模层进行构图以形成第二绝缘图案272。第二绝缘图案272可以包括单元区CAR和边界区BR上/中的第一部分272_A。可以使用第二绝缘图案272作为蚀刻掩模来执行蚀刻工艺，以在单元区CAR上/中形成单元导电线CL。每一个单元导电线CL可以包括顺序堆叠的第一子导电线234、第二子导电线244、第一绝缘图案224和第二绝缘图案272。每一个单元导电线CL还可以包括设置在第一绝缘图案224和第二绝缘图案272之间的第二缓冲图案251。
下层间绝缘层261可以通过蚀刻工艺形成为第三绝缘图案262。第三绝缘图案262可以包括在边界区BR上分别与单元导电线CL对准的第一部分262_A以及共同连接到第一部分262_A并覆盖核心区COR的第二部分262_B。第三绝缘图案262的第一部分262_A和设置在第一部分262_A上的第二绝缘图案272的第一部分272_A可以被限定为虚设线DL。
可以在单元导电线CL的侧壁和虚设线DL的侧壁上形成初始间隔物。初始间隔物可以包括形成在单元导电线CL的侧壁上的初始单元间隔物A_BS和形成在虚设线DL的侧壁上的初始虚设间隔物A_DS。可以在单元导电线CL之间和虚设线DL之间形成栅栏绝缘图案。
可以形成暴露第二掺杂区SD2的第二接触孔CH2，然后可以在各第二接触孔CH2中形成初始下触点。初始下触点可以包括单元区CAR上/中的初始单元触点131和边界区BR上/中的初始虚设触点135。形成初始下触点131和135的工艺可以包括沉积工艺和回蚀工艺。在回蚀工艺之后，初始下触点131和135的顶表面的高度h7可以高于第三绝缘图案262的顶表面的高度h9，例如，第三绝缘图案262的第一部分262_A的顶表面的高度h9。初始下触点131和135的顶表面的高度h7可以高于第二缓冲图案251的最上表面的高度。
参考图20，可以蚀刻初始间隔物A_BS和A_DS被初始下触点131和135所露出的上部。因此，单元间隔物BS可以形成在单元导电线CL的侧壁上，并且虚设间隔物DS可以形成在虚设线DL的侧壁上。
参考图21，上间隔物128可以形成在第二绝缘图案272的第一部分272_A的暴露侧壁上。可以对初始下触点131和135执行蚀刻工艺以形成单元下触点132和虚设下触点136。下触点132和136的顶表面的高度可以低于第二子导电线244的顶表面的高度。在图21中，下触点132和136的顶表面的高度高于第一子导电线234的顶表面的高度。然而，本发明构思的实施例不限于此。
参考图22A至22B，导电层可以形成在所得到的具有下触点132和136的结构上，并且可以对该导电层执行构图工艺以在单元下触点132上形成上触点LP，并在虚设下触点136上形成核心导电线CCL。数据存储元件SE可以形成在各上触点LP上。
图23A和23B是图2C的区域“M”和“N”的放大图，以比较根据本发明构思的一些实施例的导电线和虚设线。
参考图23A，单元间隔物BS和虚设间隔物DS中的每一个可以包括在第一子间隔物S1和第三子间隔物S3之间的气隙AG。气隙AG可以对应于不包括固体材料的基本上空的空间。在一些实施例中，图2D的第二子间隔物S2可以在参考图2A和2C描述的构图导电层以便形成上触点LP和核心导电线CCL的工艺中被暴露。可以选择性地去除暴露的第二子间隔物S2，然后可以形成上层间绝缘层141。例如，第二子间隔物S2可以由氧化硅形成，并且第一和第三子间隔物S1和S3可以由氮化硅形成。
参考图23B，单元间隔物BS和虚设间隔物DS中的每一个可以包括第二子间隔物S2和第三子间隔物S3，但是与图2D不同，可以不包括第一子间隔物S1。
根据本发明构思的一些实施例，可以提供或实现具有改进可靠性的半导体器件。
上述主题应理解为示例性的而非限制性的，并且所附权利要求意在覆盖落入真实精神和范围之内的所有修改、增强和其他实施例。因此，在法律允许的最大范围内，范围应由所附权利要求及其等同物的可能的最宽解释来确定，并且不应受限于之前的详细描述。

Claims (24)

1.一种半导体存储器件，包括：
衬底，包括单元区、设置在所述单元区之间的核心区以及在所述单元区和所述核心区之间的边界区；
在所述衬底上的多个堆叠结构，其中所述多个堆叠结构中的每一个包括第一绝缘材料和在所述第一绝缘材料上的第二绝缘材料；
间隔物，包括第一侧壁，所述第一侧壁从所述多个堆叠结构中的一个堆叠结构的第一绝缘材料的侧壁延伸到所述多个堆叠结构中的所述一个堆叠结构的第二绝缘材料的侧壁的一部分；以及
导电线，在所述第二绝缘材料上且覆盖所述间隔物的与所述第一侧壁相对的第二侧壁的至少一部分，
其中，所述多个堆叠结构在所述衬底的所述边界区上，
其中，所述衬底的所述单元区包括多个有源区，以及
其中，在其上包括所述多个堆叠结构的所述边界区与所述多个有源区间隔开。
2.根据权利要求1所述的半导体存储器件，其中，所述第一绝缘材料和所述第二绝缘材料分别包括不同的绝缘材料。
3.根据权利要求2所述的半导体存储器件，其中，所述第一绝缘材料和所述第二绝缘材料分别包括氧化物材料和氮化物材料。
4.根据权利要求3所述的半导体存储器件，其中，所述氮化物材料包括接触所述氧化物材料的氮化硅。
5.根据权利要求1所述的半导体存储器件，
其中，所述间隔物包括第一间隔物，
其中，所述半导体存储器件还包括在所述第二绝缘材料的没有所述第一间隔物的侧壁部分上的第二间隔物，以及
其中，所述第一间隔物比所述第二间隔物宽。
6.根据权利要求1所述的半导体存储器件，
其中，所述间隔物包括从所述第一绝缘材料的侧壁延伸到所述第二绝缘材料的侧壁的所述部分上的多个间隔物层，以及
其中，所述第二绝缘材料的所述侧壁还包括在其上仅包括所述多个间隔物层之一的部分。
7.根据权利要求1所述的半导体存储器件，其中，所述半导体存储器件还包括：
在所述衬底的单元区上的单元导电线；
在所述单元导电线上的导电触点；以及
所述导电触点上的存储元件，
其中，所述衬底的所述单元区上的所述单元导电线包括位线结构，所述位线结构包括所述第二绝缘材料的第一层和第二层，以及
其中，所述多个堆叠结构中的所述一个堆叠结构的所述第一绝缘材料和所述第二绝缘材料之间的界面与所述单元导电线的所述第二绝缘材料的所述第一层和所述第二层的界面共面或处于比所述第一层和所述第二层的界面低的水平。
8.根据权利要求7所述的半导体存储器件，
其中，所述单元区上的所述第二绝缘材料的所述第一层比所述单元区上的所述第二绝缘材料的所述第二层更接近所述衬底的表面，以及
其中，所述单元区上的所述第二绝缘材料的所述第一层在相对于所述衬底的表面的垂直方向上比所述单元区上的所述第二绝缘材料的所述第二层薄。
9.根据权利要求1所述的半导体存储器件，还包括从所述衬底的单元区延伸到所述衬底的包括所述多个堆叠结构的边界区中的导电层，
其中，所述导电层电连接到所述导电线，以及
其中，所述导电线的最下表面比所述第二绝缘材料的最下表面更接近所述衬底的表面。
10.一种半导体存储器件，包括：
衬底，包括单元区、设置在所述单元区之间的核心区以及在所述单元区和所述核心区之间的边界区；
在所述衬底的单元区上的多个单元导电线，所述单元区包括多个有源区；
在所述衬底的与所述多个有源区间隔开的边界区上的第一绝缘材料和第二绝缘材料的堆叠，其中，所述第一绝缘材料和所述第二绝缘材料分别包括不同的绝缘材料；
第一间隔物和第二间隔物，所述第一间隔物从所述第一绝缘材料的相应相对侧壁延伸到所述第二绝缘材料的相应相对侧壁的至少一部分，且所述第二间隔物从所述第一间隔物的顶表面沿所述第二绝缘材料的所述相应相对侧壁延伸；以及
在所述第一间隔物和所述第二间隔物上的导电线。
11.根据权利要求10所述的半导体存储器件，
其中，所述衬底的所述单元区上的所述多个单元导电线中的一个单元导电线包括所述第二绝缘材料的第一层和第二层，以及
其中，所述堆叠的所述第一绝缘材料和所述第二绝缘材料之间的界面与所述多个单元导电线中的所述一个单元导电线的所述第二绝缘材料的所述第一层和所述第二层的界面共面或处于比所述第一层和所述第二层的界面低的水平。
12.根据权利要求10所述的半导体存储器件，其中：
所述堆叠和所述导电线分别包括第一堆叠和第一导电线；以及
半导体存储器件还包括在第一绝缘材料和第二绝缘材料的第二堆叠上并且与第一导电线电隔离的第二导电线。
13.根据权利要求12所述的半导体存储器件，还包括在所述第一堆叠和所述第二堆叠之间并且在所述第一导电线和所述第二导电线之间的第一绝缘材料和第二绝缘材料的第三堆叠。
14.一种半导体存储器件，包括：
衬底，包括单元区、设置在所述单元区之间的核心区以及在所述单元区和所述核心区之间的边界区；
在所述衬底的单元区上的单元导电线；
在所述衬底的与所述单元区相邻的边界区上的第一绝缘材料和第二绝缘材料的堆叠，其中，所述单元导电线包括所述第二绝缘材料的第一层和第二层；
在所述堆叠上的一对间隔物，其中，所述间隔物之一的最上表面处于第一水平，该第一水平在所述第一绝缘材料和所述第二绝缘材料的界面的第二水平与所述第二绝缘材料的最上表面的第三水平之间，并且其中，所述第二水平与所述单元导电线的所述第二绝缘材料的所述第一层和所述第二层之间的界面共面或比所述第一层和所述第二层之间的界面更接近所述衬底的表面；以及
在所述堆叠上的导电线。
15.根据权利要求14所述的半导体存储器件，
其中，所述第二绝缘材料的第一层比所述第二绝缘材料的第二层更接近所述衬底的表面，以及
其中，所述第二绝缘材料的第一层在相对于所述衬底的表面的垂直方向上比所述第二绝缘材料的第二层薄。
16.根据权利要求14所述的半导体存储器件，
其中，所述一对间隔物包括第一对间隔物，
其中，所述半导体存储器件还包括在所述第二绝缘材料的没有所述第一对间隔物的侧壁部分上的第二对间隔物，以及
其中，所述第一对间隔物比所述第二对间隔物宽。
17.根据权利要求14所述的半导体存储器件，
其中，所述第一对间隔物包括从所述第一绝缘材料延伸到所述第二绝缘材料的多个间隔物层，以及
其中，所述第二绝缘材料的一部分在其上仅包括所述多个间隔物层之一。
18.根据权利要求14所述的半导体存储器件，其中：
所述堆叠包括所述第一绝缘材料和所述第二绝缘材料的第一堆叠；
所述半导体存储器件还包括在所述衬底的与所述单元区相邻的所述边界区上的所述第一绝缘材料和所述第二绝缘材料的第二堆叠和第三堆叠；
所述半导体存储器件还包括在所述第二堆叠和所述第三堆叠的第一绝缘材料和第二绝缘材料中的每一个的侧壁上的相应隔离物对；
所述导电线包括第一导电线；以及
所述半导体存储器件还包括在所述第三堆叠上的第二导电线，其中，所述第二堆叠位于所述第一堆叠和所述第三堆叠之间。
19.根据权利要求18所述的半导体存储器件，其中，在所述第一堆叠和所述第三堆叠中而非所述第二堆叠中，所述第二绝缘材料在竖直方向上的第一厚度比所述第一绝缘材料在竖直方向上的第二厚度厚。
20.一种形成半导体存储器件的方法，所述方法包括：
在衬底的单元区上形成导电层，其中所述衬底包括所述单元区、设置在所述单元区之间的核心区以及在所述单元区和所述核心区之间的边界区；
在所述衬底的与所述单元区相邻的边界区上形成第一绝缘材料；
在第一减小工艺中减小所述第一绝缘材料的厚度；
在执行所述第一减小工艺之后执行所述第一绝缘材料的第二减小工艺；
在执行所述第一减小工艺和所述第二减小工艺之后，在所述第一绝缘材料上形成第二绝缘材料；
在所述第一绝缘材料和所述第二绝缘材料上形成间隔物材料；
蚀刻所述间隔物材料以形成间隔物；以及
形成在所述第二绝缘材料上且在所述间隔物的侧壁上的导电线。
21.根据权利要求20所述的方法，其中，所述第一减小工艺包括对所述第一绝缘材料的化学机械抛光CMP工艺。
22.根据权利要求20所述的方法，其中，执行所述第二减小工艺包括对所述第一绝缘材料执行湿法蚀刻工艺。
23.根据权利要求20所述的方法，
其中，所述第一减小工艺包括对所述第一绝缘材料的化学机械抛光CMP工艺，以及
其中，执行所述第二减小工艺包括对所述第一绝缘材料执行湿法蚀刻工艺。
24.根据权利要求20所述的方法，其中，蚀刻所述间隔物材料包括：
蚀刻所述间隔物材料以形成从所述第一绝缘材料的侧壁延伸到所述第二绝缘材料的侧壁的一部分上的间隔物。
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