CN107392292B - 用于传送数据的电子电路和方法 - Google Patents

Abstract

公开了一种用于传送数据的方法和电子电路。根据一个实施方式，描述了一种电子电路，其包括：输出电路，其被配置成输出数据元素；输入电路，其被配置成接收来自输出电路的数据元素，其中，输入电路由时钟信号计时，并且根据其计时接收数据元素；信令电路，其被配置成当输出电路从一个数据元素的输出切换至下一个数据元素的输出时，发信令以使输入电路的计时中断；以及控制器，其被配置成响应于所述信令而使输入电路的计时中断。

Description

用于传送数据的电子电路和方法

技术领域

本公开内容涉及用于传送数据的电子电路和方法。

背景技术

数字逻辑中的信息传送可以发生在位于同一时钟域中的逻辑之间，或者在不同的时钟域区域之间。每当在同一时钟域内发生传送时，可以通过特定的数字设计工具(综合、静态时序分析等)来确保信息传送的正确性。然而，对于不同时钟域之间的信息传送，由于不可避免的亚稳态物理现象，工具通常不能保证数据正确性，这是因为在源时钟域中创建的数据可以相对于目标时钟域在任何时刻改变。在这些情况下，数据正确性不得不通过数字设计方法来确保。因此，期望使得能够针对在时钟域边界上进行数据传送而确保数据正确性的有效方法。

发明内容

根据一个实施方式，提供了一种电子电路，其包括：输出电路，其被配置成输出数据元素；输入电路，其被配置成接收来自输出电路的数据元素，其中，输入电路由时钟信号计时并且根据其计时接收数据元素；信令电路，其被配置成当输出电路从一个数据元素的输出切换至下一个数据元素的输出时，发信令以使输入电路的计时中断；以及控制器，其被配置成响应于所述信令而使输入电路的计时中断。

根据另一实施方式，提供了一种用于根据上述电子电路来传送数据的方法。

附图说明

在附图中，贯穿不同视图，相同的附图标记通常指代相同的部分。附图不一定按比例绘制，而是通常重点放在说明本发明的原理上。在下面的描述中，参考以下附图对各个方面进行描述，其中：

图1示出了时钟域交叉；

图2示出了用于图1的示例的信号图；

图3示出了芯片卡；

图4示出了用于图3的芯片卡的信号图；

图5示出了根据一个实施方式的电子电路；

图6示出了说明电子电路的操作的信号图；

图7示出了说明用于图3的芯片卡的时钟停止信号的应用的信号图；

图8示出了根据一个实施方式的电子电路；

图9示出了根据一个实施方式的用于传送数据的方法的流程图。

具体实施方式

以下详细描述参考附图，附图通过示例的方式示出了可以实践本发明的本公开内容的具体细节和方面。可以利用其他方面，并且可以在不脱离本发明的范围的情况下进行结构、逻辑和电气改变。本公开内容的各个方面不一定是相互排斥的，因为本公开内容的一些方面可以与本公开内容的一个或更多个其他方面组合以形成新的方面。

每当数据从由一个时钟驱动的触发器被传送到由另一个时钟驱动的触发器时，通常发生时钟域交叉，如图1所示。

图1示出了时钟域交叉。

在图1所示的布置中，第一触发器101的Q输出连接至第二触发器102的D输入。第一触发器是第一时钟域103(例如，芯片)的一部分(例如芯片卡模块)，并且被提供有第一时钟信号CLK1。第二触发器是第二时钟域104(例如芯片)的一部分，并且被提供有第二时钟信号CLK2。

在图1的示例中，数据元素A、B、C……(例如比特)由CLK1时钟域103输出(由第一触发器101输出)，并且需要由CLK2时钟域104(即，由第二触发器102)适当地捕获。根据两个时钟CLK1与CLK2之间的关系，在将数据从源时钟域103传送到目标时钟域104时可能存在不同类型的问题，诸如由亚稳态(即，不稳定数据)或者对错误(变化)数据的采样所引起的数据采样违反，如图2所示。

图2示出了信号图200，信号图200示出了：例如对应于图1的第一时钟域103的第一时钟信号CLK1的第一时钟信号CLK1 201，例如对应于图1的第二时钟域104的第二时钟信号CLK2的第二时钟信号CLK2202，由第一时钟域103提供的第一数据203和由第二时钟域104捕获的第二数据204。

在该示例中，第一时钟域103提供第一数据元素(例如，比特)A，直到第一时钟CLK1的第一上升时钟沿205，然后切换至提供第二数据元素B，直到第一时钟CLK1的第二上升时钟沿206，然后切换至提供第三数据元素C。

从数据元素A到数据元素B的切换采用由X标记的某个第一切换时间间隔207，即仅在第一切换时间间隔207已经过去之后才在第一时钟域103的输出处稳定地提供数据元素B，即在从第一时钟域103到第二时钟域104的界面处，即在第一触发器101的输出处。类似地，仅在标记有X的第二切换时间间隔208之后才在第一时钟域103的输出处稳定地提供数据元素C。

在切换时间间隔207、208期间，第一时钟域103的输出处于亚稳态，如果第一时钟CLK1与第二时钟CLK2之间存在不利关系，则该亚稳态可能导致这样的状态：第二时钟域104从第一时钟域103接收处于亚稳态的数据(即未知、随机或不正确的状态，例如不正确的比特值)。

例如，如图2所示，如果第二时钟域在第二时钟CLK2的落入第一切换时间间隔207内的第一时钟沿209处读出(即采样)在第一时钟域的输出处提供的数据元素，则第二时钟域可能读出如图2中“xx”所指示的错误值。只有在第二时钟CLK2的第二时钟沿210(和相应的第三切换间隔211)处再次读出在第一时钟域的输出处提供的数据元素之后，第二时钟域104才能正确地采用由第一时钟域提供的数据元素B。然而，错误的值xx可能同时导致第二时钟域104中的错误。

在第一时钟域103的输出处的亚稳态不一定导致第二时钟域104读出错误值的情况。例如，当第二切换时间间隔208已经过去时，第二时钟域104可以在第二时钟的第三上升沿212对第一时钟域103的输出进行采样，使得第二时钟域可以正确地对数据元素C进行采样(其已经在相应的第四切换时间间隔213之后稳定地采用该数据元素C)。

总之，当将信号同步到同步数字系统(在该示例中为第二时钟域104)时，如在第一时钟域(其也可以为模拟域)的切换时间间隔207、208期间发生的信号的亚稳态可能损坏接收器(在这种情况下为第二时钟域)处的数据。类似地，总线信号的亚稳态或不同的传播延迟可能损坏总线数据。

防止由于亚稳态在接收器处接收损坏数据的方法是引入同步触发器，其基本上由被布置为移位寄存器(SR)的两个或更多个标准触发器构成以摆脱亚稳态。

对于总线系统，可以实现使用起始端就绪状态的握手系统。此外，可以引入等待状态以避免在关键的信号改变状态下进行采样。握手信号可以由同步触发器同步，或者可以通过设计来确保它们的同步。参照芯片卡对握手信号的使用进行以下详细描述。

图3示出了芯片卡300。

芯片卡300包括载体301，芯片卡模块302位于载体301上。芯片卡300可以例如是非接触芯片卡(或例如除了基于接触的芯片卡之外还提供非接触芯片卡的功能)。为此，芯片卡300包括布置在载体301中的芯片卡模块302周围的天线305，芯片卡模块302可以经由天线305通信，但是芯片卡模块302也可以经由天线305接收其工作电力。

芯片卡302包括非易失性存储器(NVM)303和微处理器(例如CPU)304，非易失性存储器(NVM)303在下面的示例中是第一时钟域，微处理器304在下面的示例中是第二时钟域并且读取来自NVM 303的数据。

图4示出了信号图400，信号图400示出了非易失性存储器303的时钟信号NVM OSC401和CPU 304的时钟信号SYSCLK(例如，芯片卡模块301的系统时钟)。

此外，信号图400示出了由非易失性存储器303生成的握手信号read_active_nvm(读取_激活_nvm)403以及握手信号read_active_sync(读取_激活_同步)404，握手信号read_active_sync 404可以被视为如由CPU 304所采用的非易失性存储器303生成的握手信号版本。

此外，信号图400示出了数据有效信号405，数据有效信号405(当其处于高状态时)指示CPU 304可以读取来自非易失性存储器303的数据(即，在非易失性存储器303的输出处提供的数据是稳定的)。

read_active_nvm信号403由NVM时钟信号401定时，即，read_active_nvm信号403在NVM时钟信号401(其例如是由压控振荡器提供的300MHz信号)的上升沿处改变其状态。

read_active_sync 404与SYSCLK信号402同步，即，read_active_sync 404在SYSCLK信号402的上升沿处改变其状态(如果其状态不同于read_active_nvm信号403的话)。

在该示例中，NVM 303在NVM时钟信号401的上升沿406处将read_active_nvm信号403切换为低。因此，NVM 303指示其不再忙于读取，即其输出可以被读取。

因此，read_active_sync 404在SYSCLK信号402的下一个上升沿407处变为低。

然而，为了确保正确的时序以及例如为了避免在NVM上升时钟沿406在例如由于NVM 303中的传播延迟使得其输出仍不稳定的情况下与SYSCLK上升时钟沿407一起下降时错误地读取数据，引入SYSCLK等待状态，这意味着在read_active_nvm信号403变为低之后，数据有效信号405仅在系统时钟的第一上升时钟沿407之后的第二上升时钟沿408处被切换至高。

然而，如图4所示，系统时钟402的频率可以低于NVM时钟401的频率。这可以是如下情况：例如，(当芯片卡300作为非接触芯片卡工作时经由无线电而被)提供给芯片卡300的能量相对少并且因此系统频率被设置为相对低的水平。在这种情况下，SYSCLK等待状态——即在数据有效信号405被激活之前不得不终止的SYSCLK 402的时钟周期——可能引入在许多情况下如图4的示例中那样不必要的相对长的延迟。

在下文中，描述了一个实施方式，其中，当输出从一个数据元素进行(即，切换)到下一个数据元素时，通过源时钟域请求目的地时钟域暂停(即停止或中断)向其输入电路(例如，输入触发器)提供时钟信号——即暂停其输入电路的计时——来解决由于时钟域交叉而导致的数据损坏。

图5示出了电子电路500，其类似于图1具有第一时钟域503的第一触发器501(即，源时钟域的输出触发器)和第二时钟域504的第二触发器502(即，目的地时钟域的输入触发器)。如图1那样，第一触发器501的Q输出连接至第二触发器502的D输入。向第一触发器501提供第一时钟域503的第一时钟信号CLK1，并且向第二触发器提供第二时钟域504的第二时钟信号CLK2。第二时钟信号CLK2由振荡器505提供，并且经由控制器506或至少在控制器506的控制下被提供至第二触发器。

第一时钟域503包括信令电路507，其在新数据元素被读入触发器501的情况下向控制器506发送时钟停止信号，以避免第二触发器502在第一触发器501尚未达到稳定状态的情况下读入数据元素。

响应于时钟停止信号，控制器506使第二触发器502的计时停止(即中断)。例如，控制器506是振荡器505的控制器，并且使振荡器505停止或去激活提供至第二触发器502的时钟使能信号，或者使从振荡器505到第二触发器502的时钟信号线中断。

图6示出了信号图600，信号图600示出了电子电路500的操作。

在图6中，示出了例如对应于图5的第一时钟域503的第一时钟信号CLK1的第一时钟信号CLK1 601、例如对应于图5的第二时钟域503的第二时钟信号CLK2的第二时钟信号CLK2 602、由第一时钟域503提供的第一数据603和由第二时钟域504捕获的第二数据604。

如在图的示例中，第一时钟域503提供第一数据元素(例如，比特)A，直到第一时钟CLK1的第一上升时钟沿605，然后切换至提供第二数据元素B，直到第一时钟CLK1的第二上升时钟沿606，然后切换至提供第三数据元素C。

此外，如在图6的示例中，从数据元素A到数据元素B的切换采用由X标记的某个第一切换时间间隔607，即，仅在第一切换时间间隔607已经过去之后才在第一时钟域503的输出处即由第一触发器501稳定地提供数据元素B。类似地，仅在用X标记的第二切换时间间隔608之后才在第一时钟域503的输出处稳定地提供数据元素C。

与图2的示例相比，在图2的示例中发生如下情形：第二时钟域103在第二时钟CLK2的落入第一切换时间间隔207内的第一时钟沿209处对由第一时钟域104输出的数据元素进行采样，在本示例中，这通过信令电路507在数据改变时间段期间——即当第一时钟域503的输出被切换至数据元素B时——向控制器506提供的停止信号609(也称为使时钟消隐信号)来防止，在这种情况下，在第一时钟CLK1的第一下降时钟沿610(其是第一时钟CLK1的第一上升时钟沿605之前的上一个下降时钟沿)开始，直到第一CLK1的第三上升时钟沿611(其是在第一切换时间间隔之后的第一时钟的第一上升时钟沿)。

响应于停止信号609，即在激活停止信号609(在该示例中为高)的时间内，控制器506使第二时钟信号CLK 602停止(或至少停止向第二触发器502提供第二时钟信号CLK602)，使得如所示那样，当CLK 602再次具有下降沿612(其在该示例中出现在与第一时钟CLK1的第三上升时钟沿611的同一时刻，但也可以稍后出现)时，第二时钟信号CLK 602维持高状态，直到第一时钟CLK1的第三上升时钟沿611。因此，与图2相比，第二时钟域504在第一切换时间间隔607之后的第二CLK的上升时钟沿613处读出由第一时钟域503输出的数据，并且避免读取错误的值。

类似地，在包括第二切换时间间隔608的时间间隔614期间激活停止信号609，并且控制器使第二时钟信号CLK2在该时间间隔614期间停止。然而，与图2的示例相比这没有影响，因为由第二时钟域504读取第一时钟域503的输出的时序保持相同。

使用如上文参照图5和图6所说明的时钟停止信号使得如图4的示例中所描述的那样留出等待状态。

图7示出了信号图700，信号图700示出了用于图3的芯片卡300的时钟停止信号的应用。

类似于图4，信号图700示出了：非易失性存储器303的时钟信号NVM OSC 701和CPU704的时钟信号SYSCLK(例如，芯片卡模块301的系统时钟)；以及如由非易失性存储器303生成的握手信号read_active_nvm 703和如由CPU 304接收的握手信号read_active_sync704；以及数据有效信号705，其(当处于高状态时)指示CPU 304可以从非易失性存储器303读取数据(即，在非易失性存储器303的输出处提供的数据是稳定的)。

此外，信号图700示出了时钟停止信号710，其在这种情况下称为NVM clock_stop信号。

如图4的示例中，read_active_nvm信号703由NVM时钟信号701定时，即，read_active_nvm信号703在NVM时钟信号701的上升沿处改变其状态。与图4相比，read_active_sync信号704与SYSCLK信号702不同步。这意味着，当NVM 303在NVM时钟信号701的第一上升沿706处将read_active_nvm信号703切换为低时，read_active_sync信号704在read_active_nvm信号703变为低时立即变为低。

此外，不应用等待状态。因此，当read_active_nvm信号703变为低时，数据有效信号705立即变为高。

为了避免由于时序违反而导致的可能的数据损坏，非易失性存储器303在覆盖read_active_nvm信号703变低的时间附近的时间范围的时间间隔期间将时钟停止信号设置为高，从而防止由于NVM时钟701与系统时钟702之间的不利关系导致的读取错误。

具体地，非易失性存储器303在read_active_nvm信号的去激活之前的一个时钟周期(在这种情况下是在NVM时钟701的第二上升沿708处)将时钟停止信号设置为高(即激活时钟停止信号)，并且在read_active_nvm信号的去激活之后的一个时钟周期(在这种情况下是在NVM时钟701的第三上升沿709处)将时钟停止信号设置为低(即，去激活时钟停止信号)。

然而，在这种情况下，系统时钟702在时间间隔707期间不具有时钟沿，使得停止信号710对系统时钟702没有影响。仍然，其确保可以省略等待状态，因此使得能够加速读取进程。

总而言之，根据各种实施方式，提供了如图8所示的电子电路。

图8示出了电子电路800。

电子电路800包括被配置成输出数据元素803的输出电路801和被配置成接收来自输出电路801的数据元素803的输入电路802，其中，输入电路802由时钟信号804计时，并且根据其计时接收数据元素。

电子电路800还包括信令电路805和控制器806，信令电路805被配置成当输出电路801从一个数据元素的输出切换至下一个数据元素的输出时，发信令以使输入电路802的计时中断，控制器806被配置成响应于该信令而使输入电路的计时中断。

换言之，根据一个实施方式，通过在发送器的输出数据改变时停止接收器的时钟源(或时钟供应)来使两个(或更多个)异步时钟域同步。发送器应用时钟停止信号以确保不发生数据冲突或违反。应当注意，这也可以应用于模拟到数字信号传送，即输出电路(或发送器电路)在模拟域中而输入电路(或接收器电路)在数字域中的场景。

可以自由地选择当输出电路从一个数据元素的输出切换至下一个数据元素的输出时发信令以使输入电路的计时中断的时间，这考虑到输入电路的计时应该(至少)在输出电路的输出不稳定的时间段期间被中断，即，使得例如中断覆盖了输出电路的切换时间间隔(例如，如上面参照图2所述)。

图8的方法使得能够以很小的复杂度执行同步。其可以在接收器电路(输入电路)本身不需要任何额外的信号或状态并且发送器电路(输出电路)通过停止接收器电路的时钟源来使接收器电路的时钟消隐的情况下实现。

对于基于模拟读出的存储器总线，例如非易失性存储器，可以达到性能上的优势，因为额外的等待状态不是必需的，并且通过消隐(例如在关键数据转换期间接收器时钟没有激活)来抑制关键时钟采样。

对于闪存产品(例如，来自NVM的代码执行)，可以实现当前受限应用中的性能提高以及通过避免等待状态和相关电流消耗的一般益处。

根据各种实施方式，提供了一种如图9所示的用于传送数据的方法。

图9示出了流程图900。

在901中，通过输出电路输出数据元素。

在902中，通过输入电路根据输入电路的计时接收数据元素，其中，当输出电路从一个数据元素的输出切换至下一个数据元素的输出时，输入电路的计时被中断。

在下文中，更详细地描述另外的实施方式。

实施方式1是如图8所示的电子电路。

实施方式2是根据实施方式1所述的电子电路，其中，输出电路在第一时钟域或模拟域中工作，并且输入电路在第二时钟域中工作。

实施方式3是根据实施方式1所述的电子电路，其中，输出电路在被配置成根据第一时钟信号工作的第一时钟域中工作，并且输入电路在被配置成根据第二时钟信号工作的第二时钟域中工作，其中，输入电路由第二时钟信号计时，并且第一时钟信号与第二时钟信号不同。

实施方式4是根据实施方式1至3中任一项所述的电子电路，其中，输入电路包括具有经由比特线耦合至输出电路的数据输入的触发器，其中，输入电路的计时包括触发器的计时。

实施方式5是根据实施方式4所述的电子电路，其中，触发器是主从触发器。

实施方式6是根据实施方式4或5所述的电子电路，其中，输出电路包括具有输出的触发器，该输出耦合至输入电路的触发器的输入。

实施方式7是根据实施方式6所述的电子电路，其中，每个数据元素是从输出电路的触发器提供至输入电路的触发器的比特。

实施方式8是根据实施方式1至7中任一项所述的电子电路，其中，每个数据元素是包括从输出电路并行提供至输入电路的多个比特的数据向量的一部分。

实施方式9是根据实施方式1至8中任一项所述的电子电路，其中，输出电路和输入电路经由总线连接。

实施方式10是根据实施方式1至9中任一项所述的电子电路，包括被配置成向输入电路提供时钟信号的时钟源，其中，控制器被配置成响应于信令停止由时钟源生成时钟信号。

实施方式11是根据实施方式10所述的电子电路，其中，时钟源是振荡器，并且控制器被配置成响应于信令而使振荡器停止。

实施方式12是根据实施方式1至11中任一项所述的电子电路，其中，输入电路包括用于接收时钟使能信号的时钟使能输入，并且控制器被配置成响应于信令而使时钟使能信号去激活。

实施方式13是根据实施方式1至12中任一项所述的电子电路，其中，控制器被配置成响应于信令而中断向输入电路提供时钟信号。

实施方式14是根据实施方式1至13中任一项所述的电子电路，其中，输入电路被配置成通过在采样时间对由输出电路输出的数据元素进行采样来接收每个数据元素。

实施方式15是根据实施方式14的电子电路，其中，采样时间是时钟信号的时钟沿。

实施方式16是根据实施方式1至15中任一项所述的电子电路，其中，输出电路被配置成在切换时间从一个数据元素的输出切换至下一个数据元素的输出，并且信令电路被配置成发信令以使输入电路的计时在覆盖切换时间的时间间隔的持续时间内中断。

实施方式17是根据实施方式16所述的电子电路，其中，时间间隔覆盖切换时间和输出电路的输出的亚稳态时间段。

实施方式18是根据实施方式16或17所述的电子电路，其中，切换时间是输出电路的时钟信号的时钟沿。

实施方式19是根据实施方式1至18中任一项所述的电子电路，其中，信令电路被配置成发信令以使输入电路的计时在一个时间间隔的持续时间内中断，并且控制器被配置成响应于信令而使输入电路的计时在该时间间隔的持续时间内中断。

实施方式20是根据实施方式3至19中任一项所述的电子电路，其中，输出电路在模拟域中工作，并且输入电路在数字域中工作。

实施方式21是一种如图9所示的用于传送数据的方法。

应当注意，在上下文中关于电子电路800的描述的实施方式对于图9中所示的方法类似地有效，反之亦然。

虽然已经描述了各特定方面，但是本领域技术人员应当理解，可以在不脱离由所附权利要求限定的本公开内容的方面的精神和范围的情况下在其中进行形式和细节上的各种改变。因此，本发明的范围由所附权利要求指示，并且因此旨在涵盖落入权利要求的等同内容的含义和范围内的所有变化。

Claims (21)

1.一种电子电路，包括：

输出电路，其被配置成输出数据元素；

输入电路，其被配置成接收来自所述输出电路的所述数据元素，其中，所述输入电路由时钟信号计时并且根据其计时接收所述数据元素；

信令电路，其被配置成当所述输出电路从一个数据元素的输出切换至下一个数据元素的输出时，发信令以使所述输入电路的计时中断；以及

控制器，其被配置成响应于所述信令而使所述输入电路的计时中断。

2.根据权利要求1所述的电子电路，其中，所述输出电路在第一时钟域或模拟域中工作，并且所述输入电路在第二时钟域中工作。

3.根据权利要求1所述的电子电路，其中，所述输出电路在被配置成根据第一时钟信号工作的第一时钟域中工作，并且所述输入电路在被配置成根据第二时钟信号工作的第二时钟域中工作，其中，所述输入电路由所述第二时钟信号计时，并且所述第一时钟信号与所述第二时钟信号不同。

4.根据权利要求1至3中任一项所述的电子电路，其中，所述输入电路包括具有经由比特线耦合至所述输出电路的数据输入的触发器，其中，所述输入电路的计时包括所述触发器的计时。

5.根据权利要求4所述的电子电路，其中，所述触发器是主从触发器。

6.根据权利要求4所述的电子电路，其中，所述输出电路包括具有输出的触发器，该输出耦合至所述输入电路的所述触发器的输入。

7.根据权利要求6所述的电子电路，其中，每个数据元素是从所述输出电路的触发器被提供给所述输入电路的触发器的比特。

8.根据权利要求1至3中任一项所述的电子电路，其中，每个数据元素是包括从所述输出电路被并行提供给所述输入电路的多个比特的数据向量的一部分。

9.根据权利要求1至3中任一项所述的电子电路，其中，所述输出电路和所述输入电路经由总线连接。

10.根据权利要求1至3中任一项所述的电子电路，包括被配置成向所述输入电路提供所述时钟信号的时钟源，其中，所述控制器被配置成响应于所述信令而停止由所述时钟源生成所述时钟信号。

11.根据权利要求10所述的电子电路，其中，所述时钟源是振荡器，并且所述控制器被配置成响应于所述信令而使所述振荡器停止。

12.根据权利要求1至3中任一项所述的电子电路，其中，所述输入电路包括用于接收时钟使能信号的时钟使能输入，并且所述控制器被配置成响应于所述信令而使所述时钟使能信号去激活。

13.根据权利要求1至3中任一项所述的电子电路，其中，所述控制器被配置成响应于所述信令而中断向所述输入电路提供所述时钟信号。

14.根据权利要求1至3中任一项所述的电子电路，其中，所述输入电路被配置成通过在采样时间对由所述输出电路输出的数据元素进行采样来接收每个数据元素。

15.根据权利要求14所述的电子电路，其中，所述采样时间是所述时钟信号的时钟沿。

16.根据权利要求1至3中任一项所述的电子电路，其中，所述输出电路被配置成在切换时间从一个数据元素的输出切换至下一个数据元素的输出，并且所述信令电路被配置成发信令以使所述输入电路的计时在覆盖所述切换时间的时间间隔的持续时间内中断。

17.根据权利要求16所述的电子电路，其中，所述时间间隔覆盖所述切换时间和所述输出电路的输出的亚稳态时间段。

18.根据权利要求16所述的电子电路，其中，所述切换时间是所述输出电路的时钟信号的时钟沿。

19.根据权利要求1至3中任一项所述的电子电路，其中，所述信令电路被配置成发信令以使所述输入电路的计时在一个时间间隔的持续时间内中断，并且所述控制器被配置成响应于所述信令而使所述输入电路的计时在该时间间隔的持续时间内中断。

20.根据权利要求3所述的电子电路，其中，所述输出电路在模拟域中工作，并且所述输入电路在数字域中工作。

21.一种用于传送数据的方法，包括：

由输出电路输出数据元素；

由输入电路根据所述输入电路的计时来接收来自所述输出电路的所述数据元素；

当所述输出电路从一个数据元素的输出切换至下一个数据元素的输出时，发信令以使所述输入电路的计时中断；以及

响应于所述信令而使所述输入电路的计时中断。

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