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CN107332560B - 一种低噪声多模分频器电路及模拟分频单元 - Google Patents

一种低噪声多模分频器电路及模拟分频单元 Download PDF

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CN107332560B
CN107332560B CN201710531239.5A CN201710531239A CN107332560B CN 107332560 B CN107332560 B CN 107332560B CN 201710531239 A CN201710531239 A CN 201710531239A CN 107332560 B CN107332560 B CN 107332560B
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艾斌斌
邹维
范麟
徐骅
万天才
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Chongqing Southwest Integrated Circuit Design Co ltd
CETC 24 Research Institute
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    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
    • H03L7/18—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop

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Abstract

本发明公开了一种低噪声多模分频器电路及模拟分频单元；一种低噪声多模分频器电路，包括分频电路、采样降噪电路及脉宽展宽电路；其特征在于：分频电路包括模拟分频器、数字分频电路和电平转换电路；所述模拟分频器对VCO输出的高频差分信号进行降频处理后，并将降频后的差分信号输出到电平转换电路；模拟分频器还输出分频信号到采样降噪电路；所述电平转换电路对模拟分频器输出的降频后的差分信号进行电平转换，转换为数字电平后输入给数字分频器，作为数字分频器的时钟信号；所述数字分频器输出分频控制信号到模拟分频器，以控制分频电路的计数周期；本发明具有低噪声、工作频率高，分频比范围宽的特点；可广泛应用高性能射频锁相环系统中。

Description

一种低噪声多模分频器电路及模拟分频单元
技术领域
本发明涉及多模分频器电路，尤其涉及一种低噪声多模分频器电路及模拟分频单元。
背景技术
锁相环作为频率合成器和时钟产生电路中的关键单元，广泛应用于模拟、数字及射频芯片中。分频器作为锁相环中的关键单元，通常用来对压控振荡器VCO产生的高频信号进行降频处理，降频后的信号与参考输入信号进行鉴频鉴相从而完成锁相环的锁相过程。为了满足锁相环产生的本振信号拥有宽频率调节范围，多模分频器通常会采用多级级联的方式，从而实现大范围连续分频比。然而随着级数的增加其累计的时钟抖动也会增加，造成分频器输出时钟信号的噪声特性急剧恶化，并对整体锁相环路的相位噪声产生影响。本发明提出一种低噪声的多模分频器电路，显著降低了传统多模分频器电路的输出噪声。
发明内容
本发明所要解决的技术问题在于提供一种低噪声多模分频器电路及模拟分频单元。
本发明为了解决上述技术问题，采用如下的技术方案：
一种低噪声多模分频器电路，包括分频电路、采样降噪电路及脉宽展宽电路；其特征在于：分频电路包括模拟分频器、数字分频电路和电平转换电路；
所述模拟分频器对VCO输出的高频差分信号进行降频处理后，并将降频后的差分信号输出到电平转换电路；同时，所述模拟分频器输出分频信号到采样降噪电路；
所述电平转换电路对模拟分频器输出的降频后的差分信号进行电平转换，转换为数字电平后输入给数字分频器，作为数字分频器的 CMOS时钟信号；
所述数字分频器对所述电平转换电路输出的CMOS时钟信号进行计数处理，并根据控制输入码，输出分频控制信号到模拟分频器，以控制分频电路的计数周期；同时所述数字分频器还输出控制信号到脉宽展宽电路；
所述采样降噪电路利用VCO输出的高频差分信号对模拟分频器输出的分频信号进行采样降噪处理，处理后的信号输出到脉宽展宽电路；
所述脉宽展宽电路受所述数字分频器的控制，对采样降噪电路输出的信号进行脉宽展宽处理。
本发明的采样降噪电路是用VCO的输出信号对多模分频器的输出时钟信号进行采样降噪处理。电路中使用低噪声CML结构的触发器，并将VCO输出的高频信号作为采样信号对分频输出信号进行采样，从而降低由于多级分频器级联而带来的时钟累积抖动。
根据本发明所述的一种低噪声多模分频器电路的优选方案，所述模拟分频器包括若干个模拟分频单元；
第一级模拟分频单元对VCO输出的高频差分信号进行降频处理，输出差分信号到所述采样降噪电路，还输出差分信号到第二级模拟分频单元；
第二级模拟分频单元对第一级模拟分频单元输出的差分信号进行降频处理后，输出到第三级模拟分频单元；同时第二级模拟分频单元输出反馈信号到第一级模拟分频单元；
第三级模拟分频单元对第二级模拟分频单元输出的差分信号进行降频处理后，输出到第四级模拟分频单元；同时第三级模拟分频单元输出反馈信号到第二级模拟分频单元；
依次类推，最后一级模拟分频单元对前一级模拟分频单元输出的差分信号进行降频处理，输出差分信号到所述电平转换电路；同时最后一级模拟分频单元输出反馈信号到前一级模拟分频单元；
所述数字分频器对所述电平转换电路输出的CMOS时钟信号进行计数处理，并根据控制输入码，分别输出分频控制信号到各个模拟分频单元。
根据本发明所述的一种低噪声多模分频器电路的优选方案，模拟分频单元包括四个D触发器和三个与门；第一级模拟分频单元的D触发器的输入时钟端口Clk、
Figure DEST_PATH_GDA0001399807530000031
接收VCO输出的高频差分信号，第二级模拟分频单元至最后一级模拟分频单元的D触发器的输入时钟端口Clk、
Figure DEST_PATH_GDA0001399807530000032
分别接收前一级模拟分频单元输出的差分信号；第一与门AND1的二个输出端分别连接第一D触发器的数据输入端口D、
Figure DEST_PATH_GDA0001399807530000033
端，第一与门AND1的二个输入端分别接收第二D触发器的差分信号输出端P、
Figure DEST_PATH_GDA0001399807530000034
端输出的信号，第一与门AND1的另二个输入端分别接收第三D触发器的数据锁存输出端Q、
Figure DEST_PATH_GDA0001399807530000035
端输出的信号；第二与门AND2 的二个输出端分别输出信号到第三D触发器的数据输入端口D、
Figure DEST_PATH_GDA0001399807530000036
端，第二与门AND2的二个输入端分别接收第四D触发器的数据锁存输出端Q、
Figure DEST_PATH_GDA0001399807530000037
端的信号，第二与门AND2的第三输入端接收所述数字分频器输出的分频控制信号；第三与门AND3的二个输出端分别输出信号到第四D触发器的数据输入端口D、
Figure DEST_PATH_GDA0001399807530000038
端；第三与门AND3的二个输入端分别接收第二D触发器的数据锁存输出端Q、
Figure DEST_PATH_GDA0001399807530000041
端的信号，第三与门AND3的第三输入端接收下一级模拟分频单元提供的反馈信号；第一D触发器的数据锁存输出端Q、
Figure DEST_PATH_GDA0001399807530000042
端分别输出信号到第二D 触发器的数据输入端口D、
Figure DEST_PATH_GDA0001399807530000043
端，第二D触发器的P、
Figure DEST_PATH_GDA0001399807530000044
端为下一级模拟分频单元的D触发器的输入时钟端口Clk、
Figure DEST_PATH_GDA0001399807530000045
提供差分信号或者为电平转换电路提供差分信号；第三D触发器的信号输出端为上一级模拟分频单元提供反馈信号。
根据本发明所述的一种低噪声多模分频器电路的优选方案，所述脉宽展宽电路包括第二电平转换电路、延时电路、反相器及两个或非门；
所述采样降噪电路的输出信号线经过第二电平转换电路，转换为数字时钟，为第一或非门提供输入信号；
所述延时电路将所述数字分频器输出的控制信号进行延时处理后，为第二或非门提供输入信号；
所述第一或非门分别接收第二电平转换电路和第二或非门的输出信号，进行或非处理，为第二或非门和反相器提供输入信号；
所述第二或非门分别接收延时电路和第一或非门的输出信号，进行或非处理，为第一或非门提供输入信号；
所述反相器接收第一或非门的输出信号，进行反相处理后输出。
本发明的第二个技术方案是，一种构成低噪声多模分频器的模拟分频单元，包括四个CML结构的D触发器和三个CML结构的与门；其特征在于：第一级模拟分频单元的四个CML结构的D触发器的输入时钟端口Clk、
Figure DEST_PATH_GDA0001399807530000046
接收VCO输出的高频差分信号，即输入时钟端口Clk与端口INP相连，输入时钟端口
Figure DEST_PATH_GDA0001399807530000047
与端口INN相连；第二级模拟分频单元至最后一级模拟分频单元的D触发器的输入时钟端口Clk、
Figure DEST_PATH_GDA0001399807530000051
接收分别接收前一级模拟分频单元输出的差分信号；第一与门AND1的二个输出端分别连接第一D触发器的数据输入端口D、
Figure DEST_PATH_GDA0001399807530000052
端，第一与门AND1的二个输入端分别接收第二D触发器的P、
Figure DEST_PATH_GDA0001399807530000053
端输出的信号，第一与门AND1的另二个输入端分别接收第三D触发器的数据锁存输出端Q、
Figure DEST_PATH_GDA0001399807530000054
端输出的信号；第二与门AND2的二个输出端分别输出信号到第三D触发器的数据输入端口D、
Figure DEST_PATH_GDA0001399807530000055
端，第二与门 AND2的二个输入端分别接收第四D触发器的数据锁存输出端Q、
Figure DEST_PATH_GDA0001399807530000056
端的信号，第二与门AND2的第三输入端接收所述数字分频器输出的分频控制信号；第三与门AND3的二个输出端分别输出信号到第四D触发器的数据输入端口D、
Figure DEST_PATH_GDA0001399807530000057
端；第三与门AND3的二个输入端分别接收第二D触发器的数据锁存输出端Q、
Figure DEST_PATH_GDA0001399807530000058
端的信号，第三与门AND3 的第三输入端接收下一级模拟分频单元提供的反馈信号；第一D触发器的数据锁存输出端Q、
Figure DEST_PATH_GDA0001399807530000059
端分别输出信号到第二D触发器的数据输入端口D、
Figure DEST_PATH_GDA00013998075300000510
端，第二D触发器的P、
Figure DEST_PATH_GDA00013998075300000511
端为下一级模拟分频单元的 D触发器的输入时钟端口Clk、
Figure DEST_PATH_GDA00013998075300000512
提供差分信号或者为电平转换电路提供差分信号；第三D触发器的P端为上一级模拟分频单元提供反馈信号。
本发明所述的一种低噪声多模分频器电路及多模分频单元的有益效果是：本发明通过将分频电路、采样降噪电路及脉宽展宽电路相结合，将多模分频器累积的时钟抖动降低，有效的优化了锁相环中反馈通路的噪声性能，显著降低了传统多模分频器电路的输出噪声；具有低噪声、工作频率高，分频比范围宽的特点；本发明可广泛应用高性能射频锁相环系统中。
附图说明
图1是低噪声多模分频器电路框图。
图2是分频电路1的原理框图。
图3是模拟分频单元的电路原理框图。
图4是脉宽展宽电路原理框图。
图5是脉宽展宽电路实现效果图。
图6是分频电路1的实现效果图。
图7是低噪声多模分频器实现效果图。
具体实施方式
参见图1和图2，一种低噪声多模分频器电路，包括分频电路1、采样降噪电路2及脉宽展宽电路3；分频电路1包括模拟分频器4、数字分频电路5和电平转换电路6；
所述模拟分频器4对VCO输出的高频信号进行降频处理后，并将降频后的差分信号输出到电平转换电路6；同时，所述模拟分频器4 输出分频信号到采样降噪电路2；
所述电平转换电路6对模拟分频器4输出的降频后的差分信号进行电平转换，转换为数字电平后输入给数字分频器5，作为数字分频器5的CMOS时钟信号；
所述数字分频器5对所述电平转换电路6输出的CMOS时钟信号进行计数处理，并根据控制输入码，输出分频控制信号到模拟分频器 4，以控制分频电路1的计数周期；同时所述数字分频器5还输出控制信号到脉宽展宽电路3；
所述采样降噪电路2利用VCO输出的高频信号对模拟分频器4输出的分频信号进行采样降噪处理，处理后的信号输出到脉宽展宽电路 3；
所述脉宽展宽电路3受所述数字分频器5的控制，对采样降噪电路2输出的信号进行脉宽展宽处理。
在具体实施例中，所述模拟分频器4包括若干个模拟分频单元；
第一级模拟分频单元对VCO输出的高频差分信号进行降频处理，输出差分信号到所述采样降噪电路2，还输出差分信号到第二级模拟分频单元；
第二级模拟分频单元对第一级模拟分频单元输出的差分信号进行降频处理后，输出到第三级模拟分频单元；同时第二级模拟分频单元输出反馈信号到第一级模拟分频单元；
第三级模拟分频单元对第二级模拟分频单元输出的差分信号进行降频处理后，输出到第四级模拟分频单元；同时第三级模拟分频单元输出反馈信号到第二级模拟分频单元；
依次类推，最后一级模拟分频单元对前一级模拟分频单元输出的差分信号进行降频处理，输出差分信号到所述电平转换电路6；同时最后一级模拟分频单元输出反馈信号到前一级模拟分频单元；
所述数字分频器5对所述电平转换电路6输出的CMOS时钟信号进行计数处理，并根据控制输入码，分别输出分频控制信号到各个模拟分频单元。
在具体实施时，模拟分频单元的级数根据需要确定。可取大于等于2的自然数。
参见图6，本发明分频电路由模拟分频电路和数字分频电路共同组成，具有分频比范围广的特点。其中模拟分频电路对VCO输出的高频信号进行降频处理，并转换成CMOS时钟信号输出到数字分频器中。数字分频对模拟分频器的输出信号进行计数处理，并通过分频控制信号，控制整体分频器计数周期，从而实现低到高的分频比。
在具体实施例中，所述模拟分频器4包括四级模拟分频单元；每级模拟分频单元可采用CML结构的2/3模拟分频单元，可实现16到31的分频比。模拟分频器4对VCO输出的高频信号进行降频处理，并转换成CMOS时钟信号输出到数字分频器中。数字分频对模拟分频器的输出信号进行计数处理，并通过分频控制信号，控制整体分频器计数周期，从而实现16到524287分频比。
参见图2，模拟分频器中的第一级模拟分频单元2/3CELL1的差分输入端口为VCO_INP、VCO_INN，其输出差分信号端口为OUT1_P、 OUT1_N；2/3CELL1输出到第二级模拟分频单元2/3CELL2的时钟信号为fpo1、fno1，第二级模拟分频单元2/3CELL2的OMOD端的信号反馈给2/3CELL1的IMOD端，2/3CELL2输出到第三级模拟分频单元2/3CELL3的时钟信号为fpo2、fno2，2/3CELL3的OMOD端信号反馈给2/3CELL2的IMOD端，第三级模拟分频单元2/3CELL3输出到第四级模拟分频单元2/3CELL4的时钟信号为fpo3、fno3，2/3 CELL4的OMOD端信号反馈给2/3CELL3的IMOD端，第四级模拟分频单元2/3CELL4输出的差分信号fpo4、fno4经过电平转换，转换为数字电平后输入给数字分频器，作为数字分频器的时钟，数字分频器输出到2/3CELL1的控制线为D0，输出到2/3CELL2的控制线为D1，输出到2/3CELL3的控制线为D2，输出到2/3CELL4的控制线为D3，控制数字分频器的控制输入码为Intg<0>…Intg<18>。
参见图3，模拟分频单元包括四个CML结构的D触发器lt1、lt2、 lt3、lt4和三个CML结构的与门AND1、AND2、AND3；第一级模拟分频单元的四个CM L结构的D触发器的输入时钟端口Clk、
Figure DEST_PATH_GDA0001399807530000081
接收VCO 输出的高频差分信号，即输入时钟端口Clk与端口INP相连，输入时钟端口
Figure DEST_PATH_GDA0001399807530000082
与端口INN相连；第二级模拟分频单元至最后一级模拟分频单元的D触发器的输入时钟端口Clk、
Figure DEST_PATH_GDA0001399807530000083
接收分别接收前一级模拟分频单元输出的差分信号；第一与门AND1的二个输出端分别连接第一D触发器lt1的数据输入端口D、
Figure DEST_PATH_GDA0001399807530000091
端，第一与门AND1的二个输入端分别接收第二D触发器lt2的差分信号输出端P、
Figure DEST_PATH_GDA0001399807530000092
端输出的信号，第一与门AND1的另二个输入端分别接收第三D触发器lt3的数据锁存输出端Q、
Figure DEST_PATH_GDA0001399807530000093
端输出的信号；第二与门AND2的二个输出端分别输出信号到第三D触发器lt3的数据输入端口D、
Figure DEST_PATH_GDA0001399807530000094
端，第二与门AND2的二个输入端分别接收第四D触发器lt4的数据锁存输出端 Q、
Figure DEST_PATH_GDA0001399807530000095
端的信号，第二与门AND2的第三输入端接收所述数字分频器5 输出的分频控制信号；第三与门AND3的二个输出端分别输出信号到第四D触发器lt4的数据输入端口D、
Figure DEST_PATH_GDA0001399807530000096
端；第三与门AND3的二个输入端分别接收第二D触发器lt2的数据锁存输出端Q、
Figure DEST_PATH_GDA0001399807530000097
端的信号，第三与门AND3的第三输入端接收下一级模拟分频单元提供的反馈信号；第一D触发器lt1的数据锁存输出端Q、
Figure DEST_PATH_GDA0001399807530000098
端分别输出信号到第二D触发器lt2的数据输入端口D、
Figure DEST_PATH_GDA0001399807530000099
端，第二D触发器lt2的差分信号输出端P、
Figure DEST_PATH_GDA00013998075300000910
端为下一级模拟分频单元的D触发器的输入时钟端口Clk、
Figure DEST_PATH_GDA00013998075300000911
提供差分信号或者为电平转换电路提供差分信号；第三D触发器lt3的一个信号输出端为上一级模拟分频单元提供反馈信号。
另外，第一级模拟分频单元的第一与门AND1的二个输出端还分别为所述采样降噪电路2提供分频信号。
即：模拟分频单元包括四个CML结构的D触发器lt1、lt2、lt3、 lt4和三个CML结构的与门AND1、AND2、AND3；第一级模拟分频单元的四个CM L结构的D触发器的输入时钟端口Clk、
Figure DEST_PATH_GDA00013998075300000912
接收VCO输出的高频差分信号，即输入时钟端口Clk与端口INP相连，输入时钟端口
Figure DEST_PATH_GDA00013998075300000913
与端口INN相连；第二级模拟分频单元至最后一级模拟分频单元的D触发器的输入时钟端口接收分别接收前一级Clk、
Figure DEST_PATH_GDA00013998075300000914
输出的时钟信号；第一与门AND1的二个输出端分别连接第一D触发器lt1 的数据输入端口D、
Figure DEST_PATH_GDA0001399807530000101
端，第一与门AND1的二个输入端分别连接第二D触发器lt2的P、
Figure DEST_PATH_GDA0001399807530000102
端，第一与门AND1的另二个输入端分别与第三D触发器lt3的数据锁存输出端Q、
Figure DEST_PATH_GDA0001399807530000103
端相连；第二与门AND2的二个输出端分别连接第三D触发器lt3的数据输入端口D、
Figure DEST_PATH_GDA0001399807530000104
端，第二与门AND2的二个输入端分别与第四D触发器lt4的数据锁存输出端Q、
Figure DEST_PATH_GDA0001399807530000105
端相连，第二与门AND2的第三输入端接收所述数字分频器5 输出的分频控制信号；第三与门AND3的二个输出端分别连接第四D 触发器lt4的数据输入端口D、
Figure DEST_PATH_GDA0001399807530000106
端；第三与门AND3的二个输入端分别与第二D触发器lt2的数据锁存输出端Q、
Figure DEST_PATH_GDA0001399807530000107
端相连，第三与门 AND3的第三输入端接收下一级模拟分频单元提供的反馈信号；第一D 触发器lt1的数据锁存输出端Q、
Figure DEST_PATH_GDA0001399807530000108
端分别与第二D触发器lt2的数据输入端口D、
Figure DEST_PATH_GDA0001399807530000109
端相连，第二D触发器lt2的P、
Figure DEST_PATH_GDA00013998075300001010
端为下一级模拟分频单元的D触发器的输入时钟端口Clk、
Figure DEST_PATH_GDA00013998075300001011
提供差分信号或者为电平转换电路提供差分信号；第三D触发器lt3的P端为上一级模拟分频单元提供反馈信号。
在具体实施例中，参见图4，所述脉宽展宽电路3包括第二电平转换电路、延时电路、反相器及两个或非门；
所述采样降噪电路的输出信号线经过第二电平转换电路，转换为数字时钟，为第一或非门NOR0提供输入信号；
所述延时电路将所述数字分频器5输出的控制信号进行延时处理后，为第二或非门NOR1提供输入信号；
所述第一或非门NOR0分别接收第二电平转换电路和第二或非门 NOR1的输出信号，进行或非处理，为第二或非门NOR1和反相器提供输入信号；
所述第二或非门NOR1分别接收延时电路和第一或非门NOR0的输出信号，进行或非处理，为第一或非门NOR0提供输入信号；
所述反相器接收第一或非门NOR0的输出信号，进行反相处理后输出。
参见图5，本发明的脉宽展宽电路将采样降噪电路输出的时钟信号进行脉宽展宽处理。由于VCO的信号频率很高，周期很短。用VCO 采样后的输出时钟信号，会出现脉宽变窄的情况，为了满足鉴频鉴相器对时钟信号脉宽的要求，通过本电路对采样后的时钟信号进行了脉宽展宽，优化了其脉宽性能。
参见图7，图7是本发明低噪声多模分频器电路实现效果图。本发明具有低噪声，工作频率高，分频比范围宽等特点。本发明技术可以应用到高性能射频锁相环系统中。
尽管已经示出和描述了本发明的实施例，本领域的普通技术人员可以理解：在不脱离本发明的原理和宗旨的情况下可以对这些实施例进行多种变化、修改、替换和变型，本发明的范围由权利要求及其等同物限定。

Claims (5)

1.一种低噪声多模分频器电路，包括分频电路(1)、采样降噪电路(2)及脉宽展宽电路(3)；其特征在于：分频电路(1)包括模拟分频器(4)、数字分频电路(5)和电平转换电路(6)；
所述模拟分频器(4)对VCO输出的高频差分信号进行降频处理后，并将降频后的差分信号输出到电平转换电路(6)；同时，所述模拟分频器(4)输出分频信号到采样降噪电路(2)；
所述电平转换电路(6)对模拟分频器(4)输出的降频后的差分信号进行电平转换，转换为数字电平后输入给数字分频器(5)，作为数字分频器(5)的CMOS时钟信号；
所述数字分频器(5)对所述电平转换电路(6)输出的CMOS时钟信号进行计数处理，并根据控制输入码，输出分频控制信号到模拟分频器(4)，以控制分频电路(1)的计数周期；同时所述数字分频器(5)还输出控制信号到脉宽展宽电路(3)；
所述采样降噪电路(2)利用VCO输出的高频信号对模拟分频器(4)输出的分频信号进行采样降噪处理，处理后的信号输出到脉宽展宽电路(3)；
所述脉宽展宽电路(3)受所述数字分频器(5)的控制，对采样降噪电路(2)输出的信号进行脉宽展宽处理。
2.根据权利要求1所述的一种低噪声多模分频器电路，其特征在于：所述模拟分频器(4)包括若干个模拟分频单元；
第一级模拟分频单元对VCO输出的高频差分信号进行降频处理，输出分频信号到所述采样降噪电路(2)，还输出差分信号到第二级模拟分频单元；
第二级模拟分频单元对第一级模拟分频单元输出的差分信号进行降频处理后，输出到第三级模拟分频单元；同时第二级模拟分频单元输出反馈信号到第一级模拟分频单元；
第三级模拟分频单元对第二级模拟分频单元输出的差分信号进行降频处理后，输出到第四级模拟分频单元；同时第三级模拟分频单元输出反馈信号到第二级模拟分频单元；
依次类推，最后一级模拟分频单元对前一级模拟分频单元输出的差分信号进行降频处理，输出差分信号到所述电平转换电路(6)；同时最后一级模拟分频单元输出反馈信号到前一级模拟分频单元；
所述数字分频器(5)对所述电平转换电路(6)输出的CMOS时钟信号进行计数处理，并根据控制输入码，分别输出分频控制信号到各个模拟分频单元。
3.根据权利要求2所述的一种低噪声多模分频器电路，其特征在于：模拟分频单元包括四个D触发器和三个与门；第一与门的二个输出端分别输出信号到第一D触发器的数据输入端口，第一与门的二个输入端分别接收第二D触发器的二个差分信号输出端输出的信号，第一与门的另二个输入端分别接收第三D触发器(lt3)的二个数据锁存输出端输出的信号；第二与门的二个输出端分别输出信号到第三D触发器(lt3)的二个数据输入端，第二与门AND2的二个输入端分别接收第四D触发器(lt4)的二个数据锁存输出端的信号，第二与门的第三输入端接收所述数字分频器(5)输出的分频控制信号；第三与门的二个输出端分别输出信号到第四D触发器(lt4)的二个数据输入端；第三与门的二个输入端分别接收第二D触发器(lt2)的二个数据锁存输出端的信号，第三与门的第三输入端接收下一级模拟分频单元提供的反馈信号；第一D触发器(lt1)的二个数据锁存输出端分别输出信号到第二D触发器(lt2)的二个数据输入端；第三D触发器(lt3)的一个信号输出端为上一级模拟分频单元提供反馈信号。
4.根据权利要求1或2或3所述的一种低噪声多模分频器电路，其特征在于：所述脉宽展宽电路(3)包括第二电平转换电路、延时电路、反相器及两个或非门；
所述采样降噪电路的输出信号线经过第二电平转换电路，转换为数字时钟，为第一或非门(NOR0)提供输入信号；
所述延时电路将所述数字分频器(5)输出的控制信号进行延时处理后，为第二或非门(NOR1)提供输入信号；
所述第一或非门(NOR0)分别接收第二电平转换电路和第二或非门(NOR1)的输出信号，进行或非处理，为第二或非门(NOR1)和反相器提供输入信号；
所述第二或非门(NOR1)分别接收延时电路和第一或非门(NOR0)的输出信号，进行或非处理，为第一或非门(NOR0)提供输入信号；
所述反相器接收第一或非门(NOR0)的输出信号，进行反相处理后输出。
5.一种构成低噪声多模分频器的模拟分频单元，包括四个D触发器和三个与门；其特征在于：模拟分频单元第一与门的二个输出端分别输出信号到第一D触发器的数据输入端口，第一与门的二个输入端分别接收第二D触发器的二个差分信号输出端输出的信号，第一与门的另二个输入端分别接收第三D触发器(lt3)的二个数据锁存输出端输出的信号；第二与门的二个输出端分别输出信号到第三D触发器(lt3)的二个数据输入端，第二与门AND2的二个输入端分别接收第四D触发器(lt4)的二个数据锁存输出端的信号，第二与门的第三输入端接收数字分频器(5)输出的分频控制信号；第三与门的二个输出端分别输出信号到第四D触发器(lt4)的二个数据输入端；第三与门的二个输入端分别接收第二D触发器(lt2)的二个数据锁存输出端的信号，第三与门的第三输入端接收下一级模拟分频单元提供的反馈信号；第一D触发器(lt1)的二个数据锁存输出端分别输出信号到第二D触发器(lt2)的二个数据输入端；第三D触发器(lt3)的一个信号输出端为上一级模拟分频单元提供反馈信号。
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