JPH0548433A - 多段分周器 - Google Patents
多段分周器Info
- Publication number
- JPH0548433A JPH0548433A JP20592691A JP20592691A JPH0548433A JP H0548433 A JPH0548433 A JP H0548433A JP 20592691 A JP20592691 A JP 20592691A JP 20592691 A JP20592691 A JP 20592691A JP H0548433 A JPH0548433 A JP H0548433A
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- JP
- Japan
- Prior art keywords
- frequency
- frequency divider
- signal
- input
- jitter
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- Pending
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】
【目的】 本発明は、入力信号周波数を分周して出力す
る多段分周器に関し、ジッタを低減させた分周信号を得
ることを目的とする。 【構成】 複数の分周手段が縦続に接続された多段分周
器において、前記分周手段の初段に入力される入力信号
を分岐してリタイミングパルスとして取り込み、そのリ
タイミングパルスにより前記分周手段の最終段から出力
される分周信号をリタイミングして出力するリタイミン
グ手段を備えたことを特徴とする。
る多段分周器に関し、ジッタを低減させた分周信号を得
ることを目的とする。 【構成】 複数の分周手段が縦続に接続された多段分周
器において、前記分周手段の初段に入力される入力信号
を分岐してリタイミングパルスとして取り込み、そのリ
タイミングパルスにより前記分周手段の最終段から出力
される分周信号をリタイミングして出力するリタイミン
グ手段を備えたことを特徴とする。
Description
【０００１】
【産業上の利用分野】本発明は、入力信号周波数を分周
して出力する多段分周器に関する。
して出力する多段分周器に関する。
【０００２】
【従来の技術】マスタスレーブフリップフロップなどで
実現される１／２分周器を複数ｎ個縦続に接続すること
により、入力信号周波数を１／２n に分周する多段分周
器が構成される。
実現される１／２分周器を複数ｎ個縦続に接続すること
により、入力信号周波数を１／２n に分周する多段分周
器が構成される。
【０００３】ここで、１／２分周器を６段縦続に接続し
た多段分周器の従来構成を図４に示す。図において、入
力信号は、６段縦続に接続された１／２分周器４１を通
過することにより、１／64の周波数の信号に変換されて
出力される。すなわち、各段の１／２分周器４１では、
入力信号波形を例えば矩形波とすると、矩形パルスが２
個入力されるごとに出力パルス１個を次段へ伝達し、こ
の動作が６段分行われる。したがって、初段の１／２分
周器４１に矩形パルスが64個入力されたときに、最終段
（６段目）の１／２分周器４１が矩形パルス１個を出力
し、１／64分周器として機能する。
た多段分周器の従来構成を図４に示す。図において、入
力信号は、６段縦続に接続された１／２分周器４１を通
過することにより、１／64の周波数の信号に変換されて
出力される。すなわち、各段の１／２分周器４１では、
入力信号波形を例えば矩形波とすると、矩形パルスが２
個入力されるごとに出力パルス１個を次段へ伝達し、こ
の動作が６段分行われる。したがって、初段の１／２分
周器４１に矩形パルスが64個入力されたときに、最終段
（６段目）の１／２分周器４１が矩形パルス１個を出力
し、１／64分周器として機能する。
【０００４】
【発明が解決しようとする課題】ところで、各段の１／
２分周器４１は、シリコントランジスタその他の能動デ
バイスで構成されている。この能動デバイスは、一般的
に出力信号に時間的ゆらぎをもたらすジッタをもってい
る。
２分周器４１は、シリコントランジスタその他の能動デ
バイスで構成されている。この能動デバイスは、一般的
に出力信号に時間的ゆらぎをもたらすジッタをもってい
る。
【０００５】従来の多段分周器は、各段で独立に発生す
るジッタが合成されるために、段数が大きいほど（分周
比が大きいほど）得られる分周信号のジッタが大きくな
る欠点があった。このような多段分周器を例えば位相同
期発振回路に利用した場合には位相雑音となって現れ、
特に分周比の大きなマイクロ波帯の位相同期発振回路に
おいては大きな問題点であった。
るジッタが合成されるために、段数が大きいほど（分周
比が大きいほど）得られる分周信号のジッタが大きくな
る欠点があった。このような多段分周器を例えば位相同
期発振回路に利用した場合には位相雑音となって現れ、
特に分周比の大きなマイクロ波帯の位相同期発振回路に
おいては大きな問題点であった。
【０００６】本発明は、ジッタを低減した分周信号を得
ることができる多段分周器を提供することを目的とす
る。
ることができる多段分周器を提供することを目的とす
る。
【０００７】
【課題を解決するための手段】本発明は、複数の分周手
段が縦続に接続された多段分周器において、前記分周手
段の初段に入力される入力信号を分岐してリタイミング
パルスとして取り込み、そのリタイミングパルスにより
前記分周手段の最終段から出力される分周信号をリタイ
ミングして出力するリタイミング手段を備えたことを特
徴とする。
段が縦続に接続された多段分周器において、前記分周手
段の初段に入力される入力信号を分岐してリタイミング
パルスとして取り込み、そのリタイミングパルスにより
前記分周手段の最終段から出力される分周信号をリタイ
ミングして出力するリタイミング手段を備えたことを特
徴とする。
【０００８】
【作用】本発明は、多段分周器の入力信号をリタイミン
グパルスとして多段分周器から出力される分周信号のリ
タイミングを行うことにより、入力信号のタイミングに
合わせた分周信号のリタイミングが可能となる。すなわ
ち、多段分周器で付加されたジッタをリタイミング処理
により抑圧することができる。
グパルスとして多段分周器から出力される分周信号のリ
タイミングを行うことにより、入力信号のタイミングに
合わせた分周信号のリタイミングが可能となる。すなわ
ち、多段分周器で付加されたジッタをリタイミング処理
により抑圧することができる。
【０００９】
【実施例】図１は、本発明の第一実施例の構成を示すブ
ロック図である。なお、本実施例は、１／２分周器４１
を６段縦続に接続した図４に示す従来の１／64分周器に
適用したものである。
ロック図である。なお、本実施例は、１／２分周器４１
を６段縦続に接続した図４に示す従来の１／64分周器に
適用したものである。
【００１０】図において、分周器入力信号は、６段の
１／２分周器４１により構成される１／64分周器を通過
し、ジッタによってゆらいだ１／64分周信号としてＤ
フリップフロップ（Ｄ−ＦＦ）１１のデータ入力端子Ｄ
に入力される。また、分周器入力信号は、分岐してＤ
フリップフロップ１１のクロック入力端子Ｃに入力さ
れ、ジッタによってゆらいだ１／64分周信号のリタイ
ミングパルスとなる。リタイミング手段としてのＤフリ
ップフロップ１１は、データ入力端子Ｄに入力されるジ
ッタによってゆらいだ１／64分周信号を分周器入力信
号によってラッチし、リタイミングされた１／64分周
信号として出力する。
１／２分周器４１により構成される１／64分周器を通過
し、ジッタによってゆらいだ１／64分周信号としてＤ
フリップフロップ（Ｄ−ＦＦ）１１のデータ入力端子Ｄ
に入力される。また、分周器入力信号は、分岐してＤ
フリップフロップ１１のクロック入力端子Ｃに入力さ
れ、ジッタによってゆらいだ１／64分周信号のリタイ
ミングパルスとなる。リタイミング手段としてのＤフリ
ップフロップ１１は、データ入力端子Ｄに入力されるジ
ッタによってゆらいだ１／64分周信号を分周器入力信
号によってラッチし、リタイミングされた１／64分周
信号として出力する。
【００１１】以下、図２に示すタイムチャートを参照し
て本実施例の動作について説明する。各１／２分周器４
１がアップエッジ動作とすると、最終段の１／２分周器
４１から出力される理想的な１／64分周信号は、初段
の１／２分周器４１へ入力される分周器入力信号の32
パルスごとのアップエッジで「ハイ」と「ロー」の状態
が入れ替わる。しかし、実際には、各１／２分周器４１
でジッタが付加されるために、ジッタによってゆらいだ
１／64分周信号となる。
て本実施例の動作について説明する。各１／２分周器４
１がアップエッジ動作とすると、最終段の１／２分周器
４１から出力される理想的な１／64分周信号は、初段
の１／２分周器４１へ入力される分周器入力信号の32
パルスごとのアップエッジで「ハイ」と「ロー」の状態
が入れ替わる。しかし、実際には、各１／２分周器４１
でジッタが付加されるために、ジッタによってゆらいだ
１／64分周信号となる。
【００１２】Ｄフリップフロップ１１がダウンエッジ動
作とすると、Ｑ出力はクロック入力端子Ｃに入力される
分周器入力信号が「ハイ」から「ロー」に立ち下がる
瞬間のＤ入力（ジッタによってゆらいだ１／64分周信号
）の状態を次の分周器入力信号のダウンエッジが入
ってくるまで保持する。このとき、Ｄフリップフロップ
１１のＱ出力は、Ｄ入力に付加されたジッタにかかわら
ず、常に理想的な１／64分周信号に対して、分周器入
力信号の半周期だけ遅れてリタイミングされた１／64
分周信号となる。すなわち、分周器入力信号のタイ
ミングに合わせてジッタによってゆらいだ１／64分周信
号がリタイミングされ、各１／２分周器４１で付加さ
れるジッタ（位相雑音）が抑圧され、理想的な１／64分
周信号に対して分周器入力信号のほぼ半周期遅れで
リタイミングされた１／64分周信号が得られる。
作とすると、Ｑ出力はクロック入力端子Ｃに入力される
分周器入力信号が「ハイ」から「ロー」に立ち下がる
瞬間のＤ入力（ジッタによってゆらいだ１／64分周信号
）の状態を次の分周器入力信号のダウンエッジが入
ってくるまで保持する。このとき、Ｄフリップフロップ
１１のＱ出力は、Ｄ入力に付加されたジッタにかかわら
ず、常に理想的な１／64分周信号に対して、分周器入
力信号の半周期だけ遅れてリタイミングされた１／64
分周信号となる。すなわち、分周器入力信号のタイ
ミングに合わせてジッタによってゆらいだ１／64分周信
号がリタイミングされ、各１／２分周器４１で付加さ
れるジッタ（位相雑音）が抑圧され、理想的な１／64分
周信号に対して分周器入力信号のほぼ半周期遅れで
リタイミングされた１／64分周信号が得られる。
【００１３】ところで、分周器入力信号の周波数が例
えば10ＧHzの場合にはその半周期は50ｐsec となるが、
多段分周器から出力される分周信号にジッタがあって
も、通常そのような大きな値になることはない。したが
って、リタイミング手段としてのＤフリップフロップ１
１がダウンエッジ動作する構成では、付加されるジッタ
が分周器入力信号の半周期を越えたときと、越えない
ときの各リタイミングされた１／64分周信号には、分
周器入力信号の１周期分のずれが生じるが、通常のジ
ッタであればそのような心配はいらない。
えば10ＧHzの場合にはその半周期は50ｐsec となるが、
多段分周器から出力される分周信号にジッタがあって
も、通常そのような大きな値になることはない。したが
って、リタイミング手段としてのＤフリップフロップ１
１がダウンエッジ動作する構成では、付加されるジッタ
が分周器入力信号の半周期を越えたときと、越えない
ときの各リタイミングされた１／64分周信号には、分
周器入力信号の１周期分のずれが生じるが、通常のジ
ッタであればそのような心配はいらない。
【００１４】また、リタイミング手段としてのＤフリッ
プフロップ１１がアップエッジ動作する構成では、付加
されるジッタが分周器入力信号の半周期以下であって
も、ジッタの進み遅れによってリタイミングされた１／
64分周信号は、理想的な１／64分周信号に対して分
周器入力信号の半周期だけ進む場合と遅れる場合の二
通りに分かれる。したがって、そのような不都合を回避
するためには、Ｄフリップフロップ１１のクロック入力
となる分周器入力信号と、各１／２分周器４１を通過
してＤフリップフロップ１１のデータ入力となるジッタ
によってゆらいだ１／64分周信号との位相関係を、遅
延線その他によって分周器入力信号の半周期だけずら
し、実質的にダウンエッジ動作と等価な構成にすればよ
い。
プフロップ１１がアップエッジ動作する構成では、付加
されるジッタが分周器入力信号の半周期以下であって
も、ジッタの進み遅れによってリタイミングされた１／
64分周信号は、理想的な１／64分周信号に対して分
周器入力信号の半周期だけ進む場合と遅れる場合の二
通りに分かれる。したがって、そのような不都合を回避
するためには、Ｄフリップフロップ１１のクロック入力
となる分周器入力信号と、各１／２分周器４１を通過
してＤフリップフロップ１１のデータ入力となるジッタ
によってゆらいだ１／64分周信号との位相関係を、遅
延線その他によって分周器入力信号の半周期だけずら
し、実質的にダウンエッジ動作と等価な構成にすればよ
い。
【００１５】なお、以上示した実施例では、多段分周器
として１／２分周器を複数段縦続に接続した構成であっ
たが、デュアルモジュラスプリスケーラを用いたパルス
スワロ方式の可変分周器であっても同様に本発明を実施
することができる。
として１／２分周器を複数段縦続に接続した構成であっ
たが、デュアルモジュラスプリスケーラを用いたパルス
スワロ方式の可変分周器であっても同様に本発明を実施
することができる。
【００１６】図３は、本発明の第二実施例の構成を示す
ブロック図である。図において、可変分周器はデュアル
モジュラスプリスケーラ３１およびプログラマブルカウ
ンタ３２により構成され、プログラマブルカウンタ３２
から与えられるパルススワロ信号によって分周動作が制
御される。この可変分周器の後段にリタイミング手段と
してのＤフリップフロップ１１が接続され、ジッタによ
ってゆらいだ分周信号がそのデータ入力端子Ｄに入力さ
れる。分周器入力信号は、分岐してＤフリップフロップ
１１のクロック入力端子Ｃに入力され、ジッタによって
ゆらいだ分周信号のリタイミングパルスとなる。以下、
同様にしてＤフリップフロップ１１の出力Ｑからリタイ
ミングされた分周信号が出力される。
ブロック図である。図において、可変分周器はデュアル
モジュラスプリスケーラ３１およびプログラマブルカウ
ンタ３２により構成され、プログラマブルカウンタ３２
から与えられるパルススワロ信号によって分周動作が制
御される。この可変分周器の後段にリタイミング手段と
してのＤフリップフロップ１１が接続され、ジッタによ
ってゆらいだ分周信号がそのデータ入力端子Ｄに入力さ
れる。分周器入力信号は、分岐してＤフリップフロップ
１１のクロック入力端子Ｃに入力され、ジッタによって
ゆらいだ分周信号のリタイミングパルスとなる。以下、
同様にしてＤフリップフロップ１１の出力Ｑからリタイ
ミングされた分周信号が出力される。
【００１７】なお、常にリタイミングするには、Ｄフリ
ップフロップ１１のデータ入力端子Ｄに入力される可変
分周器の出力（ジッタによってゆらいだ分周信号）のパ
ルス幅は、Ｄフリップフロップ１１のクロック入力端子
Ｃに入力される分周器入力信号の１周期以上が必要であ
る。そのためには、可変分周出力を得るときに、プログ
ラマブルカウンタ３２の全ビットではなく、下位ビット
出力のみの論理積をとるようにすればよい。
ップフロップ１１のデータ入力端子Ｄに入力される可変
分周器の出力（ジッタによってゆらいだ分周信号）のパ
ルス幅は、Ｄフリップフロップ１１のクロック入力端子
Ｃに入力される分周器入力信号の１周期以上が必要であ
る。そのためには、可変分周出力を得るときに、プログ
ラマブルカウンタ３２の全ビットではなく、下位ビット
出力のみの論理積をとるようにすればよい。
【００１８】なお、以上示した実施例では、リタイミン
グ手段としてＤフリップフロップ１１を用いた構成例で
あるが、同様なラッチ動作が可能であればそれに限定さ
れるものではない。
グ手段としてＤフリップフロップ１１を用いた構成例で
あるが、同様なラッチ動作が可能であればそれに限定さ
れるものではない。
【００１９】
【発明の効果】以上説明したように本発明は、多段分周
器の構成にかかわらず、多段分周器の入力信号のタイミ
ングに合わせて分周信号のリタイミングを行うことによ
り、ジッタを抑圧した多段分周器を実現することができ
る。したがって、無線通信の局部発振回路（位相同期発
振回路）のように大きな分周比が要求される場合でも、
その構成要素として本発明の多段分周器を使用した場合
には位相雑音特性の大幅な改善を図ることができる。
器の構成にかかわらず、多段分周器の入力信号のタイミ
ングに合わせて分周信号のリタイミングを行うことによ
り、ジッタを抑圧した多段分周器を実現することができ
る。したがって、無線通信の局部発振回路（位相同期発
振回路）のように大きな分周比が要求される場合でも、
その構成要素として本発明の多段分周器を使用した場合
には位相雑音特性の大幅な改善を図ることができる。
【図１】本発明の第一実施例の構成を示すブロック図で
ある。
ある。
【図２】第一実施例の動作を説明するタイムチャートで
ある。
ある。
【図３】本発明の第二実施例の構成を示すブロック図で
ある。
ある。
【図４】１／２分周器を６段縦続に接続した多段分周器
の従来構成を示すブロック図である。
の従来構成を示すブロック図である。
１１ Ｄフリップフロップ ３１ デュアルモジュラスプリスケーラ ３２ プログラマブルカウンタ ４１ １／２分周器
Claims (1)
- 【請求項１】 複数の分周手段が縦続に接続された多段
分周器において、 前記分周手段の初段に入力される入力信号を分岐してリ
タイミングパルスとして取り込み、そのリタイミングパ
ルスにより前記分周手段の最終段から出力される分周信
号をリタイミングして出力するリタイミング手段を備え
たことを特徴とする多段分周器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20592691A JPH0548433A (ja) | 1991-08-16 | 1991-08-16 | 多段分周器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20592691A JPH0548433A (ja) | 1991-08-16 | 1991-08-16 | 多段分周器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0548433A true JPH0548433A (ja) | 1993-02-26 |
Family
ID=16515029
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20592691A Pending JPH0548433A (ja) | 1991-08-16 | 1991-08-16 | 多段分周器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0548433A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6067339A (en) * | 1997-09-18 | 2000-05-23 | Siemens Aktiengesellschaft | Frequency divider with lower power consumption |
| US6121813A (en) * | 1997-02-06 | 2000-09-19 | Nec Corporation | Delay circuit having a noise reducing function |
| JP2006270613A (ja) * | 2005-03-24 | 2006-10-05 | Rohm Co Ltd | 入力装置とそれを構成する半導体装置 |
| JP2007150820A (ja) * | 2005-11-29 | 2007-06-14 | Fujitsu Ltd | デジタル制御発振器 |
| JP2007312321A (ja) * | 2006-05-22 | 2007-11-29 | Sharp Corp | シリアル・パラレル変換用の半導体集積回路 |
| US9134752B2 (en) | 2011-12-01 | 2015-09-15 | Lapis Semiconductor Co., Ltd. | Time measurement device, micro-controller and method of measuring time |
-
1991
- 1991-08-16 JP JP20592691A patent/JPH0548433A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6121813A (en) * | 1997-02-06 | 2000-09-19 | Nec Corporation | Delay circuit having a noise reducing function |
| US6067339A (en) * | 1997-09-18 | 2000-05-23 | Siemens Aktiengesellschaft | Frequency divider with lower power consumption |
| JP2006270613A (ja) * | 2005-03-24 | 2006-10-05 | Rohm Co Ltd | 入力装置とそれを構成する半導体装置 |
| JP2007150820A (ja) * | 2005-11-29 | 2007-06-14 | Fujitsu Ltd | デジタル制御発振器 |
| JP2007312321A (ja) * | 2006-05-22 | 2007-11-29 | Sharp Corp | シリアル・パラレル変換用の半導体集積回路 |
| US9134752B2 (en) | 2011-12-01 | 2015-09-15 | Lapis Semiconductor Co., Ltd. | Time measurement device, micro-controller and method of measuring time |
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