CN107331295B - 显示器面板 - Google Patents

Abstract

一种显示器面板，包括基板、多个数据线、多个栅极线、电源线以及栅极驱动电路。电源线耦接一电压源。栅极驱动电路设置在显示器面板的一可视区内，耦接至栅极线与电源线，并且根据一起始脉冲产生多个栅极驱动信号。栅极线由位于基板上的一第一金属层形成，数据线由位于第一金属层上方的一第二金属层形成，电源线由由位于第二金属层上方的一第三金属层形成，并且数据线的至少一个在基板上的一投影区域与电源线在基板上的一投影区域重叠。

Description

显示器面板

技术领域

本发明涉及一种显示器面板，特别是包含一种将栅极驱动电路设置在可视区内的显示器面板。

背景技术

在一般显示器中，驱动电路为重要的驱动元件。传统技术中以驱动芯片做为面板的驱动电路。近年来，发展一种整合型门级驱动电路(Integrated Gate driver)，是将栅极驱动电路制作于面板上，此技术也被统称为面板上栅极驱动器(Gate driver on panel，简称GOP)。

自GOP技术发展以来，一般作法都是将GOP电路整合在基板两侧的边框区。但此做法会占据面板两侧的边框空间，让边框具有相当的宽度。而对于现今移动通信装置、穿戴式装置及车用中控仪表板等产品，极窄边框及非矩型面板的设计渐渐成为产品趋势，故在显示器模块上若须实现窄化边框及非矩形设计，用一般传统将GOP电路设计在边框的做法会具有一定的限制及难度。

因此，需要一种新颖的电路设计及布局，以实现极窄边框设计需求。

发明内容

本发明公开一种显示器面板，包括多个数据线、多个栅极线、电源线以及栅极驱动电路。电源线耦接一电压源。栅极驱动电路设置在该显示器面板的一可视区内，耦接至栅极线与电源线，并且根据一起始脉冲产生多个栅极驱动信号。栅极线由位于一基板上的一第一金属层形成，数据线由位于第一金属层上方的一第二金属层形成，电源线由位于第二金属层上方的一第三金属层形成，并且数据线的至少一个在基板上的一投影区域与电源线在基板上的一投影区域重叠。

本发明另公开一种显示器面板，包括多个栅极线、多个时钟信号线以及一栅极驱动电路。时钟信号线用以提供多个时钟信号。栅极驱动电路设置在显示器面板的一可视区内，耦接至栅极线以及时钟信号线，并且根据一起始脉冲产生多个栅极驱动信号。栅极线与时钟信号线由位于一基板上的一第一金属层形成，并且栅极线与时钟信号线平行。

本发明另公开一种显示器面板，包括多个数据线、多个栅极线、多个时钟信号线、一电源线以及一栅极驱动电路。时钟信号线用以提供多个时钟信号。电源线耦接一电压源。栅极驱动电路设置在显示器面板的一可视区内，耦接至栅极线、时钟信号线与电源线，并且根据一起始脉冲产生多个栅极驱动信号。栅极线与时钟信号线由一第一金属层形成，并且栅极线与时钟信号线平行，数据线由一第二金属层形成，电源线由一第三金属层形成。

附图说明

图1是显示根据本发明的一实施例所述的显示器装置方块图。

图2是显示根据本发明的第一方面实施例所述的设置在显示器面板可视区内的栅极驱动电路架构图。

图3是显示根据本发明的一实施例所述的一种电子装置范例的俯视图。

图4是显示根据本发明的第一方面实施例所述的一级驱动单元的方块图。

图5是显示根据本发明的第一方面的第一实施例所述的数级驱动单元的电路图。

图6是显示根据本发明的一实施例所述的信号波形图。

图7是显示根据本发明的一实施例所述的像素矩阵的一区块的布局俯视图。

图8A是显示根据本发明的一实施例所述的像素矩阵的一区块的布局透视图。

图8B是显示根据本发明的一实施例所述的在显示器面板可视区中的驱动单元电路区的布局剖面图。

图9A是显示根据本发明的一实施例所述的一种电子装置范例的俯视图。

图9B是显示根据本发明的一实施例所述的在显示器面板可视区中的非驱动单元电路区的布局剖面图。

图10A是显示根据本发明的第一方面的第二实施例所述的数级驱动单元的电路图。

图10B是显示根据本发明的第一方面的第三实施例所述的数级驱动单元的电路图。

图11A是显示根据本发明的第一方面的第四实施例所述的栅极驱动电路及时钟信号示意图。

图11B是显示根据本发明的第一方面的第四实施例所述的信号波形图。

图12是显示根据本发明的第二方面实施例所述的第n级驱动单元的方块图。

图13A是显示根据本发明的第二方面的第一实施例所述的数级驱动单元的电路图。

图13B是显示根据本发明的第二方面的第一实施例所述的信号波形图。

图14A是显示根据本发明的第二方面的第二实施例所述的数级驱动单元的电路图。

图14B是显示根据本发明的第二方面的第二实施例所述的信号波形图。

图15A是显示根据本发明的第二方面的第三实施例所述的数级驱动单元的电路图。

图15B是显示根据本发明的第二方面的第四实施例所述的数级驱动单元的电路图。

图16A是显示根据本发明的第二方面的第六实施例所述的信号波形图。

图16B是显示根据本发明的第二方面的第六实施例所述的另一信号波形图。

图16C是显示根据本发明的第二方面的第六实施例所述的又另一信号波形图。

图17是显示根据本发明的另一实施例所述的设置在显示器面板可视区内的栅极驱动电路架构图。

图18是显示根据本发明的另一实施例所述的像素矩阵的一区块的布局俯视图。

图19A是显示当寄生电容小时时钟信号与栅极驱动信号范例波形图。

图19B是显示当寄生电容大时时钟信号与栅极驱动信号范例波形图。

图20是显示根据本发明的第三方面的第一实施例所述的栅极驱动电路架构图。

图21是显示根据本发明的第三方面的第一实施例所述的信号波形图。

图22是显示栅极驱动信号的一纹波范例。

【符号说明】

100～显示器装置；

101～显示器面板；

102～输入单元；

110～栅极驱动电路；

120～数据驱动电路；

130～像素矩阵；

140～控制芯片；

200、200’、1700、AA～可视区；

200-1、200-2、200-3、210、220、2201～纹波；

310、320～驱动单元电路区；

500、1500、GOP、GOP_E、GOP_F、GOP_M～驱动单元；

501、1501～上拉控制电路；

502、1502～上拉输出电路；

503、1503～下拉控制电路；

504、1504-1、1504-2～下拉输出电路；

Active～半导体主动层；

BP1、BP2、BP3～绝缘层；

Cb(n)、Cb(n+1)、Cccom、Ccp、Cxcg、Cxcv～电容；

CE～共同电极；

CK、CK1、CK2、CK3、CK4、CK5、CKA、CKB、CKC、CKD、CKA_E、CKB_E、CKA_F、CKB_F、CKA_M、CKB_M、CLK～时钟信号线；

DL、DL(1)、DL(2)、DL(3)、DL(4)、DL(5)、DL(6)～数据线；

GE～栅极；

GI～栅极介电层；

GL、GL(1)、GL(2)、GL(3)、GL(4)、GL(n-1)、GL(n)、GL(n+1)～栅极线；

M1、M2、M3～金属层；

GOUT～栅极驱动信号；PFA～平坦化层；

PE～像素电极；

RESET～复归信号；

SD～源/漏极；

STV、STV1、STV2～起始脉冲；

T1(n)、T1(n+1)、T2(n)、T2(n+1)、T3(n)、T3(n+1)、T4(n-1)、T4(n)、T4(n+1)、T4a(n)、T4a(n+1)～晶体管；

VSS～电源线。

具体实施方式

为使本发明的上述和其他目的、特征和优点能更明显易懂，下文特举出优选实施例，并配合附图，作详细说明。

图1是显示根据本发明的一实施例所述的显示器装置方块图。如图所示，显示器装置100可包括一显示器面板101、一数据驱动电路120与一控制芯片140。显示器面板101包括一栅极驱动电路110及一像素矩阵130，其中栅极驱动电路110被设置在像素矩阵130内。像素矩阵130包含多个像素单元，各像素单元耦接至一组交错的栅极线与数据线。栅极驱动电路110用以在多个栅极线产生对应的栅极驱动信号以驱动像素单元。数据驱动电路120用以在多个数据线产生对应的数据驱动信号以提供图像数据至像素单元。控制芯片140用以产生多个时序信号，包括时钟信号、重置信号与起始脉冲等。

此外，显示器装置100可进一步包括一输入单元102。输入单元102用于接收图像信号，并输出至控制芯片140。根据本发明的实施例，显示器装置100可应用于一电子装置中，其中电子装置有多种实施方式，包括：一移动电话、一数字相机、一个人数字助理、一移动计算机、一桌上型计算机、一电视机、一汽车用显示器、一便携式光盘拨放器、或任何包括图像显示功能的装置。

值得注意的是，在本发明的一些实施例中，显示器装置的数据驱动电路可整合至控制芯片140中。在这些实施例中，图像数据可通过控制芯片140提供至像素矩阵130。因此，图1所示的架构仅为本发明的多种实施例中的其中一种，而并非用以限定本发明的范围。

一般而言，显示器面板包含可视区(Active Area，AA)与边框区(Frame Area)。根据本发明的一实施例，栅极驱动电路110被设置在显示器面板101的可视区内。以下将更详细介绍本发明所提出的多种栅极驱动电路。

根据本发明的第一方面，栅极驱动电路110的所有元件均被设置在显示器面板101的可视区内。

图2是显示根据本发明的第一方面实施例所述的设置在显示器面板可视区内的栅极驱动电路架构图。如图所示，栅极驱动电路可包括设置在显示器面板可视区(AA)200内的多个驱动单元GOP。栅极驱动电路耦接至至少一电源线，以及至少两条时钟信号线，其中电源线耦接至电压源VSS，用以提供系统所需的参考电压VGL，而时钟信号线耦接至时钟源，用以提供至少两个时钟信号CKA与CKB。栅极驱动电路通过信号线接收起始脉冲STV与复归信号RESET，并且因应起始脉冲STV产生多个栅极驱动信号，再由复归信号RESET将最后一级驱动单元GOP关闭。

根据本发明的一实施例，驱动单元GOP可形成一矩阵，其中一个驱动单元可设置在多个条数据线之间。因此，一个驱动单元的布局可横跨数个像素单元。举例而言，在本发明的一实施例，如图5所示，一个驱动单元可设置在6条数据线之间，因此一个驱动单元的布局可横跨5个像素单元。换句话说，根据本发明的一实施例，对于像素矩阵的一行(row)像素单元，其所配置的驱动单元的数量少于显示器面板的数据线的数量。值得注意的是，在本发明的其他实施例中，一个驱动单元也可被设置在多于6条或少于6条数据线之间，因此本发明并不限于任一种实施方式。

图3是显示根据本发明的一实施例所述的一种电子装置范例的俯视图，其中由虚线所框出的范围310与320代表栅极驱动电路的驱动单元电路区，其可对应于图2所示的驱动单元电路区210与220，用以示意出栅极驱动电路中的其中两栏(column)驱动单元在电子装置的面板可视区上的相对位置。

根据本发明的一实施例，被设置在显示器面板的可视区内的栅极驱动电路可包括N级驱动单元，其中N为一正整数。图4是显示根据本发明的一实施例所述的第n级驱动单元的方块图，其中n为一正整数，并且0<n≦N。驱动单元500可包括上拉控制电路501、上拉输出电路502、下拉控制电路503以及下拉输出电路504，其中上拉输出电路502与下拉输出电路504耦接至第n条栅极线GL(n)，用以控制栅极驱动信号的输出。如图4所示，驱动单元500的所有元件均被设置在显示器面板的可视区内，而信号线被设置在显示器面板的边框区。

在本发明的第一方面实施例中，由于两侧边框区内仅剩下信号走线，因此可实现极窄边框设计需求，更可实现非矩形的面板设计需求。

图5是显示根据本发明的第一方面的第一实施例所述的数级驱动单元的电路图。为简便说明，图5仅显示栅极驱动电路的一栏(column)驱动单元的一部分，其中此栏驱动单元，例如图中所示的晶体管T1(n)、T1(n+1)、T2(n)、T2(n+1)、T3(n)、T3(n+1)、T4(n-1)与T4(n)以及电容Cb(n)与Cb(n+1)，被设置在数据线DL(1)～DL(6)之间，其中数据线DL(1)～DL(6)仅用以说明，而非限定本发明的范围。

晶体管T1对应于图4所示的驱动单元的上拉输出电路，晶体管T2对应于如图4所示的驱动单元的上拉控制电路，晶体管T3对应于如图4所示的驱动单元的下拉控制电路，晶体管T4对应于如图4所示的驱动单元的下拉输出电路。须知悉的是，第一方面的第一实施例的上拉输出电路、上拉控制电路、下拉控制电路与下拉输出电路以各包含一个晶体管为例说明，但在其他实施例中，前述电路也可各包含一个以上的晶体管。

根据本发明的一实施例，第n级驱动单元可包括晶体管T1(n)、T2(n)、T3(n)、T4(n)以及电容Cb(n)。晶体管T1(n)具有一第一极耦接至时钟信号线CKA，以及一第二极耦接至第n条栅极线GL(n)。晶体管T2(n)具有一控制极与一第一极耦接至第(n-1)条栅极线GL(n-1)，以及一第二极耦接至晶体管T1(n)的控制极。晶体管T3(n)具有一控制极耦接至第(n+1)条栅极线GL(n+1)，一第一极耦接至晶体管T2(n)的第二极，以及一第二极耦接至电源线VSS。晶体管T4(n)具有一控制极耦接至时钟信号线CKB，一第一极耦接至第n条栅极线GL(n)，以及一第二极耦接至电源线VSS。

图6是显示根据本发明的一实施例所述的信号波形图。当栅极线GL(n-1)上的栅极脉冲抵达时，晶体管T2(n)被导通，进而导通晶体管T1(n)。待时钟信号线CKA上的时钟脉冲抵达时，会通过导通的晶体管T1(n)传递至栅极线GL(n)输出作为栅极脉冲。当栅极线GL(n+1)上的栅极脉冲抵达时，晶体管T3(n)被导通，下拉晶体管T1(n)的控制极的电压，用以关闭晶体管T1(n)。同样地，当时钟信号线CKB上的时钟脉冲抵达时，晶体管T4(n)被导通，下拉第n条栅极线GL(n)的电压。

如图5所示，各级驱动单元仅包含4个晶体管，相较于传统设计中驱动单元需要至少13个晶体管，本发明所提出的栅极驱动电路可有效降低可视区内的像素开口率的损失。

此外，在本发明的实施例中，为了更进一步降低可视区内像素开口率的损失，可视区内电路信号线的布局也可被进一步设计。

根据本发明的第一实施例，显示器面板的栅极线由一第一金属层形成，数据线由一第二金属层形成，耦接电压源VSS的电源线由一第三金属层形成，其中第一金属层形成于一基板上，第二金属层形成于第一金属层上方，并且第三金属层形成于第二金属层上方，其中，基板可为硬式基板或可挠式基板。由于数据线与电源线形成于不同的金属层，数据线与电源线可在空间上重叠(即，数据线与电源线一投影区域可重叠)，藉此减少像素开口率损失。此外，根据本发明的第一实施例，时钟信号线由第一金属层形成，并且与栅极线平行。不同金属层间的接点可通过接触孔(contact via)连接。

图7是显示根据本发明的一实施例所述的像素矩阵的一区块的布局俯视图，图中时钟信号线CK可代表如本发明所述的任一时钟信号线，例如，上述的时钟信号线CKA与CKB的任何一个，数据线DL可代表如本发明所述的任一数据线，例如，上述的数据线D(1)～D(6)的任何一个。如图所示，时钟信号线CK与栅极线GL(n)、GL(n+1)等平行，并且数据线DL与电源线VSS的一投影区域重叠(因此图7中使用同一条线代表数据线DL与电源线VSS)。

如图7所示，因没有信号线通过像素电极开口区，不仅可获得较高的开口率，也可以让像素单元间的开口率维持一致，避免出现类似垂直线(vertical line)等的画面质量不良情况。

图8A是显示根据本发明的一实施例所述的像素矩阵的一区块的布局透视图。PE为像素电极，CE为共同电极。如图8A所示，在本发明的设计中，时钟信号线CLK的布局与像素电极PE并不重叠，因此像素电极的电压不会有耦合问题。

图8B是显示在显示器面板可视区中的驱动单元电路区的布局剖面图，其为沿着图8A所示的由A点至A’点的切线的布局剖面图。如图8B所示，各金属层依序形成在基板上，其中GE为形成于第一金属层的栅极线，GI为栅极介电层(Gate Insulator)，SD为形成于第二金属层的晶体管的源/漏极，Active为半导体主动层，BP1、BP2与BP3为绝缘层，PFA为平坦化层，PE为像素电极，M3为第三金属层，CE为共同电极，像素电极PE与共同电极CE的材质为透明导电氧化物，例如铟锡氧化物(indium tin oxide，ITO)、铟锌氧化物(indium zincoxide，IZO)、掺氟氧化锡(fluorine doped tin oxide，FTO)、掺铝氧化锌(aluminum dopedzinc oxide，AZO)、掺镓氧化锌(gallium doped zinc oxide，GZO)。根据本发明的一实施例，由于耦接电压源VSS的电源线由第三金属层形成，因此在驱动单元电路区，第三金属层用以传递电压源VSS的电压信号。

值得注意的是，图8B所示的布局层迭方式仅为本发明多种实施例的一种，用以阐述本发明的概念，但非用以限定本发明的范围。

此外，第三金属层的设置也可搭配内嵌式触控技术(touch in cell)的应用，利用第三金属层连接共同电极CE，用来传递触控感应信号，提高产品应用性及附加价值。

图9A是显示根据本发明的一实施例所述的一种电子装置范例的俯视图。图9B是显示根据本发明的一实施例所述的在显示器面板可视区中的非驱动单元电路区的布局剖面图。如图9A所示，显示器面板可视区内可将共同电极CE作为触控感测电极，用来感应电容变化。如图9B所示，利用第三金属层的设置，在非驱动单元电路区，将第三金属层M3通过接触孔连接至共同电极CE。

如上述，在本发明的第一实施例中，时钟信号线由第一金属层形成，并且与栅极线平行。在本发明的其他实施例中，时钟信号线也可由其他金属层形成。

根据本发明的第二实施例，显示器面板的栅极线由第一金属层M1形成，数据线由第二金属层M2形成，耦接电压源VSS的电源线由第三金属层M3形成，而时钟信号线可改为由第二金属层M2形成，并且与数据线平行。

图10A是显示根据本发明的第一方面的第二实施例所述的数级驱动单元的电路图。为简便说明，图10A仅显示栅极驱动电路的一栏(column)驱动单元的一部分，且数据线DL(1)～DL(6)仅用以说明，而非限定本发明的范围。

如图所示，时钟信号线CKA与CKB与数据线平行且间隔设置。

此外，根据本发明的第三实施例，显示器面板的栅极线由第一金属层M1形成，数据线由第二金属层M2形成，耦接电压源VSS的电源线由第三金属层M3形成，而时钟信号线可改为由第三金属层M3形成，并且与数据线重叠。

图10B是显示根据本发明的第一方面的第三实施例所述的数级驱动单元的电路图。为简便说明，图10B仅显示栅极驱动电路的一栏(column)驱动单元的一部分，且数据线DL(1)～DL(6)仅用以说明，而非限定本发明的范围。

如图所示，时钟信号线CKA与CKB与耦接电压源VSS的电源线平行且间隔设置，并且与数据线重叠。值得注意的是，为了能显示出晶体管与时钟信号线以及晶体管与电源线的连接点，图5、图10A与图10B中重叠设置的数据线与电源线、或者重叠设置的数据线与时钟信号线分开绘制。然而，必须理解的是，当数据线与电源线、或者数据线与时钟信号线形成于不同的金属层时，其布线可在空间上重叠，使其投影区域如图7与图8B所示的重叠。此外，值得注意的是，在本发明的其他实施例中，不同的金属层的数据线、电源线与时钟信号线的布线可在空间上也可不重叠，因此本发明的布局并不限于上述的实施例。

根据本发明的第四实施例，时钟信号的数量也可再增加，用以降低驱动单元内晶体管的工作周期。

图11A是显示根据本发明的第一方面的第四实施例所述的栅极驱动电路示意图。如图所示，栅极驱动电路中的各级驱动单元可分别耦接至时钟信号线CKA、CKB、CKC与CKD，并可依此顺序持续循环。

图11B是显示根据本发明的第一方面的第四实施例所述的信号波形图。如图所示，在起始脉冲STV抵达后，时钟信号线CKA、CKB、CKC与CKD依序提供不重叠的时钟脉冲，时钟脉冲将依序由栅极线GL(1)、GL(2)、GL(3)与GL(4)输出，相较于图5与图6所示的实施例，驱动单元内晶体管(例如，晶体管T1与T4)的工作周期可由50％降低为25％。如此一来，可降低驱动单元内晶体管元件受到偏压的时间，有效增加电路信赖性。

如上述，在本发明的第一方面，栅极驱动电路110的所有元件均被设置在显示器面板101的可视区内。而在本发明的第二方面，栅极驱动电路110的部分元件可被设置在显示器面板101的边框区内。

图12是显示根据本发明的第二方面实施例所述的第n级驱动单元的方块图，其中n为一正整数，并且0<n≦N。驱动单元1500可包括上拉控制电路1501、上拉输出电路1502、下拉控制电路1503以及下拉输出电路1504-1与1504-2，其中上拉输出电路1502与下拉输出电路1504-1与1504-2耦接至第n条栅极线GL(n)，用以控制栅极驱动信号的输出。如图12所示，驱动单元1500的下拉输出电路1504-1与1504-2与信号线被设置在显示器面板的边框区。

图13A是显示根据本发明的第二方面的第一实施例所述的数级驱动单元的电路图，其中晶体管T1对应于图12所示的驱动单元的上拉输出电路，晶体管T2对应于如图12所示的驱动单元的上拉控制电路，晶体管T3对应于如图12所示的驱动单元的下拉控制电路，晶体管T4与T4a对应于如图12所示的驱动单元的下拉输出电路。须知悉的是，第二方面的第一实施例的上拉输出电路、上拉控制电路、下拉控制电路与下拉输出电路以各包含一个晶体管为例说明，但在其他实施例中，前述电路也可各包含一个以上的晶体管。为简便说明，图13A仅显示栅极驱动电路的一栏(column)驱动单元的一部分，其中此栏驱动单元的一部分元件，例如图中所示的晶体管T1(n)、T1(n+1)、T2(n)、T2(n+1)、T3(n)、T3(n+1)以及电容Cb(n)与Cb(n+1)，被设置在数据线DL(1)～DL(5)之间，而其他部分元件，例如晶体管T4(n)、T4(n+1)、T4a(n)与T4a(n+1)被设置在边框区。其中数据线DL(1)～DL(5)仅用以说明，而非限定本发明的范围。

根据本发明的一实施例，第n级驱动单元可包括晶体管T1(n)、T2(n)、T3(n)、T4(n)、T4a(n)以及电容Cb(n)。晶体管T1(n)～T3(n)的耦接方式与图5所示的实施例相同，在此不再赘述。在此实施例中，晶体管T4(n)具有一控制极耦接至时钟信号线CK1，一第一极耦接至第n条栅极线GL(n)，以及一第二极耦接至电源线VSS，而晶体管T4a(n)的耦接方式与晶体管T4(n)相同。

图13B是显示根据本发明的第二方面的第一实施例所述的信号波形图。当栅极线GL(n-1)上的栅极脉冲抵达时，晶体管T2(n)被导通，进而导通晶体管T1(n)。待时钟信号线CKA上的时钟脉冲抵达时，会通过导通的晶体管T1(n)传递至栅极线GL(n)输出作为栅极脉冲。当栅极线GL(n+1)上的栅极脉冲抵达时，晶体管T3(n)被导通，下拉晶体管T1(n)的控制极的电压，用以关闭晶体管T1(n)。同样地，当时钟信号线CK1上的时钟脉冲抵达时，晶体管T4(n)与T4a(n)被导通，下拉第n条栅极线GL(n)的电压。

值得注意的是，虽图13A中新增了两条时钟信号线CK1与CK2，用以提供时钟信号给设置在边框区的晶体管T4(n)与T4a(n)，但本发明并不限于此。在本发明的其他实施例中，设置在边框区的晶体管T4(n)与T4a(n)也可如图14A、图15A与图15B所示耦接至时钟信号线CKB。换句话说，在本发明的其他实施例中，设置于边框区的晶体管与设置在可视区内的晶体管可耦接至相同的时钟信号线。

同本发明的第一方面的第一实施例，在本发明的第二方面的第一实施例中，时钟信号线由第一金属层M1形成，并且如图13A所示，在可视区内与栅极线平行。在本发明的其他实施例中，时钟信号线也可由其他金属层形成。

图14A是显示根据本发明的第二方面的第二实施例所述的数级驱动单元的电路图。图14A与图13A所示的电路雷同，差别仅在于设置在边框区的晶体管T4(n)与T4a(n)耦接至时钟信号线CKB，在设置于边框区的晶体管T4(n+1)与T4a(n+1)耦接至时钟信号线CKA。图14B是显示根据本发明的第二方面的第二实施例所述的信号波形图。值得注意的是，图14B所示的信号波形也可为图15A与图15B的电路共用。

在本发明的第二方面的第三实施例中，显示器面板的栅极线由第一金属层M1形成，数据线由第二金属层M2形成，耦接电压源VSS的电源线由第三金属层M3形成，而时钟信号线可改为由第二金属层M2形成，并且与数据线平行。

图15A是显示根据本发明的第二方面的第三实施例所述的数级驱动单元的电路图。为简便说明，图15A仅显示栅极驱动电路的一栏(column)驱动单元的一部分，且数据线DL(1)～DL(5)仅用以说明，而非限定本发明的范围。

如图所示，时钟信号线CKA/CKB与数据线平行且间隔设置。

此外，在本发明的第二方面的第四实施例，显示器面板的栅极线由第一金属层M1形成，数据线由第二金属层M2形成，耦接电压源VSS的电源线由第三金属层M3形成，而时钟信号线可改为由第三金属层M3形成，并且与数据线重叠。

图15B是显示根据本发明的第二方面的第四实施例所述的数级驱动单元的电路图。为简便说明，图15B仅显示栅极驱动电路的一栏(column)驱动单元的一部分，且数据线DL(1)～DL(5)仅用以说明，而非限定本发明的范围。

如图所示，时钟信号线CKA/CKB与耦接电压源VSS的电源线平行且间隔设置，并且与数据线重叠。值得注意的是，为了能显示出晶体管与时钟信号线以及晶体管与电源线的连接点，图13A、图14A、图15A与图15B中重叠设置的数据线与电源线、或者重叠设置的数据线与时钟信号线分开绘制。然而，必须理解的是，当数据线与电源线、或者数据线与时钟信号线形成于不同的金属层时，其布线可在空间上重叠，使其投影区域如图7与图8B所示的重叠。此外，值得注意的是，在本发明的其他实施例中，不同的金属层的数据线、电源线与时钟信号线的布线可在空间上也可不重叠，因此本发明的布局并不限于上述的实施例。

此外，在本发明的第二方面的第五实施例，可视区内的时钟信号的数量也可如图11A所示增加为两条以上，用以降低可视区内晶体管的工作周期。

此外，在本发明的第二方面的第六实施例，当驱动单元设置在边框区的元件与设置在可视区内的元件如图13A所示耦接至不同的时钟信号线时，提供给设置在边框区的元件的时钟信号的数量也可再增加，用以降低边框区的晶体管的工作周期。

图16A是显示根据本发明的第二方面的第六实施例所述的信号波形图，此实施例为图13A所示的第二方面的第一实施例多增加一条时钟信号线CK3的实施例。如图所示，时钟信号线CK1、CK2与CK3依序提供不重叠的时钟脉冲给不同级的晶体管T4与T4a，因此，相较于图13B所示的实施例，设置在边框区的晶体管(例如，晶体管T4与T4a)的工作周期可由50％降低为33％。

图16B是显示根据本发明的第二方面的第六实施例所述的另一信号波形图，此实施例为图13A所示的第二方面的第一实施例多增加两条时钟信号线CK3与CK4的实施例。如图所示，时钟信号线CK1、CK2、CK3与CK4依序提供不重叠的时钟脉冲给不同级的晶体管T4与T4a，因此，相较于图13B所示的实施例，设置在边框区的晶体管(例如，晶体管T4与T4a)的工作周期可由50％降低为25％。

图16C是显示根据本发明的第二方面的第六实施例所述的又另一信号波形图，此实施例为图13A所示的第二方面的第一实施例多增加三条时钟信号线CK3、CK4与CK5的实施例。如图所示，时钟信号线CK1、CK2、CK3、CK4与CK5依序提供不重叠的时钟脉冲给不同级的晶体管T4与T4a，因此，相较于图13B所示的实施例，设置在边框区的晶体管(例如，晶体管T4与T4a)的工作周期可由50％降低为20％。

因此，根据在本发明的第二方面的第六实施例，边框区的晶体管元件受到偏压的时间可被降低，有效增加电路信赖性。

以上所示的范例。举例而言，虽图2中时钟信号线CKA与CKB在可视区200内的布局为横向，而电源线VSS在可视区200内的布局为纵向，但本发明并不限于此。

图17是显示根据本发明的另一实施例所述的设置在显示器面板可视区内的栅极驱动电路架构图。如图所示，在此实施例中，时钟信号线CKA与CKB在可视区200内的布局为纵向，而电源线VSS在可视区200内的布局为横向。

然而，无论是以横向或纵向延伸至可视区内与驱动单元GOP相连，都无法避免时钟信号在可视区内会受到寄生电容影响导致导致驱能力不足，进而造成栅极线输出信号严重衰减。

图18是显示根据本发明的另一实施例所述的像素矩阵的一区块的布局俯视图。如图所示，交错的时钟信号线CLKA/CLKB与电源线VSS会形成寄生电容Cxcv，交错的时钟信号线CLKA/CLKB与栅极线会形成寄生电容Cxcg，时钟信号线CLKA/CLKB通过开口区会与像素电极会产生寄生电容Ccp，以及时钟信号线CLKA/CLKB通过开口区会与共电极会形成寄生电容Cccom。当面板解析度愈高时，所形成的寄生电容也就愈大，导致时钟信号驱动能力变差。

图19A是显示当寄生电容小时时钟信号与栅极驱动信号范例波形图。图19B是显示当寄生电容大时时钟信号与栅极驱动信号范例波形图。如图所示，当寄生电容大时，时钟信号的驱动能力会变差，进而造成栅极驱动信号产生严重的失真。

为了解决上述问题，在本发明的第三方面，提出新颖的时钟信号走线布局架构以及新颖的时钟信号时序配置方法，以分散寄生电容对时钟信号造成的影响。

根据本发明的第三方面实施例，可视区内的驱动单元电路可被划分为多个区域，例如上述的驱动单元电路区。电路区的划分不限于纵向或横向的划分。各驱动单元电路区的电路配置专属的时钟信号线来驱动对应的驱动单元。举例而言，在本发明的一实施例中，可视区内的第一驱动单元电路区与第二驱动单元电路区由不同组的时钟信号线驱动。

图20是显示根据本发明的第三方面的第一实施例所述的栅极驱动电路架构图。在此实施例中，可视区200’内的驱动单元电路被划分为前、中、后段三个区域，例如图中所标示的驱动单元电路区200-1包含前段驱动单元GOP_F、驱动单元电路区200-2包含中段驱动单元GOP_M以及驱动单元电路区200-3包含后段驱动单元GOP_E。各驱动单元电路区使用不同的时钟信号驱动。例如，驱动单元电路区200-1由第一组时钟信号CKA_F与CKB_F驱动，驱动单元电路区200-2由第二组时钟信号CKA_M与CKB_M驱动，驱动单元电路区200-3由第三组时钟信号CKA_E与CKB_E驱动，用以将寄生电容平均分散到三组时钟信号线中。

图21是显示根据本发明的第三方面的第一实施例所述的信号波形图。根据本发明的第三方面的概念，将不同的驱动单元电路区配置不同组的时钟信号，并且搭配时序控制芯片提供分时的时钟信号，可有效降低时钟信号线所感受到的寄生电容仅原来的三分之一。

更具体的说，不同组的时钟信号会被分配于不同的时间输出时钟脉冲，用以驱动对应的驱动单元电路区内的驱动单元。以图20所示的架构为例，三组时钟信号会如图21所示以分时的方式，在不同的时间输出时钟脉冲。在驱动单元电路区200-3需运作的区间，时钟信号CKA_E与CKB_E会输出时钟脉冲，此时，时钟信号CKA_M与CKB_M以及CKA_F与CKB_F的状态为无输出。例如，时钟信号CKA_M与CKB_M以及CKA_F与CKB_F的电压电平被拉低至参考电压VGL的电平。当驱动单元电路区200-3内的各级驱动单元依序运作完毕，驱动单元电路区200-2内的各级驱动单元会依序运作。此时，时钟信号CKA_M与CKB_M会输出时钟脉冲，时钟信号CKA_E与CKB_E的状态便会转换为无输出。例如，时钟信号CKA_E与CKB_E以及CKA_F与CKB_F的电压电平被拉低至参考电压VGL的电平。当驱动单元电路区200-2内的各级驱动单元依序运作完毕，驱动单元电路区200-1内的各级驱动单元会依序运作。此时，时钟信号CKA_F与CKB_F会输出时钟脉冲，时钟信号CKA_M与CKB_M的状态便会转换为无输出。例如，时钟信号CKA_E与CKB_E以及CKA_M与CKB_M的电压电平被拉低至参考电压VGL的电平。如此一来，时钟信号线所感受到的寄生电容仅原来的三分之一。

值得注意的是，虽在上述实施例中，为清楚阐述本发明的概念，将驱动单元电路划分为三个区域，但本发明并不限于此。本领域技术人员，在不脱离本发明的精神和范围内，当可做些许更动与润饰，例如将驱动单元电路划分为两个区域，或三个以上的区域。此外，驱动单元电路的划分方式也不限于上述之前、中、后或左、中、右划分方式。

此外，值得注意的是，虽在上述实施例中，各驱动单元电路区耦接至两条时钟信号线以接收对应的时钟信号，但本发明并不限于此。在本发明的其他实施例中，各驱动单元电路区也可如图11A所示分别耦接至两条以上的时钟信号线，例如图11A所示的驱动单元GOP可被视为同一驱动单元电路区内的驱动单元，此驱动单元电路区内的驱动单元分别耦接至时钟信号线CKA、CKB、CKC与CKD，并可依此顺序持续循环，用以降低可视区内晶体管的工作周期。

此外，值得注意的是，本发明的第三方面所介绍的概念不仅可应用于本发明的第一方面实施例所介绍的栅极驱动电路的所有元件均被设置在显示器面板的可视区内的架构，也可应用于本发明的第二方面实施例所介绍的将栅极驱动电路的部分元件设置在显示器面板的边框区内的架构，包含如图13A所示的将设置在边框区的晶体管与设置在可视区内的晶体管耦接至不同的时钟信号线的实施例架构、如第14A、15A与15B图所示的将设置在边框区的晶体管与设置在可视区内的晶体管耦接至相同的时钟信号线的实施例架构、以及第16A、16B与16C图所示的增加提供给设置在边框区的元件的时钟信号的数量的实施例架构。

换句话说，在本发明的第三方面所提出的时钟信号时序配置方法中，结合各组时钟信号分区配置，以及各组时钟信号分配在不同的时间输出时钟脉冲的技术，各组时钟信号仅在本身负责的驱动单元电路区需运作时有输出，其余时间维持其电压在参考电压VGL的电平而不输出。如此一来，不仅可有效降低时钟信号线所感受到的寄生电容，更可节省功率耗损，也可降低驱动单元内晶体管元件受到偏压的时间，有效增加电路信赖性。此外，时钟信号无输出的时间也可避免栅极驱动信号产生不必要的纹波。例如，可避免如图22所示的栅极驱动信号GOUT在不须产生脉冲的时候，会因时钟信号线CLK的时钟脉冲输出而产生纹波2201。

权利要求书中用以修饰元件的“第一”、“第二”、“第三”等序数词的使用本身未暗示任何优先权、优先次序、各元件之间的先后次序、或方法所执行的步骤的次序，而仅用作标识来区分具有相同名称(具有不同序数词)的不同元件。

虽然本发明已以优选实施例公开如上，然其并非用以限定本发明，本领域技术人员在不脱离本发明的精神和范围内，当可做些许更动与润饰，因此本发明的保护范围当视所附权利要求书界定范围为准。

Claims (15)

1.一种显示器面板，包括：

基板；

多个数据线；

多个栅极线；

电源线，耦接电压源；

栅极驱动电路，设置在该显示器面板的可视区内，耦接至所述多个栅极线与该电源线，并且根据起始脉冲产生多个栅极驱动信号；以及

多个时钟信号线，耦接至该栅极驱动电路，用以提供多个时钟信号，

其中所述多个栅极线由位于该基板上的第一金属层形成，所述多个数据线由位于该第一金属层上方的第二金属层形成，该电源线由位于该第二金属层上方的第三金属层形成，并且所述多个数据线的至少一个在该基板上的投影区域与该电源线在该基板上的投影区域重叠，并且其中所述多个时钟信号线由该第一金属层形成，并且与所述多个栅极线平行，并且该栅极驱动电路设置在所述多个栅极线之一者与所述多个时钟信号线之一者之间。

2.如权利要求1所述的显示器面板，其中所述多个时钟信号线由该第三金属层形成，所述多个时钟信号线与该电源线平行，并且所述多个数据线的至少一个在该基板上的投影区域与所述多个时钟信号线的至少一个在该基板上的投影区域重叠。

3.如权利要求1所述的显示器面板，其中该栅极驱动电路包括N级驱动单元，并且其中第n级驱动单元包括：

第一晶体管，具有第一极耦接至第一时钟信号线，以及第二极耦接至第n条栅极线；

第二晶体管，具有控制极与第一极耦接至第(n-1)条栅极线，以及第二极耦接该第一晶体管的控制极；以及

第三晶体管，具有控制极耦接至第(n+1)条栅极线，第一极耦接至该第二晶体管的该第二极，以及第二极耦接至该电源线，

其中n与N为正整数，并且0<n≦N。

4.如权利要求3所述的显示器面板，其中该第n级驱动单元还包括：

第四晶体管，具有控制极耦接至第二时钟信号线，第一极耦接至第n条栅极线，以及第二极耦接至该电源线。

5.如权利要求3所述的显示器面板，还包括：

第四晶体管，具有控制极耦接至第二时钟信号线，第一极耦接至第n条栅极线，以及第二极耦接至该电源线，

其中该第四晶体管设置在该显示器面板的边框区内。

6.一种显示器面板，包括：

多个栅极线；

多个时钟信号线，用以提供多个时钟信号；以及

栅极驱动电路，设置在该显示器面板的可视区内，耦接至所述多个栅极线以及所述多个时钟信号线，并且根据起始脉冲产生多个栅极驱动信号，

其中所述栅极线与所述多个时钟信号线由位于基板上的第一金属层形成，并且所述多个栅极线与所述多个时钟信号线平行，并且该栅极驱动电路设置在所述多个栅极线之一者与所述多个时钟信号线之一者之间。

7.如权利要求6所述的显示器面板，还包括：

基板；

电源线，耦接电压源；以及

多个数据线，

其中所述多个数据线由位于该第一金属层上方的第二金属层形成，该电源线由位于该第二金属层上方的第三金属层形成，并且所述多个数据线的至少一个在该基板上的投影区域与该电源线在该基板上的投影区域重叠。

8.如权利要求7所述的显示器面板，其中该栅极驱动电路包括N级驱动单元，并且其中第n级驱动单元包括：

第一晶体管，具有第一极耦接至第一时钟信号线，以及第二极耦接至第n条栅极线；

第二晶体管，具有控制极与第一极耦接至第(n-1)条栅极线，以及第二极耦接该第一晶体管的控制极；以及

第三晶体管，具有控制极耦接至第(n+1)条栅极线，第一极耦接至该第二晶体管的该第二极，以及第二极耦接至该电源线，

其中n与N为正整数，并且0<n≦N。

9.如权利要求8所述的显示器面板，其中该第n级驱动单元还包括：

第四晶体管，具有控制极耦接至第二时钟信号线，第一极耦接至第n条栅极线，以及第二极耦接至该电源线。

10.如权利要求7所述的显示器面板，还包括：

第四晶体管，具有控制极耦接至第二时钟信号线，第一极耦接至第n条栅极线，以及第二极耦接至该电源线，

其中该第四晶体管设置在该显示器面板的边框区内。

11.一种显示器面板，包括：

多个数据线；

多个栅极线；

多个时钟信号线，用以提供多个时钟信号；

电源线，耦接电压源；以及

栅极驱动电路，设置在该显示器面板的可视区内，耦接至所述多个栅极线、所述多个时钟信号线与该电源线，并且根据起始脉冲产生多个栅极驱动信号，

其中所述多个栅极线与所述多个时钟信号线由第一金属层形成，并且所述多个栅极线与所述多个时钟信号线平行，所述多个数据线由第二金属层形成，该电源线由第三金属层形成，并且该栅极驱动电路设置在所述多个栅极线之一者与所述多个时钟信号线之一者之间。

12.如权利要求11所述的显示器面板，其中该第一金属层形成于基板上，该第二金属层形成于该第一金属层上方，并且该第三金属层形成于该第二金属层上方，并且所述多个数据线的至少一个在该基板上的投影区域与该电源线在该基板上的投影区域重叠。

13.如权利要求11所述的显示器面板，其中该栅极驱动电路包括N级驱动单元，并且其中第n级驱动单元包括：

第一晶体管，具有第一极耦接至第一时钟信号线，以及第二极耦接至第n条栅极线；

第二晶体管，具有控制极与第一极耦接至第(n-1)条栅极线，以及第二极耦接该第一晶体管的控制极；以及

第三晶体管，具有控制极耦接至第(n+1)条栅极线，第一极耦接至该第二晶体管的该第二极，以及第二极耦接至该电源线，

其中n与N为正整数，并且0<n≦N。

14.如权利要求13所述的显示器面板，其中该第n级驱动单元还包括：

第四晶体管，具有控制极耦接至第二时钟信号线，第一极耦接至第n条栅极线，以及第二极耦接至该电源线。

15.如权利要求13所述的显示器面板，还包括：

第四晶体管，具有控制极耦接至第二时钟信号线，第一极耦接至第n条栅极线，以及第二极耦接至该电源线，

其中该第四晶体管设置在该显示器面板的边框区内。

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