CN107005244B - 通过溢出计数器的减少计数使用查找表搜索的直接调制合成器的增益校准 - Google Patents

Abstract

本发明的两点调制锁相环(PLL)有一个增益可调的压控振荡器(VCO)。数字数据调制信号与载波合并，并被输入到反馈分频器。数据调制信号还被输入到数模转换器(DAC)以产生一个模拟电压到VCO的第二输入。校准单元将VCO输出进行分频，并计数脉冲。在校准期间，数据调制信号被设置为最小值，然后最大值，并对VCO输出脉冲进行计数。在最大值和最小值处的数据调制信号的计数差，被输入到一个查找表(LUT)以读出一个增益校准值。在正常运行模式期间，来自LUT的增益校准值被应用到DAC的第二输入，其驱动VCO以调节VCO增益。位于VCO之前的开关断开环路，以便进行更快的开环校准。

Description

通过溢出计数器的减少计数使用查找表搜索的直接调制合成 器的增益校准

技术领域

本发明涉及锁相环(PLL)，特别涉及两点调制PLL内的压控振荡器(VCO)的增益校准。

背景技术

无线通信系统通常需要精确的时钟，其被调制以携带数据。可以使用带有压控振荡器(VCO)的锁相环(PLL)来生成时钟，压控振荡器(VCO)将输入电压转换成输出时钟，其频率取决于输入电压的频率。

一些通信标准采用多个频率，并且可以从一个频道跳到另一个频道，以避免传输干扰或其它阻碍。因此，VCO可能需要在一个较宽的频率范围上运行，并需要一个大增益。较大的VCO增益通常需要大的芯片面积，因此需要更高的制造成本和功率。

PLL可以用于生成时钟，然后数据可以在PLL输出之后与时钟混合，如通过上变频混频器和数模转换器(DAC)。DAC可能对于同相和正交信号引入失配(IQ失配)。DAC和混频器所需的芯片面积会增加成本和功率要求。

也可以使用两点调制PLL。数据被注入到PLL本身，使得PLL输出一个数据调制输出而不是一个固定时钟。当使用两点调制PLL时，不再需要上变频混频器及其DAC。两点调制PLL还可以提高噪声性能。从功率放大器到VCO的牵引效应得以减轻。

图1显示了现有技术的两点调制PLL。锁相环PLL是由相位-频率检测器42、电荷泵44、环路滤波器46、加法器72、VCO 41和多模分频器52形成。来自VCO 41的输出时钟FOUT被多模分频器52分频，并通过频率检测器42与基准时钟FREF比较。比较结果使电荷泵44对环路滤波器46充电或放电，环路滤波器46调节VCO 41的输入电压。通过调节输出时钟FOUT的频率，VCO 41对其输入电压的变化进行响应。

数据用于调制或编码来自VCO 41的FOUT。数据在两个点上被注入到PLL。数据IN1被应用到多模分频器52，而数据IN2被输入到加法器72。相同的数据值被应用到IN1和IN2，但IN1可以是数据的数字表示，而IN2可以是表示相同数据的模拟电压。IN1使多模分频器52调制其除数，而IN2直接调整VCO 41的输入电压。由于IN2被应用在VCO 41的输入端，它有一个高通特性，而IN1被较早地应用在PLL环路中，其有一个低通特性。由IN1引入的多模频器52中的除数调制必须穿过相位-频率检测器42、电荷泵44和环路滤波器46，然后到达被注入IN2的加法器72，因此IN1比IN2具有更大的固有延迟。

图2A-C显示两点调制PLL中增益失配的频率响应图。由于IN2不穿过相位-频率检测器42、电荷泵44、和环路滤波器46，其频率响应是由VCO 41的增益支配。

图2A显示了良好匹配的两点调制PLL的曲线图。由于多模分频器52、相位频率检测器42、电荷泵44和环路滤波器46中的延迟，IN1的频率响应在较高频处下降。对于IN2，这些延迟不存在，IN2在高频处有非常好的响应，但在低频上就差一些。因此，IN1类似于低通滤波器，而IN2类似于高通滤波器。

由于相同数据穿过IN1和IN2，因此，总频率响应是IN1和IN2的频率响应曲线的总和。当增益良好匹配时，这个总响应在所有频率上相当平坦，如图2A所示。

如图2B所示，VCO增益K_VCO太高。VCO 41的高增益严重影响IN2的高频响应，而IN1基本保持不变，因为多模分频器52、相位频率检测器42、电荷泵44和环路滤波器46不会受VCO41的增益变化而发生改变。总频率响应，即IN1和IN2的频率响应曲线之和，在交越频率FC之后上升。在高频处总响应曲线的跳跃会导致信号失真。

在图2C，VCO增益K_VCO太低。VCO 41的低增益降低了IN2的高频响应，而IN1基本保持不变。总频率响应在交越频率FC之后下降，因为高频响应是由通过IN2注入的数据和VCO 41支配。

VCO 41的增益是与过程有关的，并且随芯片的不同而不同。过程、电源电压、和温度(PVT)变化会严重影响VCO增益，从而影响频率响应，导致信号失真。在设计期间，电路可以被设计成使得在典型PVT条件下IN1的低频响应能够匹配IN2的高频响应。

增益校准通常用于调整PVT条件，以及更好地匹配两点调制PLL的高频和低频响应。通过对VCO 41的增益的良好校准，在PVT条件的一个范围上，IN1的低频响应能够相当好地匹配IN2的高频响应。

有时使用大面积电路进行校准，如ADC、模拟比较器和双环路滤波器。可以使用高频计数器，但它们在其运行的高频率下有着高功耗。单输入VCO对线性度和调谐范围有限制。校准单元经常使用乘法器和分频器，这是大而复杂的电路。大电路有大的晶片面积，这增加了成本和功耗，因此是不期望的。诸如模拟比较器和ADC的精密电路可能需要大型组件来实现目标精度。

当系统热身时，PVT可能继续变化，迫使重新校准和更多延迟。一些系统是闭环，其中PLL环路滤波器在校准期间保持连接到VCO输入。这是不期望的，因为环路的额外建立时间。开环系统在校准期间将PLL环路滤波器从VCO输入断开，导致更快的校准时间。

期望有一个具有开环校准系统的两点调制PLL。不使用精密模拟比较器的校准系统是令人期望的。期望有一个全数字校准单元用于两点调制PLL。期望有一个使用双输入VCO的两点调制PLL，以打破线性度和调谐范围之间的权衡。期望有一个不使用乘法器和分频器的校准单元。期望有一个低功率和小面积的校准单元。

附图说明

图1显示一个现有技术的两点调制PLL。

图2A-C显示两点调制PLL中的增益失配的频率响应图。

图3是使用溢出计数器和查找表(LUT)以校准VCO增益的两点调制PLL的框图。

图4显示一个扩展增益LUT。

图5显示一个减少行数的增益LUT。

图6是一个简化的增益LUT。

图7是使用溢出计数器和查找表(LUT)的图3的两点调制PLL的校准流程图。

具体实施方式

本发明涉及多点调制PLL的增益校准的改进。以下描述使本领域普通技术人员能够制作和使用如在上下文中的特定应用及其要求的所提供的本发明。对优选实施例的各种修改对于本领域技术人员将是显而易见的，并且在此定义的一般原理可以用于其它实施例。因此，本发明并不限于所示和所述的特定实施例，而是要求符合与在此所披露的原理和新颖特征一致的最宽范围。

图3是使用溢出计数器和查找表(LUT)以校准VCO增益的两点调制PLL的框图。本发明人不是使用乘法器和分频器而是使用查找表(LUT)以将频率差转换为校准值。不是在校准期间使用模拟比较器而是使用溢出计数器56计数VCO输出FOUT的脉冲。为了降低功耗，FOUT首先被除法器54除以K，然后溢出计数器56计时。在给定时间段(CNTDIF)内的脉冲计数差被输入到增益LUT 64，然后其输出数字值DACREF(6:0)。DACREF(6:0)是DAC 68的增益控制。DAC 68将数字数据MOD转换为一个模拟信号，其被应用到VCO 40的增益控制输入。校准单元50还包括一个诸如有限状态机(FSM)58的控制器以控制校准操作。

锁相环(PLL)是由相位-频率检测器42、电荷泵44、环路滤波器46、开关60、VCO 40和多模分频器52形成。VCO 40的输出时钟FOUT被多模分频器52分频，并通过相位-频率检测器42与一个基准时钟FREF进行比较。比较结果使电荷泵44对环路滤波器46进行充电或放电，环路滤波器46调节VCO 40的输入电压。通过调节输出时钟FOUT的频率，VCO 40对其输入电压的变化进行响应。

收发器正在使用的特定频率FCS是由FCHAN表示。FCHAN可以是一个特定频率FCS的载波，FCHAN被应用到加法器62，通过MOD进行调制，然后调制载波被应用到Sigma-delta调制器48。Sigma-delta调制器48生成一个信号，其抖动(dither)多模分频器52使用的除数，使得可以获得分数除数值，尽管多模分频器52正使用整数除数。诸如N和N+1的整数除数可以在几个周期上平均以获得一个期望的分数除数，允许从FREF生成一个更任意的FOUT值。当两个整数除数值被Sigma-delta调制器48和多模分频器52交替时，PLL环路消除所产生的变化。

当指定一个新频率时，FCHAN改变到新频率的载波，并使多模分频器52改变其除数，Sigma-delta调制器48改变其抖动周期。

两点调制是由调制数据MOD提供的，调制数据MOD在两个点即多模分频器52和VCO40处被注入到PLL环路。一个8比特调制值MOD通过加法器62被添加到频率载波FCHAN，然后通过Sigma-delta调制器48抖动，并通过多模分频器52注入到环路。

8比特数据MOD也通过DAC 68被转换为一个模拟电压，并被输入到VCO 40的增益控制输入。VCO 40的增益控制输入可以调节延迟元件，如在VCO 40的内部节点上的可变电容器，或者可以调节VCO 40内的内部阶段的电源电压。VCO 40的增益控制输入有较低增益和较好线性度，而从环路滤波器46和开关60到VCO 40的环路输入有较高增益和较差线性度。

DAC 68有一个8比特数据输入，其接收调制数字数据MOD，以及一个7比特增益输入，其从增益LUT 64接收DACREF(6:0)。DAC 68的增益输入缩放DAC 68的输出电压，因此，DACREF(6:0)确定DAC 68的输出电压的最大摆幅。接收MOD的8比特数据输入从数字转换成一个模拟电压，而增益输入缩放该模拟电压。

在校准期间，开关60将VCO 40的电压输入连接到基准电压VREF。在校准模式期间，与环路滤波器46的连接被开关60断开。因此，校准是在开环配置中进行。这种开环配置是令人期望的，因为校准建立时间不依赖于整个PLL环路的长延迟。

校准单元50通过对脉冲计数来测量FOUT的频率。分频器54将FOUT除以K，其中K是至少为1的实数。分频器54的除以K的输出比FOUT更慢，使得溢出计数器56能够运行得更慢和消耗更少功率。与模拟比较器相比，全数字计数器有更小的面积、功耗和成本，并且不易受过程变化的影响。

有限状态机(FSM)58控制校准模式期间运行的次序。在校准期间，FSM 58最初将DACREF设置为一个中间值，如1000000。然后FSM 58使MOD被设置为高到1111 1111(MOD＝FF)，其穿过DAC 68以控制VCO 40的增益。FSM 58在经过1.024毫秒(ms)周期后从溢出计数器56读取计数值，并存储该值。然后FSM 58使MOD被设置为低到0000 0000(MOD＝00)，其再次穿过DAC 68以控制VCO 40的增益。FSM 58在经过1.024ms周期之后从溢出计数器56读取计数值，并存储该值。MOD＝FF和MOD＝00计数的差是CNTDIF。FSM 58将CNTDIF输入到增益LUT 64。

增益LUT 64将1.024ms周期的计数差直接转换成增益调节值DACREF(6:0)。不需要乘法器或除法器或算术逻辑单元(ALU)。当调制输入MOD位于其两个极值时，校准单元50通过测量VCO输出FOUT的脉冲来生成一个增益调节值应用到VCO 40。

通过DAC 68由DACREF(6:0)生成的模拟电压被应用到VCO 40的增益输入。开关60闭合以将环路滤波器46连接到VCO 40，从而使得正常闭环PLL运行发生。数据调制可以在MOD上继续。

增益校准目的和概述

可以设计两点调制PLL，使得在典型PVT条件下IN1的低频响应能够匹配IN2的高频响应。然后，可以添加增益校准以调节当前PVT条件的VCO 40增益。特别是，通信协议或规范可以规定调制数据MOD的最大变化的最大频率偏差是多少。例如，MOD的最大变化是从MOD＝00到MOD＝FF，通信协议规定频率偏差应该是+/-250kHz，或总共500kHz。在校准期间，将MOD＝00应用到VCO 40，并取得脉冲计数，然后将MOD＝FF应用到VCO 40，并取得另一个脉冲计数。脉冲计数的差值是CNTDIF。

接着，从CNTDIF计算一个调节或校准值。该校准值DACREF(6:0)是一个要被应用到DAC 68的值，该值将MOD＝00和MOD＝FF的频率调节为恰好相隔1.0MHz(对于ZigBee，即+/-500kHz规范)或相隔500kHz(对于蓝牙低功耗BLE，即+/-250kHz规范)。当反馈除数和基准频率被预先设置时，可以使用以下公式(3)直接从CNTDIF计算DACREF(6:0)。

图4显示了扩展增益LUT。在两个1.024ms周期(一个用于CountMod1，另一个用于CountMod2)上测量的计数差，被输入到增益LUT 64'，输出一个增益控制值DACREF(6:0)。增益LUT 64'中的每一行是对于CNTDIF的不同整数值，其是频差的一个函数。每一行还有计算增益，其是该频差的一个函数，以及DACREF(6:0)值，其使VCO 40能够实现该增益。

增益LUT 64'中的值是用于从MOD＝00到MOD＝FF的500KHz频偏。该频偏由通信标准规定，如具有500KHz频偏即+/-250kHz的蓝牙低功耗(BLE)。对于其它频偏，如ZigBee(IEEE 802.15.4)标准的1MHz，即+/-500kHz，可以重新计算增益LUT 64'中的值。

在Fout1(MOD＝FF)和Fout2(MOD＝00)之间的频差为：

(1)Fout1-Fout2＝(Fref×K/Ntimes)×(CountMod1-CountMod2)

其中CountMod1是当MOD＝FF时溢出计数器56中的脉冲计数，CountMod2是当MOD＝00时的脉冲计数，K是分频器54的分频比，Fref是输入到相位-频率检测器42的基准频率FREF，Ntimes是FREF时钟周期数。

VCO 40的增益Kmod可以计算为：

Kmod＝Fout1-Fout2/(Mod1-Mod2)

其中Mod1是DACREF的初始值。

由于Mod2＝00：

Kmod＝Fout1–Fout2/(DACREFinitial)

从以上公式(1)替换Fout1–Fout2，

(2)Kmod＝(Fref x K/Ntimes)x(CountMod1-CountMod2)/(DACREFinitial)

在计算VCO 40的增益Kmod之后，为了对一个规定频偏(如BLE标准的500KHz)生成一个精确频偏Fdev，将DAC的增益调节(校准)做成输入DACREF(6:0)(DACREF)。

DAC 68有两个输入。一个输入是用于调制数据输入的MOD。另一个输入是DACREF，其用于增益调节(在校准期间计算)。

由于Kmod＝Fout1-Fout2/(DACREFinitial)，对一个特定频偏Δf，对应的DACREF_Δf＝Δf/Kmod

DACREF500k＝500k/Kmod

从以上公式(2)替换Kmod，

(3)DACREF500k(6:0)＝500k/[[(Fref x K/Ntimes)x(CountMod1-CountMod2)]/(DACREFinitial)]

其中DACREFinitial＝2⁶＝64＝100 0000

因此，可以使用公式(3)从计数差(CountMod1-CountMod2)或CNTDIF计算出DACREF500k，因为FREF、K和N是PLL的已知输入。

增益LUT 64'的每一行都有计数差CNTDIF(CountMod1-CountMod2)作为其寻址输入，并且还显示了对应于该CNTDIF值的频差。使用公式(2)计算VCO增益Kmod，使用公式(3)计算500kHz(DACREF500k)的DACREF(6：0)。

例如，当校准单元50找到120的计数差CNTDIF时，频差为0.94MHz。对应该测量频差的VCO增益为14,648。DACREF(6:0)的值34(0100010)就被应用到DAC 68以调节VCO 40的增益。

当测量计数差值为140时，DACREF(6:0)被设置为29或0011101。请注意，CNTDIF有几个值映射到相同值的DACREF(6:0)。

理想地，在典型PVT条件下，+/-500kHz频偏规范有一个总频率1.0MHz。在Zigbee以及BLE的1MHz(+/-500KHz)的典型情况下，可以为FREQDIF实现对Zigbee和BLE两者的支持，DACREF除以2。在这些理想条件下，计数差应该为128。增益为15,625，是使用DACREF(6:0)值32或100000获得的。这也是DACREF(6:0)的初始值，其在校准期间使用，因此当存在理想条件时，DACREF(6:0)不必从其中的点值改变。当PVT条件偏离理想值时，测量计数差值CNTDIF将高于或低于理想值128，将使用增益LUT 64'中的值来调节DACREF(6:0)，通过DAC 68添加补偿，这样使VCO 40具有目标增益。

图5是一个行数减少的增益LUT。尽管出现过程、电源电压和温度(PVT)变化，但两点调制PLL将在这些条件的限定范围内工作。对于+/-20％的过程变化，在设备指定工作的电源电压和温度条件下，估计频差将在0.8MHz至1.2MHz的范围内。由于小于0.8MHz和大于1.2MHz的频差是不可能的，所以，在增益LUT 64中不需要存储这些超出范围条件的数据。

增益LUT 64"仅存储计数差CNTDIF值从102到155的数据，其对应0.8MHz至1.2MHz的频差。CNTDIF的其它值没有存储数据行，因此减少了数据存储要求。第一行是102的CNTDIF，二进制表示为01100110。最后一行是155的CNTDIF，二进制表示为10011011。

对于Mod1，在Freq＝32MHz、Ntime＝32,768和Fout1＝2.445GHz时的计数脉冲CountMod1＝Ntimes/Fref*(Fout1/K)＝312,960。对于Mod2，在Fout2＝2.444GHz时CountMod2＝312,832。要计算一个高达312,960的值，需要19比特。但是，并不需要一个精确的计数值。相反，计数值之间的差值很重要。因为计数值的差值大大减小，所以还可以减小计数器大小。

图6是一个简化的增益LUT。增益LUT 64可以被实施为一个只读存储器(ROM)，其有计数差CNTDIF作为寻址输入，以及DACREF(6：0)读数作为该地址上的存储数据。不需要频差和增益值用于电路运行，因为它们是用于计算最终DACREF(6:0)数据(存储在增益LUT 64中)的中间值。因此，可以通过仅存储PLL硬件使用的数据，来减小增益LUT 64的尺寸。

增益LUT 64的每一行都有计数差CNTDIF(CountMod1-CountMod2)作为寻址输入，以及DACREF(6:0)作为该地址上的存储数据。使用公式(3)，计算500kHz规范(DACREF500k)和1MHz规范(DACREF1M)的DACREF(6:0)。使用公式(3)，预先计算DACREF500k和DACREF1M的值，在制造或编程期间将结果加载到增益LUT 64中。

图7是图3的两点调制PLL的校准流程图。在步骤102，断开开关60以将基准电压VREF连接到VCO 40的电压输入，从而打开PLL环路。

在步骤104，FSM 58将DACREFinitial设置为1000000，并将MOD设置为0000 0000。因此，数据输入被设置为最低可能值。在步骤106，在1.024ms周期中的脉冲数目是由溢出计数器56计数并存储。该脉冲数目首先通过分频器54除以K。

在步骤105，FSM 58将MOD设置为1111 1111。因此，数据输入被设置为最高可能值。在步骤107，在1.024ms周期中通过分频器54除以K的脉冲数目由溢出计数器56计数并存储。

对于MOD＝00和MOD＝FF的存储计数之间的差值被计算为CNTDIF。在步骤108，CNTDIF被输入到增益LUT 64，其返回为该计数差值CNTDIF而存储的值DACREF(6:0)。DACREF(6:0)被应用到DAC 68，并调节增益偏移，施加到VCO 40的增益输入上。

在步骤110，开关60断开VREF，将来自环路滤波器46的电压施加到VCO 40的输入。使用通过粗校准和精校准选择的曲线，开始正常闭环操作。

其它实施方式

发明人还构想了若干其它实施例。例如，虽然已经显示了多模分频器52，但可以替换为正常分频器，这取决于所需的输入和输出频率。Sigma-delta调制器48可以被替换为整数N分频器，或者在一些实施例中可以被去除。开关60可以用MOS晶体管开关实现。

FSM 58可以只存储一个值，然后直接计算CNTDIF，而不是存储MOD＝FF和MOD＝00计数值。FSM 58还可以使溢出计数器56能够在MOD＝FF期间向上(或向下)计数，在MOD＝00期间向下(向上)计数，以在第二计数周期一旦完成时直接获得CNTDIF。

本系统可用于各种应用和标准，如RF采样系统、BLE、WIFI、RFID标签等。对FREF、K、N的不同值，以及对最大指定频偏，如500kHz，1MHz等，可以重新计算增益LUT 64中的值。多个增益LUT 64可以存储在一个更大的存储器中，并被移动到本地高速缓存的增益LUT 64，由校准单元50使用。对于不同的参数，如最大指定频偏等，可以缩放增益LUT 64的值。当信道选择载波FCHAN改变时，新频率的指示符可以从增益LUT 64的这些副本中选择，并在频率变化发生时，如信道跳频，交换增益LUT 64的内容。

LUT 64可以用1MHz最大频偏的值来填充，这些值也可以被缩放以与500kHz频偏一起使用。MOD可以被限制在一个比校准更小的范围。可以对MOD＝0000 0000和MOD＝11111111的全二进制范围执行校准，但是，在正常运行期间，MOD可以在全范围内运行。MOD可以以二进制或在诸如二进制补码的另一个排序系统中设定。在二进制补码中，最小MOD是10011001，而最大MOD是0111 1111，因为第一比特是符号比特。二进制补码值可以转换为二进制然后输入到DAC 68。DAC 68可以有不同数量的输入比特和增益校准比特，并且可以通过输入比特数目来调节其整体分辨率。

例如，无线标准可以指定几个可用频率，多个频率(每个都有增益LUT 64)可以被校准以允许在这些频率之间快速跳频。当对新频率进行校准时，先前校准的DACREF(6:0)的测量值可以保持存储，从而允许收发器在未来时间上跳回到旧频率和旧的DACREF(6:0)值，而不需要重新校准。

尽管已经在可变增益VCO的实施例中描述了可变电容器，但也可以使用其它可变延迟机制，如可变电阻器、可变滤波器网络、延迟级的多路复用等。环路滤波器的VCO的输入电压可以被施加到反相器的电源节点上。反相器的数量和类型可以改变，可以使用一对交叉耦合反相级或L-C振荡器，而不是三个或一些其它奇数个反相器。

尽管已经显示了1.024ms时间段用于校准计数脉冲，但也可以使用其它时间段。较短时间段能够减少校准时间，但不太精确。较长时间段能够进行更精确的测量，但延长了校准时间。

脉冲计数可以修改，如在存储之前或之后被移位、除法、乘法、或取其倒数。计数差可以是正的或负的，定义为CountMod1-CountMod2或CountMod2-CountMod1。

校准可以每天多次执行，可以在温度变化、频率变化之后或通过一个上电序列周期性地触发。

虽然已经显示了与增益呈反比关系的DACREF(6:0)值，但是该值可以被反转和反相，或者VCO 40可能需要一个正斜率增益值而不是一个负斜率增益值。对于这个改变的值定义，可以调节VCO或其它组件。

虽然已经显示了FSM 58，但是可以使用其它类型的定序器或控制器，如硬件、固件或混合控制器。基准电压VREF可以是一个固定电压，如VDD/2，或者可以通过使用带隙基准、分压器或其它基准生成器产生。

可在各个节点处添加额外组件，例如电阻器、电容器、电感器、晶体管、缓冲器等，还可以出现寄生组件。使用额外晶体管或以其它方式，可以实现启用和禁用电路。可以添加通栅晶体管(Pass-gate transistor)或传输门用于隔离。可以添加逆向或额外缓冲。单独电源和接地可用于某些组件。可以添加不同滤波器。可以使用低电平有效信号而不是高电平有效信号。

可以在各个节点处添加额外组件用作各种目的，诸如用于断电模式的截止开关、电压移位器、用于设置A.C.工作点的偏移电流等。可以使用差分放大器替换反相器。可以使用各种基准电压或虚拟电源，而不是硬接地。

虽然已经描述了二进制值，但可以替换其它编码，例如十进制或格雷码。数字值可以符合这些其它数字系统，例如八进制数而不是二进制数。值可以被补充或反转。可以调整比特数。可以替换使用各种计数器，如脉动计数器或同步计数器。

本发明背景部分可以包含有关本发明问题或环境的背景信息，而不是由其他人描述的现有技术。因此，背景部分包括的材料并不是申请人对现有技术的承认。

在此所述的任何方法或过程是机器实施的或计算机实施的，并且旨在由机器、计算机或其它装置执行，不是没有这种机器辅助的情况下仅由人执行。所生成的有形结果可以包括报告或者在显示器设备(诸如计算机监视器、投影装置、音频生成装置和相关媒体装置)上的其它机器生成的显示，并且可以包括也是机器生成的硬拷贝打印输出。计算机控制其它机器是另一个有形结果。

所述任何优点和益处可能不适用于本发明的所有实施例。当在权利要求要素中陈述单词“装置”时，申请人意图使权利要求要素属于35USC第112章第6段。在单词“装置”之前的一个或多个单词，是旨在便于对权利要求要素的引用，并且不旨在传达结构限制。这种装置加功能的权利要求旨在不仅覆盖这里描述的用于执行功能及其结构等同物的结构，而且覆盖等效结构。例如，虽然钉子和螺钉具有不同的构造，但是它们是等同的结构，因为它们都执行紧固的功能。不使用“装置”一词的权利要求不落入35USC第112章第6段的规定。信号通常是电信号，但可以是光信号，如可以通过光纤线路传送的信号。

为了说明和描述，以上已经呈现了本发明实施例的描述。其并不旨在穷举或将本发明限制为所公开的精确形式。鉴于上述教导，许多修改和变化是可能的。旨在本发明的范围不受该详细描述的限制，而是由所附的权利要求限制。

Claims (17)

1.一种可调增益合成器，包括：

相位检测器，其比较基准时钟和反馈时钟；

电荷泵，被所述相位检测器激活；

环路滤波器，其由所述电荷泵进行充电和放电；

压控振荡器(VCO)，其有一个VCO电压输入和一个增益调节输入，所述VCO电压输入确定VCO输出的频率，所述增益调节输入调节VCO增益，并调制VCO输出的频率；

开关，其在正常模式期间将所述环路滤波器连接到所述VCO电压输入，并在校准模式期间断开所述环路滤波器且将基准电压施加到所述VCO电压输入，其中所述可调增益合成器在所述校准模式期间以开环模式运行；

反馈分频器，其将所述VCO输出除以一个除数以产生所述反馈时钟；

校准单元，其有一个脉冲计数器，在一个时间周期内接收所述VCO输出并生成脉冲计数；

数模转换器(DAC)，其接收一个调制输入和一个增益校准输入，所述调制输入接收一个数据调制信号，所述DAC产生一个信号到所述VCO的增益调节输入；

查找表，其通过脉冲计数差寻址以输出一个DAC参考值，施加于所述DAC的增益校准输入；和

所述校准单元中的控制器，其在所述脉冲计数器为一时间段产生第一脉冲计数时，强制所述数据调制信号达到一个最大值；

所述控制器在所述脉冲计数器为所述时间段产生第二脉冲计数时，强制所述数据调制信号达到一个最小值；

所述控制器发送所述脉冲计数差到所述查找表，其中所述脉冲计数差是所述第一脉冲计数和第二脉冲计数的差；

其中所述DAC参考值在所述正常模式期间被应用到所述DAC，以调节所述VCO的增益调节输入，并执行增益补偿；

由此，校准确定所述脉冲计数差，在所述查找表里查找所述DAC参考值以调节所述VCO的VCO增益；

其中所述查找表包括预先计算的DAC参考值，其中所述DAC参考值是所述脉冲计数差的一个函数：

SFD/[[(Fref×K/Ntimes)×(CountMod1-CountMod2)]/(DACREFinitial)]；

其中SFD是指定频偏，以赫兹为单位；

Fref是所述基准时钟的基准频率，以赫兹为单位；

Ntimes是Fref的周期数；

CountMod1-CountMod2是所述脉冲计数差；

DACREFinitial是所述DAC参考值的初始值；和

K是所述脉冲计数器的除数，为1或更大。

2.根据权利要求1所述的可调增益合成器，其中所述查找表具有通过所述脉冲计数差寻址的行，每一行存储一个DAC参考值用于输出；

其中在校准期间所述校准单元不执行除法和乘法，而是预先计算好，存储到所述查找表中。

3.根据权利要求1所述的可调增益合成器，其中所述控制器在校准期间将所述DAC参考值的初始值应用到所述DAC。

4.根据权利要求3所述的可调增益合成器，其中所述DAC参考值的初始值是所述DAC参考值的可能取值范围的一半。

5.根据权利要求4所述的可调增益合成器，其中所述数据调制信号有至少8个二进制比特。

6.根据权利要求4所述的可调增益合成器，其中所述DAC参考值是一个具有至少7个比特的二进制字。

7.根据权利要求1所述的可调增益合成器，其中所述脉冲计数器是一个溢出计数器，其在产生所述第二脉冲计数时通过改变所述第一脉冲计数，直接产生所述脉冲计数差。

8.根据权利要求1所述的可调增益合成器，其中所述脉冲计数器包括：

分频脉冲计数器；

预分频器，其在每K个所述VCO输出的脉冲之后产生一个脉冲到所述分频脉冲计数器，其中K是至少为1的实数；

由此，将所述VCO输出除以K，然后计数。

9.根据权利要求1所述的可调增益合成器，其中所述反馈分频器是一个有分数除数的多模分频器。

10.根据权利要求9所述的可调增益合成器，还包括：

Sigma-delta调制器，其耦合到所述反馈分频器，用于抖动两个或两个以上整数除数以应用于所述反馈分频器。

11.根据权利要求10所述的可调增益合成器，还包括：

加法器，其接收所述数据调制信号和信道选择信号，用于产生一个调制信号到所述Sigma-delta调制器；

其中在所述反馈分频器和所述VCO的增益调节输入上注入数据调制；

其中所述可调增益合成器是两点调制锁相环(PLL)。

12.一种两点调制锁相环(PLL)，包括：

压控振荡器(VCO)，其产生一个VCO输出，所述VCO输出的频率由VCO模拟输入和增益调制输入确定；

反馈分频器，其通过将所述VCO输出除以一个除数来产生一个反馈时钟，其中所述除数通过一个调制数据输入进行调制；

相位比较器，其比较所述反馈时钟与一个基准时钟以产生一个相位比较结果；

环路滤波器，其产生一个环路电压；

电荷泵，其根据所述相位比较结果对所述环路滤波器进行充电和放电；

开关，其在正常操作模式期间将所述环路电压连接到所述VCO模拟输入，并在校准模式期间将基准电压连接到所述VCO模拟输入；

时钟计数器，其接收所述VCO输出，并产生一个计数差值；

数模转换器(DAC)，其接收所述调制数据输入和一个校准输入，并生成一个模拟电压到所述VCO的所述增益调制输入；

查找表，其存储校准值，其根据所述计数差值将所述校准值应用到所述DAC的所述校准输入；和

状态机，其强制所述调制数据输入在第一测量时间段达到最小状态，在第二测量时间段达到最大状态；

其中所述时钟计数器在所述第一测量时间段和第二测量时间段期间对所述VCO输出的脉冲计数，并产生所述计数差值，所述计数差值是所述第一测量时间段期间的第一计数与所述第二测量时间段期间的第二计数之差；

其中所述计数差值被应用到所述查找表以读取一个校准值，所述校准值在所述正常模式期间被应用到所述DAC的所述校准输入以补偿所述VCO；

其中所述查找表包括预先计算的所述校准值，所述校准值是所述计数差值的一个函数：

SFD/[[(Fref×K/Ntimes)×(CountMod1-CountMod2)]/(DACREFinitial)]；

其中SFD是指定频偏，以赫兹为单位；

Fref是所述基准时钟的基准频率，以赫兹为单位；

Ntimes是Fref的周期数；

CountMod1-CountMod2是所述计数差值；

DACREFinitial是所述校准值的初始值；和

K是所述快速分频器的除数，为1或更大。

13.根据权利要求12所述的两点调制PLL，其中所述时钟计数器还包括：

快速分频器，其接收所述VCO输出，并产生一个分频信号，所述分频信号比所述VCO输出的频率更小；和

分频时钟计数器，其对来自所述快速分频器的所述分频信号进行计数，以产生一个测量计数值。

14.根据权利要求13所述的两点调制PLL，其中所述查找表具有通过所述计数差值寻址的行，每一行都存储一个DAC参考值用于输出；

其中在校准期间不执行除法和乘法，而是预先计算好，存储到所述查找表中。

15.根据权利要求12所述的两点调制PLL，其中所述状态机在校准期间将所述校准值的初始值应用到所述DAC；

其中所述校准值的初始值是所述校准值的可能取值范围的一半。

16.一种校准锁相环(PLL)调制器，包括：

相位比较装置，用于比较反馈时钟与基准时钟，以产生一个相位比较结果；

环路滤波器装置，用于产生一个环路电压；

电荷泵装置，用于根据所述相位比较结果对所述环路滤波器装置进行充电和放电；

开关装置，用于在正常操作模式期间将所述环路电压连接到压控振荡器(VCO)模拟输入，并在校准模式期间将基准电压连接到VCO模拟输入；

反馈分频器装置，用于通过将VCO输出除以一个除数产生反馈时钟，并根据调制数据输入调制所述除数；

压控振荡器(VCO)装置，用于产生所述VCO输出，所述VCO输出的频率由所述VCO模拟输入和第二输入确定；

时钟计数器装置，用于计数所述VCO输出的脉冲，并产生一个计数差值；

数模转换器(DAC)装置，用于通过转换由数字校准输入调节的所述调制数据输入的数字值，来产生一个模拟电压到所述VCO装置的第二输入；

查找表装置，用于存储校准值，根据所述计数差值，所述校准值被应用到所述DAC装置的数字校准输入；和

控制装置，用于强制所述调制数据输入在第一测量时间段内达到最小状态，并强制所述调制数据输入在第二测量时间段内达到最大状态；

所述时钟计数器装置还用于在所述第一测量时间段和第二测量时间段期间对所述VCO输出的脉冲进行计数，并生成所述计数差值，所述计数差值是所述第一测量时间段期间的第一计数和所述第二测量期间的第二计数之间的差；

其中所述计数差值被应用到所述查找表装置以读取一个校准值，所述校准值在所述正常模式期间被应用到所述DAC装置的数字校准输入上以补偿所述VCO装置；

其中所述时钟计数器装置还包括：

快速分频器装置，其接收所述VCO输出，用于产生一个分频信号，所述分频信号比所述VCO输出的频率更小；

时钟计数装置，用于对来自所述快速分频器装置的分频信号进行计数以产生所述计数差值。

17.根据权利要求16所述的校准锁相环(PLL)调制器，还包括：

Sigma-delta调制器装置，其耦合到所述反馈分频器装置，用于抖动两个或两个以上整数除数以应用到所述反馈分频器装置；

加法装置，其接收所述调制数据输入和信道选择信号，用于产生一个调制信号到Sigma-delta调制器装置；

其中在所述反馈分频器装置和所述VCO装置的第二输入处注入数据调制；

其中所述校准PLL调制器是一个两点调制锁相环(PLL)。

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