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CN106932976A - 显示装置、阵列基板及像素单元 - Google Patents

显示装置、阵列基板及像素单元 Download PDF

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CN106932976A
CN106932976A CN201710312097.3A CN201710312097A CN106932976A CN 106932976 A CN106932976 A CN 106932976A CN 201710312097 A CN201710312097 A CN 201710312097A CN 106932976 A CN106932976 A CN 106932976A
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CN
China
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thin film
pixel
film transistor
pixels
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Application number
CN201710312097.3A
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干泉
王永灿
马睿
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BOE Technology Group Co Ltd
Hefei Xinsheng Optoelectronics Technology Co Ltd
Original Assignee
BOE Technology Group Co Ltd
Hefei Xinsheng Optoelectronics Technology Co Ltd
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Abstract

本公开提供一种显示装置、阵列基板及像素单元。所述像素单元包括多个亚像素，各亚像素均包括第一子亚像素以及第二子亚像素；第一子亚像素包括第一像素电极和第一薄膜晶体管，第一像素电极具有多个第一宽度的狭缝以及被各狭缝分隔的多个第一子电极；第一薄膜晶体管的控制端连接至第一栅线、第一端连接至第一数据线、第二端连接至第一像素电极；第二子亚像素包括第二像素电极和第二薄膜晶体管，第二像素电极具有多个第二宽度的狭缝以及被各狭缝分隔的多个第二子电极，且第二宽度与第一宽度不相等；第二薄膜晶体管的控制端连接至第二栅线、第一端连接至第二数据线、第二端连接至第二像素电极。

Description

显示装置、阵列基板及像素单元
技术领域
本公开涉及显示技术领域，具体而言，涉及一种显示装置、阵列基板及像素单元。
背景技术
目前，在薄膜晶体管液晶显示器领域中，IPS(平面场效应)显示器和FFS(边缘场效应)两种类型的显示器因其具有宽视角、高透过率、快速响应等优点获得而广泛的应用。对于现有的IPS显示器和FFS显示器而言，二者的阵列基板均包括多个阵列分布的像素单元，各个像素单元均包括多个亚像素；这些亚像素的像素电极一般采用上、下双畴对称的狭缝电极。其中，狭缝电极的电极间距对于显示效果有着较为明显的影响。具而言之，电极间距较小，则液晶分子的透过率和驱动电压较高，因此亮度和功耗较高；电极间距较大，则液晶分子透过率和驱动电压较低，因此亮度和功耗较低。
现有技术中，现有像素单元的结构和工作模式单一，要想获得高透过率和高亮度，以提高显示效果，则会使驱动电压升高，功耗也随之升高；若要降低功耗，则会使透过率和亮度也随之降低，只能显示低灰阶和低亮度的画面的显示效果；因而无法实现多种亮度和不同功耗需求，适用范围较小，不利于用户根据实际情况进行调节。
需要说明的是，在上述背景技术部分公开的信息仅用于加强对本公开的背景的理解，因此可以包括不构成对本领域普通技术人员已知的现有技术的信息。
发明内容
本公开的目的在于提供一种显示装置、阵列基板及像素单元，进而至少在一定程度上克服由于相关技术的限制和缺陷而导致的一个或者多个问题。
根据本公开的一个方面，提供一种像素单元，包括多个亚像素，各所述亚像素均包括第一子亚像素以及第二子亚像素；其中：
所述第一子亚像素包括：
第一像素电极，所述第一像素电极具有多个第一宽度的狭缝以及被各所述狭缝分隔的多个第一子电极；
第一薄膜晶体管，所述第一薄膜晶体管的控制端连接至第一栅线、第一端连接至第一数据线、第二端连接至所述第一像素电极；
所述第二子亚像素包括：
第二像素电极，所述第二像素电极具有多个第二宽度的狭缝以及被各所述狭缝分隔的多个第二子电极，且所述第二宽度与所述第一宽度不相等；
第二薄膜晶体管，所述第二薄膜晶体管的控制端连接至第二栅线、第一端连接至第二数据线、第二端连接至所述第二像素电极。
在本公开的一种示例性实施例中，所述第一薄膜晶体管的控制端和所述第二薄膜晶体管的控制端连接至同一栅线，所述第一栅线和所述第二栅线为同一栅线；
所述第一薄膜晶体管的第一端和所述第二薄膜晶体管的第一端连接至不同的数据线，所述第一数据线和所述第二数据线为不同的数据线。
在本公开的一种示例性实施例中，所述第一薄膜晶体管的控制端和所述第二薄膜晶体管的控制端连接至不同的栅线，所述第一栅线和所述第二栅线为不同的栅线；
所述第一薄膜晶体管的第一端和所述第二薄膜晶体管的第一端连接至同一数据线，所述第一数据线和所述第二数据线为同一数据线。
在本公开的一种示例性实施例中，所述第一像素电极包括第一区域和第二区域，所述第一区域和第二区域内均分布有多个第一子电极，且所述第二区域内的第一子电极与所述第一区域内的第一子电极呈第一夹角排布且不相交，所述第一夹角小于180°；
所述第二像素电极包括第三区域和第四区域，所述第三区域和第四区域内均分布有多个第二子电极，且所述第四区域内的第二子电极与所述第三区域内的第二子电极呈第二夹角排布且不相交，所述第二夹角小于180°。
在本公开的一种示例性实施例中，所述第一宽度与一个所述第一子电极的宽度之和为7.35μm；所述第二宽度与一个所述第二子电极的宽度之和为8.8μm。
根据本公开的一个方面，提供一种阵列基板，包括：
多个呈阵列分布的上述任意一项所述的像素单元；
多个栅线，在同一所述像素单元中，各所述第一薄膜晶体管的控制端和各所述第二薄膜晶体管的控制端均连接至同一所述栅线；
多个数据线，与所述多个栅线交错设置，在同一所述像素单元中，各所述第一薄膜晶体管的第一端和各所述第二薄膜晶体管的第一端连接至不同的所述数据线。
在本公开的一种示例性实施例中，在同一行所述像素单元的同一行所述亚像素中，各所述第一子亚像素与各所述第二子亚像素分两行设置，其中，
各所述第一子亚像素均位于同一行，各所述第二子亚像素均位于另一行；或者
各所述第一子亚像素与各所述第二子亚像素互相间隔设置。
根据本公开的一个方面，提供一种阵列基板，包括：
多个呈阵列分布的上述任意一项所述的像素单元；
多个栅线，在同一所述像素单元中，各所述第一薄膜晶体管的控制端和各所述第二薄膜晶体管的控制端连接至不同的所述栅线；
多个数据线，与所述多个栅线交错设置，在同一所述像素单元中，各所述第一薄膜晶体管的第一端与各所述第二薄膜晶体管的第一端连接至同一所述数据线。
在本公开的一种示例性实施例中，在同一行所述像素单元的同一行所述亚像素中，各所述第一子亚像素与各所述第二子亚像素分两行设置，其中，
各所述第一子亚像素均位于同一行，各所述第二子亚像素均位于另一行；或者
各所述第一子亚像素与各所述第二子亚像素互相间隔设置。
根据本公开的一个方面，提供一种显示装置，包括上述任意一项所述的阵列基板。
本公开的显示装置、阵列基板和像素单元，在同一像素单元的同一亚像素中，第一子亚像素的第一像素电极具有第一宽度的狭缝，而第二子亚像素的第二像素电极具有第二宽度的狭缝；使得同一亚像素可具有两种电极间距；同时，第一子亚像素可由第一薄膜晶体管控制，第二子亚像素可由第二薄膜晶体管控制；从而可通过控制第一像素电极或第二像素电极之一单独工作或者二者同时工作，调节液晶分子的透过率和驱动电压，以实现对亮度和功耗的调节。由此，便于根据实际情况更好的满足用户需求。
应当理解的是，以上的一般描述和后文的细节描述仅是示例性和解释性的，并不能限制本公开。
附图说明
此处的附图被并入说明书中并构成本说明书的一部分，示出了符合本公开的实施例，并与说明书一起用于解释本公开的原理。显而易见地，下面描述中的附图仅仅是本公开的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本公开像素单元一实施方式的示意图。
图2为图1中第一子亚像素的示意图。
图3为图1中第二子亚像素的示意图。
图4为本公开像素单元另一实施方式的示意图。
图5为本公开阵列基板的第一种实施方式的示意图。
图6为本公开阵列基板的第二种实施方式的示意图。
图7为本公开阵列基板的第三种实施方式的示意图。
图8为本公开阵列基板的第四种实施方式的示意图。
具体实施方式
现在将参考附图更全面地描述示例实施方式。然而，示例实施方式能够以多种形式实施，且不应被理解为限于在此阐述的范例；相反，提供这些实施方式使得本公开将更加全面和完整，并将示例实施方式的构思全面地传达给本领域的技术人员。所描述的特征、结构或特性可以以任何合适的方式结合在一个或更多实施方式中。在下面的描述中，提供许多具体细节从而给出对本公开的实施方式的充分理解。然而，本领域技术人员将意识到，可以实践本公开的技术方案而省略所述特定细节中的一个或更多，或者可以采用其它的组元、装置等。在其它情况下，不详细示出或描述公知技术方案以避免喧宾夺主而使得本公开的各方面变得模糊。
用语“一个”、“一”、“该”和“所述”用以表示存在一个或多个要素/组成部分/等；用语“包括”和“具有”用以表示开放式的包括在内的意思并且是指除了列出的要素/组成部分/等之外还可存在另外的要素/组成部分/等；用语“第一”和“第二”等仅作为标记使用，不是对其对象的数量限制；“多个”表示两个或两个以上。
像素单元
本公开示例实施方式提供一种像素单元，可用于薄膜晶体管阵列基板，如图1～图3，本实施方式的像素单元可以包括多个亚像素1，图1中虚线框内即为一个亚像素1；各个亚像素1可用于显示不同的颜色，例如，一个像素单元中包括三个亚像素1时，三个亚像素1可分别用来显示红、蓝和绿三种颜色；在此不对同一像素单元中的亚像素1的数量作特殊限定，其可以是三个、四个或更多；各个亚像素1均可以包括第一子亚像素11和第二子亚像素12。
在本实施方式中，如图2，第一子亚像素11可以包括第一像素电极111和第一薄膜晶体管112，其中：
第一像素电极111可具有多个宽度为第一宽度d1的狭缝1111以及被各狭缝1111分隔的多个第一子电极1112；狭缝1111和第一子电极1112的数量在此不作特殊限定。进一步的，第一像素电极111上可划分出第一区域和第二区域，所述第一区域和第二区域内均分布有多个第一子电极1112；第一区域内的第一子电极1112可相互平行，第二区域内的第一子电极1112可相互平行，且第一区域内的第一子电极1112与第二区域内的第一子电极1112可以呈第一夹角排布且不相交，从而形成双畴狭缝电极；该第一夹角的角度可以小于180°，例如60°、90°或120°等。
第一宽度d1与任意一个第一子电极1112的宽度d2之和为第一像素电极111的电极间距D1，即d1+d2＝D1；该电极间距D1可为7.35μm，即D1＝7.35μm；其中，第一宽度d1可为4.45μm，第一子电极1112宽度d2可为2.9μm；但上述D1、d1和d2的取值仅为示例性说明，不应理解为对取值的限定，在本公开的其它实施方式中，D1、d1和d2的取值还可以是其它数值，只要满足d1+d2＝D1即可，在此不再一一列举。
第一薄膜晶体管112可具有控制端、第一端和第二端，其控制端可为栅极，可用于连接至第一栅线；其第一端可为源极，可用于连接至第一数据线；其第二端可为漏极，可用于连接至第一像素电极111。
在本实施方式中，如图3，第二子亚像素12可以包括第二像素电极121和第二薄膜晶体管122，其中：
第二像素电极121可具有多个宽度为第二宽度d1＇的狭缝1211以及被各所述狭缝1211分隔的多个第二子电极1212，且第二宽度d1＇可与第一宽度d1不相等；第二子电极1212的数量在此不作特殊限定。进一步的，第二像素电极121上可划分出第三区域和第四区域，所述第三区域和第四区域内均分布有多个第二子电极1212；第三区域内的第二子电极1212可相互平行，第四区域内的第二子电极1212可相互平行，且第三区域内的第二子电极1212与第四区域内的第二子电极1212可以呈第二夹角排布且不相交，从而形成双畴狭缝电极；该第二夹角的角度可以小于180°，例如60°、90°或120°等。该第二夹角可与上述的第一夹角相同或不同。
第二宽度d1＇与任意一个第二子电极1212的宽度d2＇之和为第二像素电极121的电极间距D2，即d1＇+d2＇＝D2；该电极间距D2可为8.8μm，即D2＝8.8μm；其中，第二宽度d1＇可为5.9μm，第二子电极1212的宽度d2＇可为2.9μm；但上述D2、d1＇和d2＇的取值仅为示例性说明，不应理解为对取值的限定；在本公开的其它实施方式中，D2、d1＇和d2＇的取值还可以是其它数值，只要满足d1＇+d2＇＝D2，且D2不等于D1即可，在此不再一一列举。
第二薄膜晶体管122可具有控制端、第一端和第二端，其控制端可为栅极，可用于连接至第二栅线；其第一端可为源极，可用于连接至第二数据线；其第二端可为漏极，可用于连接至第二像素电极121。
在本实施方式中，第一薄膜晶体管112的控制端和第二薄膜晶体管122的控制端均可连接至同一栅线，上述的第一栅线和第二栅线可为同一栅线；从而可通过同一栅线同时向第一薄膜晶体管112和第二薄膜晶体管122输出信号，对于具有多个像素单元的阵列基板而言，可通过同一栅线同时向多个第一薄膜晶体管112和多个第二薄膜晶体管122输出电信号。
第一薄膜晶体管112的第一端和第二薄膜晶体管122的第一端可分别连接至不同的数据线，上述的第一数据线和第二数据线可为不同的数据线；以便于通过不同的数据线控制第一薄膜晶体管112和第二薄膜晶体管122，从而可通过不同的数据线控制第一子亚像素11和第二子亚像素12之一单独工作或同时工作。
在本公开的其它实施方式中，第一薄膜晶体管112的第一端和第二薄膜晶体管122的第一端可连接至同一数据线，上述的第一数据线和第二数据线可为同一数据线；从而可通过同一数据线同时向第一薄膜晶体管112和第二薄膜晶体管122输出信号，对于具有多个像素单元的阵列基板而言，可通过同一数据线同时向多个第一薄膜晶体管112和多个第二薄膜晶体管122输出信号。
第一薄膜晶体管112的控制端和第二薄膜晶体管122的控制端还可分别连接至不同的栅线，上述的第一栅线和第二栅线为不同的栅线；以便于通过不同的栅线控制第一薄膜晶体管112和第二薄膜晶体管122，从而可通过不同的栅线控制第一子亚像素11和第二子亚像素12之一单独工作或同时工作。
在本实施方式中，对于亚像素1中的第一子亚像素11和第二子亚像素12的相对位置关系、第一薄膜晶体管112和第一子亚像素11的相对位置关系以及第二薄膜晶体管122和第二子亚像素12的相对位置关系均不作特殊限定，可根据实际情况改变上述的相对位置关系。举例而言，在同一像素单元中，如图1，各个第一子亚像素11可位于同一行，各个第二子亚像素12可位于另一行；或者，如图4，第一子亚像素11分为两行设置，且相邻两第一子亚像素11之间设有一个第二子亚像素12，即第一子亚像素11和第二子亚像素12间隔设置。
本公开示例实施方式的像素单元的工作原理：
当仅有第一子亚像素11工作时，由于第一子亚像素11电极间距D1较小，液晶的透过率较高，此时的功耗中等，显示的亮度中等；当仅有第二子亚像素12工作时，由于第二子亚像素12电极间距D2较大，液晶的透过率较低，此时的功耗较小，亮度较低；当第一子亚像素11和第二子亚像素12同时工作时，液晶的整体透过率最高，此时的功耗最高，显示的亮度最高。
基于上述像素单元的工作原理，本公开示例实施方式的像素单元，便于用户根据实际情况选择亮度和功耗，扩大了适用范围。
本公开阵列基板的第一种实施方式
本公开示例实施方式提供一种阵列基板，如图5，本实施方式的阵列基板可以包括栅线2、数据线3和像素单元。
在本实施方式中，像素单元的构成可参考上述像素单元的实施方式中的像素单元；所述像素单元的数量可以是多个，且多个像素单元呈阵列分布，即阵列基板可具有多行和多列像素单元，所述像素单元中的亚像素1也可排列成多行和多列。举例而言，在同一行像素单元中的同一行亚像素1中，如图5，各个第一子亚像素11和各个第二子亚像素12可分为两行设置，其中，各个第一子亚像素11可均位于同一行，各个第二子亚像素12可均位于另一行。
栅线2的数量可以是多个，且多个栅线2可平行分布；在同一像素单元中，各个第一薄膜晶体管112的控制端和各个第二薄膜晶体管122的控制端均连接至同一栅线2，即同一像素单元中的第一薄膜晶体管112和第二薄膜晶体管122可被一个栅线2分隔。
数据线3的数量可以是多个，且多个数据线3可与多个栅线2交错设置，各个像素单元可分别位于多个数据线3与多个栅线2交错所围成的区域内；在同一像素单元中，各个第一薄膜晶体管112的第一端和各个第二薄膜晶体管122的第一端可连接至不同的数据线3。
本公开阵列基板的第二种实施方式
本公开示例实施方式提供一种阵列基板，如图6，本实施方式的阵列基板可以包括栅线2、数据线3和像素单元。
在本实施方式中，像素单元的构成可参考上述像素单元的实施方式中的像素单元；如图6，栅线2和数据线3的设置方式可参考上述阵列基板的第一种实施方式中的相关内容，此在不在赘述；另，各个第一子亚像素11与各个第二子亚像素12均可分为两行设置，且任一行内均分布有第一子亚像素11和第二子亚像素12，每行内的第一子亚像素11和第二子亚像素12互相间隔设置。
上述的第一种实施方式和第二种实施方式的阵列基板，在工作时，可通过栅线2同时向连接至该栅线2的第一薄膜晶体管112和第二薄膜晶体管122发送信号；然后通过不同的数据线3分别向第一薄膜晶体管112和第二薄膜晶体管122发送信号，从而通过第一薄膜晶体管112和第二薄膜晶体管122控制第一子亚像素单元11和第二子亚像素单元12之一单独工作或同时工作；根据上述的像素单元的工作原理，可实现具有不同亮度和功耗的显示效果，便于用户根据实际情况进行选择亮度和功耗，扩大适用范围。
本公开阵列基板的第三种实施方式
本公开示例实施方式提供一种阵列基板，如图7，本实施方式的阵列基板可以包括栅线2、数据线3和像素单元。
在本实施方式中，像素单元的构成可参考上述像素单元的实施方式中的像素单元；所述像素单元的数量可以是多个，且多个像素单元呈阵列分布，即阵列基板可具有多行和多列像素单元，所述像素单元中的亚像素1也可排列成多行和多列。举例而言，在同一行像素单元中的同一行亚像素1中，如图7，各个第一子亚像素11和各个第二子亚像素12可分为两行设置，其中，各个第一子亚像素11可均位于同一行，各个第二子亚像素12可均位于另一行；栅线2的数量可以是多个，且多个栅线2可平行分布；在同一像素单元中，各个第一薄膜晶体管112的控制端和各个第二薄膜晶体管122的控制端可连接至不同的栅线2。
数据线3的数量可以是多个，且多个数据线3可与多个栅线2交错设置，各个像素单元可分别位于多个数据线3与多个栅线2交错所围成的区域内；在同一所述像素单元中，各个第一薄膜晶体管112的第一端与各个第二薄膜晶体管122的第一端可连接至同一数据线3；即同一像素单元中的第一薄膜晶体管112和第二薄膜晶体管122可被一个数据线3分隔。
本公开阵列基板的第四种实施方式
本公开示例实施方式提供一种阵列基板，如图8，本实施方式的阵列基板可以包括栅线2、数据线3和像素单元。
在本实施方式中，像素单元的构成可参考上述像素单元的实施方式中的像素单元；如图8，栅线2和数据线3的设置方式可参考上述阵列基板的第三种实施方式中的相关内容，此在不在赘述；另，如图8，各个第一子亚像素11与各个第二子亚像素12均可分为两行设置，且任一行内均分布有第一子亚像素11和第二子亚像素12，每行内的第一子亚像素11和第二子亚像素12互相间隔设置。
上述的第三种实施方式和第四种实施方式的阵列基板，在工作时，可通过数据线3同时向连接至该数据线3的第一薄膜晶体管112和第二薄膜晶体管122发送信号；并通过不同的栅线2分别向第一薄膜晶体管112和第二薄膜晶体管122发送信号，从而通过第一薄膜晶体管112和第二薄膜晶体管122控制第一子亚像素单元11和第二子亚像素单元12之一单独工作或同时工作；根据上述的像素单元的工作原理，可实现具有不同亮度和功耗的显示效果，便于用户根据实际情况进行选择亮度和功耗，扩大适用范围。
需要说明的是，对于上述的阵列基板的第一种实施方式、第二种实施方式、第三种实施方式和第四种实施方式而言，第一子亚像素11和第二子亚像素12的分布方式并不限于以上列举的方式，其还可以采用其它方式，在此不再一一列举。
本公开示例实施方式提供一种显示装置，本实施方式的显示装置可以包括上述任一实施方式所述的阵列基板，并能解决对应的技术问题，达到对应的技术效果，在此不再赘述。
本领域技术人员在考虑说明书及实践这里公开的发明后，将容易想到本公开的其它实施方案。本申请旨在涵盖本公开的任何变型、用途或者适应性变化，这些变型、用途或者适应性变化遵循本公开的一般性原理并包括本公开未公开的本技术领域中的公知常识或惯用技术手段。说明书和实施例仅被视为示例性的，本公开的真正范围和精神由所附的权利要求指出。

Claims (10)

1.一种像素单元，包括多个亚像素，其特征在于，各所述亚像素均包括第一子亚像素以及第二子亚像素；其中：
所述第一子亚像素包括：
第一像素电极，所述第一像素电极具有多个第一宽度的狭缝以及被各所述狭缝分隔的多个第一子电极；
第一薄膜晶体管，所述第一薄膜晶体管的控制端连接至第一栅线、第一端连接至第一数据线、第二端连接至所述第一像素电极；
所述第二子亚像素包括：
第二像素电极，所述第二像素电极具有多个第二宽度的狭缝以及被各所述狭缝分隔的多个第二子电极，且所述第二宽度与所述第一宽度不相等；
第二薄膜晶体管，所述第二薄膜晶体管的控制端连接至第二栅线、第一端连接至第二数据线、第二端连接至所述第二像素电极。
2.根据权利要求1所述的像素单元，其特征在于，所述第一薄膜晶体管的控制端和所述第二薄膜晶体管的控制端连接至同一栅线，所述第一栅线和所述第二栅线为同一栅线；
所述第一薄膜晶体管的第一端和所述第二薄膜晶体管的第一端连接至不同的数据线，所述第一数据线和所述第二数据线为不同的数据线。
3.根据权利要求1所述的像素单元，其特征在于，所述第一薄膜晶体管的控制端和所述第二薄膜晶体管的控制端连接至不同的栅线，所述第一栅线和所述第二栅线为不同的栅线；
所述第一薄膜晶体管的第一端和所述第二薄膜晶体管的第一端连接至同一数据线，所述第一数据线和所述第二数据线为同一数据线。
4.根据权利要求1～3任一项所述的像素单元，其特征在于，所述第一像素电极包括第一区域和第二区域，所述第一区域和第二区域内均分布有多个第一子电极，且所述第二区域内的第一子电极与所述第一区域内的第一子电极呈第一夹角排布且不相交，所述第一夹角小于180°；
所述第二像素电极包括第三区域和第四区域，所述第三区域和第四区域内均分布有多个第二子电极，且所述第四区域内的第二子电极与所述第三区域内的第二子电极呈第二夹角排布且不相交，所述第二夹角小于180°。
5.根据权利要求1～3任一项所述的像素单元，其特征在于，所述第一宽度与一个所述第一子电极的宽度之和为7.35μm；所述第二宽度与一个所述第二子电极的宽度之和为8.8μm。
6.一种阵列基板，其特征在于，包括：
多个呈阵列分布的权利要求1～5任一项所述的像素单元；
多个栅线，在同一所述像素单元中，各所述第一薄膜晶体管的控制端和各所述第二薄膜晶体管的控制端均连接至同一所述栅线；
多个数据线，与所述多个栅线交错设置，在同一所述像素单元中，各所述第一薄膜晶体管的第一端和各所述第二薄膜晶体管的第一端连接至不同的所述数据线。
7.根据权利要求6所述的阵列基板，其特征在于，在同一行所述像素单元的同一行所述亚像素中，各所述第一子亚像素与各所述第二子亚像素分两行设置，其中，
各所述第一子亚像素均位于同一行，各所述第二子亚像素均位于另一行；或者
各所述第一子亚像素与各所述第二子亚像素互相间隔设置。
8.一种阵列基板，其特征在于，包括：
多个呈阵列分布的权利要求1～5任一项所述的像素单元；
多个栅线，在同一所述像素单元中，各所述第一薄膜晶体管的控制端和各所述第二薄膜晶体管的控制端连接至不同的所述栅线；
多个数据线，与所述多个栅线交错设置，在同一所述像素单元中，各所述第一薄膜晶体管的第一端与各所述第二薄膜晶体管的第一端连接至同一所述数据线。
9.根据权利要求8所述的阵列基板，其特征在于，在同一行所述像素单元的同一行所述亚像素中，各所述第一子亚像素与各所述第二子亚像素分两行设置，其中，
各所述第一子亚像素均位于同一行，各所述第二子亚像素均位于另一行；或者
各所述第一子亚像素与各所述第二子亚像素互相间隔设置。
10.一种显示装置，其特征在于，包括：
权利要求6或权利要求7所述的阵列基板；或者
权利要求8或权利要求9所述的阵列基板。
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