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CN106527005A - 像素结构的制造方法 - Google Patents

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CN106527005A
CN106527005A CN201611270994.4A CN201611270994A CN106527005A CN 106527005 A CN106527005 A CN 106527005A CN 201611270994 A CN201611270994 A CN 201611270994A CN 106527005 A CN106527005 A CN 106527005A
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Abstract

本发明公开了一种像素结构的制造方法，其包括：形成第一导电层于基板上；形成第二导电层于基板上；形成第三导电层于基板上，其中所述第一导电层、第二导电层和第三导电层三者叠放且间隔设置，所述第一导电层、第二导电层和第三导电层三者在垂直空间上相互覆盖；以及在形成第一导电层后，形成主动开关于像素区内，其中所述第一导电层和主动开关的漏极耦合；所述第二导电层和第一电压线耦合；所述第三导电层和第二电压线耦合。本发明像素结构具有并列的多个存储电容同时保持像素结构的像素电压大小，减小多个寄生电容的影响，改善耦合效应的影响。

Description

像素结构的制造方法
技术领域
本发明涉及一种像素结构的制造方法，更具体的说，涉及一种可改善改善耦合效应的像素结构的制造方法。
背景技术
近年来，随着科技的进步，许多不同的显示设备，例如液晶显示器(LiquidCrystal Display，LCD)或电激发光(Electro Luminenscence，EL)显示设备已广泛地应用于平面显示器。以液晶显示器为例，液晶显示器大部分为背光型液晶显示器，其是由液晶显示面板及背光模块(backlight module)所组成。液晶显示面板是由两片透明基板以及被封于基板之间的液晶所构成。
现有的液晶显示器，通常是根据图像信息通过多个像素(pixel)电极分别提供数据信号，并且控制多个像素单元的透光率来显示所需图像。具体的是，每一个像素电极都分别耦合有数据线和扫描线，扫描线通过TFT(Thin Film Transistor，薄膜晶体管)和像素电极耦合。通过扫描线控制TFT打开，数据线为像素电极充电。但是，数据线在充电过程中产生多个寄生电容，多个寄生电容会因为耦合效应(Crosstalk)使像素电极的电压被share(分压)，导致像素电极的电压不足进而造成显示产色异常。而且随着分辨率越来越高，耦合效应更加明显。
发明内容
本发明所要解决的技术问题是提供一种能够改善耦合效应的像素结构的制造方法。本发明的目的之一是提供一种像素结构的制造方法，所述方法包括：
形成第一导电层于基板上；
形成第二导电层于基板上；
形成第三导电层于基板上，其中所述第一导电层、第二导电层和第三导电层三者叠放且间隔设置，所述第一导电层、第二导电层和第三导电层三者在垂直空间上相互覆盖；以及
在形成第一导电层后，形成主动开关于像素区内，其中所述第一导电层和主动开关的漏极耦合；所述第二导电层和第一电压线耦合；所述第三导电层和第二电压线耦合。
在一些实施例中，当形成所述第一导电层时，同时形成扫描线于基板上。
在一些实施例中，当形成所述第二导电层时，同时形成像素电极于基板上。
在一些实施例中，当形成所述第三导电层时，所述第三导电层的材料是相同于主动开关的第一金属层或第二金属层的材料。
在一些实施例中，所述第一导电层、第二导电层及第三导电层的其中至少一者是相同于主动开关的第一金属层的材料。
在一些实施例中，所述第一导电层、第二导电层及第三导电层的其中至少一者是相同于主动开关的第二金属层的材料。
在一些实施例中，所述第一导电层、第二导电层及第三导电层的其中至少一者是采用透明导电材料制成。
本发明的又一目的是提供一种像素结构的制造方法，所述方法包括：
形成第一导电层于基板上；
形成第二导电层于基板上；
形成第三导电层于基板上，其中所述第一导电层、第二导电层和第三导电层三者叠放且间隔设置，所述第一导电层、第二导电层和第三导电层三者在垂直空间上相互覆盖；以及
在形成第一导电层后，形成主动开关于像素区内，其中所述第一导电层和主动开关的漏极耦合；所述第二导电层和第一电压线耦合；所述第三导电层和第二电压线耦合；
其中，当形成所述第一导电层时，同时形成扫描线于基板上；
其中，当形成所述第二导电层时，同时形成像素电极于基板上；
其中，当形成所述第三导电层时，所述第三导电层的材料是相同于主动开关的第一金属层或第二金属层的材料。
与现有技术相比，本发明的技术效果是：可整合制程来形成两个存储电容于像素结构中，同时保持像素结构的像素电压大小，以减小寄生电容的影响，从而改善耦合效应的影响，以使得显示面板能够正常显示。
附图说明
所包括的附图用来提供对本申请实施例的进一步的理解，其构成了说明书的一部分，用于例示本申请的实施方式，并与文字描述一起来阐释本申请的原理。显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。在附图中：
图1是本发明一种像素结构的结构示意图；
图2是本发明一种像素结构的结构示意图；
图3是本发明一种像素结构的结构示意图；
图4是本发明一种像素结构的结构示意图；
图5是本发明一种像素结构的电路示意图；
图6是本发明一种像素结构的电路示意图；
图7是本发明一种像素结构的电路示意图；
图8是本发明一种像素结构的电路示意图；
图9是本发明一个实施例像素结构的结构示意图；
图10是本发明一个实施例像素结构的结构示意图；
图11是本发明一个实施例像素结构的结构示意图；
图12是本发明一个实施例像素结构的结构示意图；
图13是本发明一个实施例像素电路结构的示意图；
图14是本发明一个实施例像素电路结构的示意图；
图15是本发明一个实施例第一导电层、第二导电层和第三导电层三者配合的示意图；
图16是本发明一个实施例第一导电层、第二导电层和第三导电层三者配合的示意图。
图17是本发明一个实施例第一导电层、第二导电层、第三导电层、及第四导电层的示意图。
具体实施方式
这里所公开的具体结构和功能细节仅仅是代表性的，并且是用于描述本发明的示例性实施例的目的。但是本发明可以通过许多替换形式来具体实现，并且不应当被解释成仅仅受限于这里所阐述的实施例。
在本发明的描述中，需要理解的是，术语“中心”、“横向”、“上”、“下”、“左”、“右”、“竖直”、“水平”、“顶”、“底”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或组件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。在本发明的描述中，除非另有说明，“多个”的含义是两个或两个以上。另外，术语“包括”及其任何变形，意图在于覆盖不排他的包含。
在本发明的描述中，需要说明的是，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个组件内部的连通。对于本领域的普通技术人员而言，可以具体情况理解上述术语在本发明中的具体含义。
这里所使用的术语仅仅是为了描述具体实施例而不意图限制示例性实施例。除非上下文明确地另有所指，否则这里所使用的单数形式“一个”、“一项”还意图包括复数。还应当理解的是，这里所使用的术语“包括”和/或“包含”规定所陈述的特征、整数、步骤、操作、单元和/或组件的存在，而不排除存在或添加一个或更多其他特征、整数、步骤、操作、单元、组件和/或其组合。
由于单个充电时间内的充电时间较短，为了保持像素结构的电压Vpixel，如图1至图8所示，具体的，像素结构分别耦合有当前数据线Data n和当前扫描线Gate n，当前扫描线通过主动开关(例如，但不限于薄膜晶体管)主动开关TFT和像素结构耦合。通过当前扫描线控制主动开关TFT打开，当前数据线Data n为像素结构充电。当前数据线Data n通过其充电的电压(Vdata)在为像素结构充电过程中为液晶电容Clc和存储电容Cst充电，像素结构通过存储电容Cst来保持像素结构的电压(Vpixel)大小，以使得显示面板能够正常显示。
但是，在显示面板显示过程中，会显示不同灰阶，当前数据线Datan为像素结构充电的电压会不断变化，从而使得像素结构的电压也随之变化，由于当前数据线的充电电压和像素结构存在多个寄生电容(Cpd-L、Cgd和Cpd-R)，如图7和8中的虚线部分，虚线部分之间的电容为多个寄生电容，多个寄生电容(Cpd-L、Cgd和Cpd-R)会因为耦合效应(Crosstalk)使像素结构的电压被分压，导致像素结构的电压不足进而造成显示产色异常。
为减少多个寄生电容的影响，改善耦合效应的影响，申请人进一步采用以下两种方法：
其一是将数据线设置远离像素结构，从而减小寄生电容的产生，进而使得耦合效应的影响变小，但是这样就增加了显示面板的平面空间，不易用于分辨率较高的显示面板中。
其二是加大存储电容Cst，使其远大于寄生电容(Cpd-L、Cgd和Cpd-R)，进而使得耦合效应的影响变小，但是这样就需要加大了存储电容中导电层的大小，进而就增加了像素结构的平面空间。随着分辨率越来越高，像素电极空间越来越小，也会将存储电容设置变小，从而加大存储电容也不易用于分辨率较高的显示面板中，由于受到存储电容平面空间大小的限制，从而通过加大存储电容来改善耦合效应的效果也因此而降低。
为此，申请人又设计了另外的技术方案，以解决以上技术问题，具体如下：
下面结合附图9至16和较佳的实施例对本发明作进一步详细说明。
如图9至16所示，本发明一实施例公开了一种像素结构及像素电路结构，本实施例的像素结构及像素电路结构可以为多种，多种像素结构可以分别应用于不同的显示装置中，比如，将本发明的像素结构应用到以下几种显示装置中：扭曲向列(Twisted Nematic，TN)或超扭曲向列(Super Twisted Nematic，STN)型，平面转换(In-Plane Switching，IPS)型、垂直配向(Vertical Alignment，VA)型、及高垂直配向(High Vertical Alignment，HVA)型、曲面型面板。
具体的，本发明实施例的像素结构可以为如图9至图12所示的4种不同的像素结构，需要说明的是，图9至图12仅仅是本发明实施例对像素结构的几种具体举例说明，本发明实施例的像素结构并不限于这四种结构。本发明实施例像素结构包括有像素电极，其中，图9示出了本发明一种像素结构，该像素结构包括有第一像素电极110；图10示出了本发明另一种像素结构，该像素结构包括有第二像素电极120；图11示出了本发明又一种像素结构，该像素结构包括有第三像素电极130；图12示出了本发明实施例还一种像素结构，该像素结构包括有第四像素电极140
其中，本发明实施例的像素结构包括有第一导电层11、第二导电层12和第三导电层13，如图15和16所示，所述第一导电层11和主动开关(例如，但不限于薄膜晶体管)TFT的漏极耦合，所述第二导电层12和第一电压线耦合，所述第三导电层13和第二电压线耦合；所述第一导电层11、第二导电层12和第三导电层13三者叠放且间隔设置，所述第一导电层11、第二导电层12和第三导电层13三者在垂直空间上相互覆盖。
相比现有技术，本发明实施例的像素结构的三个导电层都可以通电，三者就可以形成两个存储电容，两个存储电容同时保持像素结构的像素电压大小，以减小多个寄生电容的影响，从而改善耦合效应的影响，以使得显示面板能够正常显示。
另外，本发明实施例通过两个存储电容来保持像素结构的电压大小，相比图1至图8中的像素结构，通过一个存储电容来保持像素结构的电压大小，对像素结构的电压大小保持效果更好，使得像素结构的电压大小更加稳定。同时，本发明实施例直接将第一导电层、第二导电层和第三导电层三者叠放设置，就不必增加各个导电层的平面大小，这样本发明实施例在不增大各个导电层平面大小的情况下就大大提高了像素结构的电容，更好的保持了像素结构的电压大小，从而本发明更加适用于分辨率高的显示面板中。
在一些实施例中，亦可在像素结构中形成更多堆栈的导电层，以形成更多的存储电容(第四存储电容、第五存储电容等)于像素结构中。
在本发明一本实施例中，如图16所示，图16为本发明一实施例第一导电、第二导电层和第三导电层三者叠放的一种具体方式，具体的是，第一导电层11设置在第二导电层12和第三导电层13之间，这样第一导电层11和第二导电层12之间形成第一存储电容14。结合图13和图14所示，第一存储电容14为存储电容Cst，当像素结构采用图16中的结构时，在此将存储电容Cst定义为第一存储电容14。第一导电层和第三导电层13之间形成第二存储电容16，第二存储电容16为存储电容Cnew，在此将存储电容Cnew定义为第二存储电容16。从而两个存储电容(第一存储电容11、第二存储电容16)共同保持像素结构电压的电位，而不会因为当前数据线在充电过程中的充电电压的变化而影响到像素结构的电压，进而就改善了耦合效应现象。
然而，需要说明的是，图16为仅为本发明一实施例的一种具体导电层结构的分布，也可以为其他结构分布，比如：如图15所示，图16为本发明一实施例第一导电、第二导电层和第三导电层三者叠放的另一种具体方式，具体的是，所述第二导电层12设置在所述第一导电层11和第三导电层13之间。这样第一导电层11和第二导电层12之间形成与图16相同的存储电容，即第一存储电容14，同样结合图13和图14所示，第一存储电容14为存储电容Cst，在此将存储电容Cst定义为第一存储电容14。第二导电层12和第三导电层13之间形成一个第三存储电容15，同样结合图13和图14所示中，第三存储电容15也示意为存储电容Cnew(然而，需要说明的是，由于在图13及图14中仅能够示意出一个新的存储电容，即第二存储电容或第三存储电容，因此，图13和图14中的Cnew仅仅是为了说明第二存储电容或第三存储电容，在此，第二存储电容和第三存储电容并不是同一个。)，在此当像素结构采用图15中的结构时，此时就将将存储电容Cnew定义为第三存储电容15。这样两个存储电容(第一存储电容、第三存储电容)共同保持像素结构电压的电位，而不会因为当前数据线在充电过程中的充电电压的变化而影响到像素结构的电压，进而就改善了耦合效应现象。
在以下叙述中，本实施例将第二存储电容或第三存储电容用Cnew代替。
如图13和图14所示，第一导电层11和主动开关TFT的漏极耦合，电容Clc一端和共通线Vcom耦合，电容Clc和主动开关TFT耦合。薄膜晶体管分别和当前数据线Data n耦合、当前扫描线Gate n耦合，当前扫描线控制薄膜晶体管打开时，当前数据线通过薄膜晶体管为像素结构充电，具体是为液晶电容Clc充电、以及两个存储电容(Cst和Cnew，具体在图16中，即是第一存储电容和第二存储电容；或者具体在图15中，即是第一存储电容和第三存储电容)。
进一步的，所述第一电压线包括上一扫描线Gate n-1，如图14所示，也就是说第二导电层12和上一扫描线耦合，像素结构的充电过程是，通过当前扫描线Gate n控制主动开关TFT导通，使得当前数据线Data n为像素结构充电，而上一扫描线是在当前扫描线的上一行，通过上一扫描线预先为第二导电层12充电，使第二导电层12具有电压，在当前数据线充电时可减少充电时间，快速将第二导电层12达到预定的电位。这是第二导电层与第一电压线耦合的一种具体方式，当然，需要说明的是，第二导电层也可以耦合到其他的第一电压线，比如：如图13所示，所述第一电压线包括共通线Vcom，也就是说第二导电层12和共通线Vcom耦合，所述共通线Vcom为第二导电层充电，这种方式结构简单。
在本发明一实施例中，第三导电层13和第二电压线耦合，如图9至图14所示，本发明一实施例的第二电压线Vdc耦合到一直流电压，与第二导电层连接的共通线的电压范围例如7.5V或0V；数据线的电压为-5～15V；扫描线的电压为-6～35V；由于与第二电压线连接的第三导电层和第一导电层和、第二导电层的电压均不相同，所以第三导电层与第一导电层或第二导电层之间就可以形成存储电容。
在本发明实施例中，如图9至图12及图17所示，本发明的像素结构的制造方法可包括：
形成第一导电层11于基板101(例如主动开关阵列基板的透明基板)上；
形成第二导电层12于基板101上；
形成第三导电层13于基板101上，其中所述第一导电层11、第二导电层12和第三导电层13三者叠放且间隔设置，所述第一导电层11、第二导电层12和第三导电层13三者在垂直空间上相互覆盖；以及
在形成第一导电层11后，形成主动开关TFT于像素区内，其中所述第一导电层11和主动开关TFT的漏极耦合；所述第二导电层12和第一电压线耦合；所述第三导电层13和第二电压线耦合。
其中，第一导电层11、第二导电层12和第三导电层13之间具有绝缘层102，以隔绝第一导电层11、第二导电层12和第三导电层13。
在一些实施例中，形成第三导电层13之后，可再形成第四导电层131于第三导电层13上，所述第一导电层11、第二导电层12、第三导电层13及第四导电层131叠放且间隔设置，因而可形成另一存储电容。
在一些实施例中，如图17所示，第二导电层12、第三导电层13及第四导电层131的材料可相同，例如透明导电材料。
在一些实施例中，当形成所述第一导电层11时，同时形成扫描线Gate于基板上。例如，如图9至图12所示，在同一光罩制程中，可同时形成扫描线Gate及共通线Vcom，至少部分的共通线Vcom可作为第一导电层11。
在一些实施例中，当形成所述第二导电层12时，同时形成像素电极110、120、130、140于基板上。例如，如图9至图12所示，可利用至少部分的像素电极110、120、130、140来作为第二导电层12。像素电极110、120、130、140的材料可例如：ITO、IZO、AZO、ATO、GZO、TCO、ZnO或聚乙撑二氧噻吩(PEDOT)。
在一些实施例中，当形成所述第三导电层13时，所述第三导电层13的材料是相同于主动开关TFT的第一金属层或第二金属层的材料。例如，如图9至图12所示，所述第三导电层13的材料可相同于主动开关TFT的第二金属层(源极、漏极)的材料。
在一些实施例中，所述第一导电层11、第二导电层12及第三导电层13的其中至少一者是相同于主动开关TFT的第一金属层的材料，例如为Al、Ag、Cu、Mo、Cr、W、Ta、Ti、氮化金属或上述任意组合的合金，亦可为具有耐热金属薄膜和低电阻率薄膜的多层结构，例如氮化钼薄膜和铝薄膜的双层结构。
在一些实施例中，所述第一导电层11、第二导电层12及第三导电层13的其中至少一者是相同于主动开关的第二金属层的材料第二金属层的。的材料例如Mo、Cr、Ta、Ti或其合金。
在一些实施例中，所述第一导电层11、第二导电层12及第三导电层13的其中至少一者是采用透明导电材料制成，例如：ITO、IZO、AZO、ATO、GZO、TCO、ZnO或聚乙撑二氧噻吩(PEDOT)。
在本发明实施例中，如图13及图14所示，本发明的像素电路结构包括
数据线Data；
扫描线Gate，与所述数据线Data定义出一像素区；
主动开关TFT，耦接于所述数据线Data及扫描线Gate；
液晶电容Clc，耦接于所述主动开关TFT；
第一存储电容Cst，耦接于所述主动开关TFT；以及
第二存储电容Cnew，耦接于所述第一存储电容Cst，且耦接于一直流电压Vdc。
在一些实施例中，所述第一存储电容Cst的一端是耦接于所述主动开关TFT，所述第一存储电容Cst的另一端是耦接于一共通线Vcom，如图13所示。
在一些实施例中，所述第一存储电容Cst的一端是耦接于所述主动开关TFT，所述第一存储电容Cst的另一端是耦接于所述扫描线Gate的其中之一(上一扫描线Gate n-1)，如图14所示。
在一些实施例中，所述第一存储电容Cst及第二存储电容Cnew是由第一导电层、第二导电层及第三导电层所形成，所述第一导电层和主动开关的漏极耦合；所述第二导电层和第一电压线耦合；所述第三导电层和第二电压线耦合；述第一导电层、第二导电层和第三导电层三者叠放且间隔设置，所述第一导电层、第二导电层和第三导电层三者在垂直空间上相互覆盖。
在一些实施例中，所述第一电压线包括共通线Vcom。
在一些实施例中，所述第二电压线和共通线Vcom在第一导电层覆盖区域内重叠设置。
在一些实施例中，所述第一电压线包括上一扫描线Gate n-1。
在本发明一实施例中，其中，所述第一导电层11、第二导电层12及第三导电层13分别采用导电金属制成，这是本发明设置第一导电层、第二导电层及第三导电层的一种具体结构，三个导电层(第一导电层11、第二导电层12及第三导电层13)都采用导电金属制成，导电金属导电效果好。其中，本发明一实施例的导电金属可以是：Al、Mo、Cu，Ti、Ag或其合金。
需要说明的是，三个导电层(第一导电层11、第二导电层12及第三导电层13)都采用导电金属或其他导电材料制成是本发明实施例的一种具体方式，本发明实施例还可以采用其他方式：
例如1：所述第一导电层11和第二导电层12分别采用导电金属制成，所述第三导电层13采用透明导电材料制成。这是本发明实施例设置第一导电层11、第二导电层12及第三导电层13的另一种具体结构，第一导电层11和第二导电层12都采用导电金属制成，导电金属导电效果好；第三导电层13采用透明导电材料制成同样可以实现导电的效果，透明导电材料例如：ITO、IZO、AZO、ATO、GZO、TCO、ZnO或聚乙撑二氧噻吩(PEDOT)。
例如2：所述第一导电层11采用导电金属制成，所述第二导电层12和第三导电层13分别采用透明导电材料制成。这是本发明实施例设置第一导电层11、第二导电层12及第三导电层13的又一种具体结构，第一导电层11采用导电金属制成，导电金属导电效果好；第二导电层12和第三导电层13采用透明导电材料制成同样可以实现导电的效果。
在本发明一实施例中，如图9至图12所示，所述第二电压线Vdc和共通线Vcom在空间上部分重叠，具体的是第二电压线和共通线在第一导电层覆盖区域内重叠设置。若两个或多个导线之间并列设置，相互之间也会产生寄生电容，相互产生干扰，而本发明实施例共通线Vcom和第二电压线Vdc在空间上部分重叠就可以防止产生寄生电容，提高抗干扰能力。
更进一步的，本发明一实施例的三个导电层(第一导电层11、第二导电层12、第三导电层13)相互平行，从而就使得三者在平面空间上所占用的空间更小，使得本发明实施例的像素结构应用到显示面板中的效果更佳。
在本发明的另一个实施例中，本发明实施例还公开了一种阵列基板，所述阵列基板上设置有共通线、数据线和扫描线，所述阵列基板还包括有像素结构，所述像素结构分别与所述数据线、扫描线耦合。其中，本实施例阵列基板上的共通线、数据线、扫描线、像素结构可以参见以上实施例中的共通线、数据线、扫描线、像素结构，或者说本实施例阵列基板上的共通线、数据线、扫描线、像素结构可以参见图9至图16中的共通线、数据线、扫描线、像素结构，以及相互的配合、连接关系。本实施例的阵列基板上具有多个像素结构，每个像素结构可参见图9至图16，在此不再对像素结构、共通线、数据线、扫描线等进行一一详述。
在本发明的又一个实施例中，本发明实施例还公开了一种显示面板，所述显示面板包括彩膜基板和阵列基板，所述阵列基板上设置有共通线、数据线和扫描线，所述阵列基板还包括有像素结构，所述像素结构分别与所述数据线、扫描线耦合。其中，本实施例显示面板中的共通线、数据线、扫描线、像素结构可以参见以上实施例中的共通线、数据线、扫描线、像素结构，或者说本实施例显示面板中的共通线、数据线、扫描线、像素结构可以参见图9至图16中的共通线、数据线、扫描线、像素结构，以及相互的配合、连接关系。本实施例的阵列基板上具有多个像素结构，每个像素结构可参见图9至图16，在此不再对像素结构、共通线、数据线、扫描线等进行一一详述。
在本发明的再一个实施例中，本发明实施例还公开了一种显示装置，显示装置包括显示面板和背光模组，其中，所述显示面板包括彩膜基板和阵列基板，所述阵列基板上设置有共通线、数据线和扫描线，所述阵列基板还包括有像素结构，所述像素结构分别与所述数据线、扫描线耦合。其中，本实施例显示面板中的共通线、数据线、扫描线、像素结构可以参见以上实施例中的共通线、数据线、扫描线、像素结构，或者说本实施例显示面板中的共通线、数据线、扫描线、像素结构可以参见图9至图16中的共通线、数据线、扫描线、像素结构，以及相互的配合、连接关系。本实施例的阵列基板上具有多个像素结构，每个像素结构可参见图9至图16，在此不再对像素结构、共通线、数据线、扫描线等进行一一详述。其中，本实施例的显示装置可以为液晶显示器或其他显示装置，当显示装置为液晶显示器时，背光模组可作为光源，用于供应充足的亮度与分布均匀的光源，本实施例的背光模组可以为前光式，也可以为背光式，需要说明的是，本实施例的背光模组并不限于此。
以上内容是结合具体的优选实施方式对本发明所作的进一步详细说明，不能认定本发明的具体实施只局限于这些说明。对于本发明所属技术领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干简单推演或替换，都应当视为属于本发明的保护范围。

Claims (10)

1.一种像素结构的制造方法，其特征在于，所述方法包括：
形成第一导电层于基板上；
形成第二导电层于所述基板上；
形成第三导电层于所述基板上，其中所述第一导电层、第二导电层和第三导电层三者叠放且间隔设置，所述第一导电层、第二导电层和第三导电层三者在垂直空间上相互覆盖；以及
在形成所述第一导电层后，形成主动开关于像素区内，其中所述第一导电层和主动开关的漏极耦合；所述第二导电层和第一电压线耦合；所述第三导电层和第二电压线耦合。
2.如权利要求1所述的像素结构的制造方法，其特征在于，当形成所述第一导电层时，同时形成扫描线于基板上。
3.如权利要求1所述的像素结构的制造方法，其特征在于，当形成所述第二导电层时，同时形成像素电极于基板上。
4.如权利要求1所述的像素结构的制造方法，其特征在于，当形成所述第三导电层时，所述第三导电层的材料是相同于所述主动开关的第一金属层或第二金属层的材料。
5.如权利要求1所述的像素结构的制造方法，其特征在于，所述第一导电层、第二导电层及第三导电层的其中至少一者是相同于所述主动开关的第一金属层的材料。
6.如权利要求1所述的像素结构的制造方法，其特征在于，所述第一导电层、第二导电层及第三导电层的其中至少一者是相同于所述主动开关的第二金属层的材料。
7.如权利要求1所述像素结构的制造方法，其特征在于，所述第一导电层、第二导电层及第三导电层的其中至少一者是采用透明导电材料制成。
8.如权利要求1所述像素结构的制造方法，其特征在于，形成所述第三导电层之后，再形成第四导电层于所述第三导电层上，所述第一导电层、所述第二导电层、所述第三导电层及所述第四导电层叠放且间隔设置。
9.如权利要求8所述像素结构的制造方法，其特征在于，所述第二导电层、所述第三导电层及所述第四导电层的材料相同。
10.一种像素结构的制造方法，其特征在于，所述方法包括：
形成第一导电层于基板上；
形成第二导电层于所述基板上；
形成第三导电层于所述基板上，其中所述第一导电层、第二导电层和第三导电层三者叠放且间隔设置，所述第一导电层、第二导电层和第三导电层三者在垂直空间上相互覆盖；以及
在形成第一导电层后，形成主动开关于像素区内，其中所述第一导电层和主动开关的漏极耦合；所述第二导电层和第一电压线耦合；所述第三导电层和第二电压线耦合；
其中，当形成所述第一导电层时，同时形成扫描线于基板上；
其中，当形成所述第二导电层时，同时形成像素电极于基板上；
其中，当形成所述第三导电层时，所述第三导电层的材料是相同于所述主动开关的第一金属层或第二金属层的材料。
其中，在形成所述第三导电层之后，再形成第四导电层于所述第三导电层上，所述第一导电层、所述第二导电层、所述第三导电层及所述第四导电层叠放且间隔设置，所述第二导电层、所述第三导电层及所述第四导电层的材料相同。
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