CN106486484A - 半导体结构及其制造方法 - Google Patents

Abstract

本发明公开了一种半导体结构及其制造方法。此种半导体结构包括一存取装置、一介电层、一势垒层、一第一层间导体、一第一势垒衬层、一第二层间导体、一第二势垒衬层、一存储元件及一顶电极层。存取装置具有二个端子。介电层覆盖存取装置。势垒层设置在介电层上。第一及第二层间导体分别连接至二个端子。第一及第二势垒衬层分别设置在第一及第二层间导体的侧壁上。存储元件设置在第一层间导体上。顶电极层设置在势垒层和存储元件上，并覆盖存储元件。

Description

半导体结构及其制造方法

技术领域

本发明是关于一种半导体结构及其制造方法。本发明特别是关于一种包括势垒结构的半导体结构及其制造方法，该势垒结构特别是氢的势垒结构。

背景技术

可变电阻式存储器(RRAM)是一种类型的非易失性存储器，其提供简单的结构、小的存储单元尺寸、可扩缩性(scalability)、超高速操作、低功率操作、高耐久性(endurance)、好的保持性(retention)、大的开关比、CMOS兼容性、低成本等优点。RRAM的一种类型包括存储元件，例如一金属氧化物层。举例来说，通过施加电脉冲，存储元件的电阻可在二或更多个稳定的电阻范围之间改变。

在CMOS工艺中，一些步骤可能在包括氢气(H-2)的气氛下进行。此外，例如于工艺中的高温步骤期间，一些在所制造的结构中的元件可能会释放氢气。氢气可能不利于存储元件的保持性。

发明内容

考虑到上述情况，在此提供一种半导体结构及其制造方法。该半导体结构特别是包括一势垒结构，尤其是氢的势垒结构。

根据一些实施例，该半导体结构包括一存取装置、一介电层、一势垒层、一第一层间导体、一第一势垒衬层、一第二层间导体、一第二势垒衬层、一存储元件及一顶电极层。存取装置具有二个端子。介电层覆盖存取装置。势垒层设置在介电层上。第一层间导体延伸通过势垒层和介电层。第一层间导体连接至二个端子的其中一者。第一势垒衬层设置在第一层间导体的侧壁上。第一层间导体和介电层通过第一势垒衬层物理上地分离开来。第二层间导体延伸通过势垒层和介电层。第二层间导体连接至二个端子的另一者。第二势垒衬层设置在第二层间导体的侧壁上。第二层间导体和介电层通过第二势垒衬层物理上地分离开来。存储元件设置在第一层间导体上。顶电极层设置在势垒层和存储元件上。顶电极层覆盖存储元件。

根据一些实施例，该制造方法包括下列步骤。提供一初步结构。该初步结构包括一存取装置及覆盖存取装置的一介电层，其中存取装置具有二个端子。形成一势垒层在介电层上。形成二个孔洞通过势垒层和介电层。二个孔洞分别露出二个端子的一部分。分别形成一第一势垒衬层及一第二势垒衬层在二个孔洞的侧壁上。分别形成一第一层间导体及一第二层间导体在二个孔洞中。第一层间导体连接至二个端子的其中一者，第一层间导体和介电层通过第一势垒衬层物理上地分离开来。第二层间导体连接至二个端子的另一者，第二层间导体和介电层通过第二势垒衬层物理上地分离开来。接着，形成一存储元件在第一层间导体上。形成一顶电极层在势垒层和存储元件上，该顶电极层覆盖存储元件。

为了对本发明的上述及其他方面有更佳的了解，下文特举较佳实施例，并配合所附图式，作详细说明如下：

附图说明

图1绘示根据实施例的半导体结构。

图2A～图2J绘示根据实施例的半导体结构的制造方法。

【符号说明】

102：基板

104：存取装置

106：源极/漏极区

108：源极/漏极区

110：栅极电极

112：栅极介电质

114：上层

116：下层

118：轻掺杂漂移区

120：轻掺杂漂移区

122：介电层

124：势垒层

126：第一层间导体

128：第一势垒衬层

130：第二层间导体

132：第二势垒衬层

134：第三层间导体

136：第三势垒衬层

138：存储元件

140：顶电极层

142：金属层

200：初步结构

202：基板

204：晶体管

206：源极/漏极区

208：源极/漏极区

210：栅极电极

212：阱

214：栅极介电质

216：上层

218：下层

220：间隔物

222：轻掺杂漂移区

224：轻掺杂漂移区

226：介电层

228：无边界接触层

230：势垒层

232：硬掩模层

234：孔洞

236：第一势垒衬层

238：第二势垒衬层

240：第三势垒衬层

242：第一层间导体

244：第二层间导体

246：第三层间导体

248：存储元件

250：存储元件

252：顶电极层

254：顶电极层

256：金属层

A：阵列区

P：周边区

具体实施方式

以下将参照图式，说明一种半导体结构及其制造方法。为了描述上的方便，本说明书是专注于包括RRAM装置的半导体结构。然而，本发明并不受限于此。举例来说，以下所描述的势垒结构可用于其他结构中。要注意的是，为了提供清楚的理解，于所附图式中，元件的尺寸可能并未反映其实际尺寸。

图1绘示根据实施例的半导体结构。该半导体结构包括一存取装置104。存取装置104具有二个端子(106及108)。对于RRAM装置来说，存取装置典型地可为晶体管或二极管。在图1中，存取装置104被绘示成一晶体管(例如一NMOS)，其包括二个源极/漏极区106、108及一栅极电极110。更具体地说，半导体结构可包括一基板102，源极/漏极区106、108设置在基板102中，且源极/漏极区106、108即所述的二个端子。栅极电极110设置在基板102上，介于源极/漏极区106、108之间，且栅极电极110和基板102通过晶体管的一栅极介电质112分离开来。根据一实施例，如图1所示，栅极电极110可包括一上层114及一下层116，上层114包括金属硅化物，例如CoSi_x或WSi_x，下层116包括多晶硅。晶体管还可包括二个轻掺杂漂移区118、120。

半导体结构还包括一介电层122。介电层122覆盖存取装置104。举例来说，介电层122设置在基板102和存取装置104上，并覆盖存取装置104。在此，介电层122可用作为一层间介电层。

半导体结构还包括一势垒层124。势垒层124设置在介电层122上。势垒层124可包括具有氢阻挡效果的材料，例如氮化硅(SiN_x)。

半导体结构还包括一第一层间导体126、一第一势垒衬层128、一第二层间导体130及一第二势垒衬层132。第一层间导体126延伸通过势垒层124和介电层122。第一层间导体126连接至二个端子的其中一者(106)。第一势垒衬层128设置在第一层间导体126的侧壁上，其中第一层间导体126和介电层122通过第一势垒衬层128物理上地分离开来。第二层间导体130延伸通过势垒层124和介电层122。第二层间导体130连接至二个端子的另一者(108)。第二势垒衬层132设置在第二层间导体130的侧壁上，其中第二层间导体130和介电层122通过第二势垒衬层132物理上地分离开来。在存取装置104是晶体管的例子中，半导体结构还可包括一第三层间导体134及一第三势垒衬层136。第三层间导体134延伸通过势垒层124和介电层122。第三层间导体134连接至栅极电极110。第三势垒衬层136设置在第三层间导体134的侧壁上，其中第三层间导体134和介电层122通过第三势垒衬层136物理上地分离开来。在此，当描述一个元件「连接至」另一元件时，该元件「电性上连接至、选择性地亦物理上地连接至」该另一元件。第一层间导体126、第二层间导体130及第三层间导体134可包括钨(W)。第一势垒衬层128、第二势垒衬层132及第三势垒衬层136可包括具有氢阻挡效果的材料，例如氮化硅(SiN_x)。

半导体结构还包括一存储元件138及一顶电极层140。存储元件138设置在第一层间导体126上。顶电极层140设置在势垒层124和存储元件138上，且顶电极层140覆盖存储元件138。为了用于RRAM应用，存储元件138可具有可编程电阻(programmable resistance)，且能够用于形成存储元件138的材料包括氧化钨、氧化镍、氧化铝、氧化镁、氧化钴、氧化钛、氧化钛镍、氧化锆及氧化铜等等。存储元件138特别是可包括氧化钨，例如WO₃、W₂O₅、WO₂或具有氧梯度的WO_x。如此一来，半导体结构即包括一RRAM装置，该RRAM装置包括存储元件138，且顶电极层140和第一层间导体126分别提供存储元件138的顶电极和底电极。通过第一层间导体126和存取装置104其中一个端子(106)的连接，存储元件138可受控于存取装置104。在一些实施例中，存储元件138连接至晶体管的漏极区。顶电极层140可包括一导电材料，以提供顶电极。此外，顶电极层140可包括具有氢阻挡效果的材料。根据一些实施例，顶电极层140可包括钛(Ti)、氮化钛(TiN)或氮化钛铝(TiAlN)。根据一实施例，存储元件138可具有约至的厚度，例如举例来说，势垒层124可为约至一般为约至存储元件138可为约至典型地为约顶电极层140可为约至典型地为约至

半导体结构还可包括一金属层142，设置在介电层122上。金属层142连接至顶电极层140、第二层间导体130及第三层间导体134。

半导体结构可包括一阵列区A及一周边区P。上述元件典型地设置在阵列区A中。然而，一般来说，除了存储元件138及顶电极层140之外，其他元件也可以类似方式设置在周边区P中。

根据实施例，第一势垒衬层128、第二势垒衬层132、第三势垒衬层136、势垒层124及顶电极层140可配置为氢的阻挡物。更具体地说，第一势垒衬层128、第二势垒衬层132及第三势垒衬层136分别避免从介电层122至第一层间导体126、第二层间导体130及第三层间导体134的氢扩散。势垒层124及顶电极层140避免从工艺气氛或其他元件至存储元件138的氢扩散。如此一来，即可以避免半导体结构(特别是其存储元件)因氢扩散而导致的劣化。

接下来将说明根据实施例的半导体结构的制造方法。请参照图2A，提供一初步结构200。初步结构200包括一存取装置及覆盖存取装置的一介电层226(例如一层间介电层)。

在一些实施例中，如图2A所示，存取装置可为一晶体管204，例如一NMOS。晶体管204包括二个源极/漏极区206、208及一栅极电极210其中该二个源极/漏极区206、208即所述的二个端子。根据一些实施例，半导体结构可包括一基板202，源极/漏极区206、208形成在基板202中。更具体地说，源极/漏极区206、208可形成在设置于基板202中的一阱212中。栅极电极210形成在基板202上，介于源极/漏极区206、208之间，且栅极电极210和基板202通过晶体管204的一栅极介电质214分离开来。根据一实施例，如图2A所示，栅极电极210可包括一上层216及一下层218，上层216包括金属硅化物，例如CoSi_x或WSi_x，下层218包括多晶硅。晶体管还可包括间隔物220，形成在栅极电极210的侧壁上。晶体管还可包括二个轻掺杂漂移区222、224，分别相邻于源极/漏极区206、208。

要注意的是，初步结构200可包括多个晶体管204，其中一些形成在初步结构200的阵列区A中，而其他的则形成在初步结构200的周边区P。以下的步骤，除非有特别指出，否则都能在阵列区A及周边区P二者中皆进行之。

根据一些实施例，如图2B所示，可选择性地在包括氢气的气氛下进行一个工艺。该工艺可为一N2-H2合金形成工艺。其可用于在形成介电层226之前，形成共形地位于晶体管204之上的一无边界接触层(borderlesscontact layer)228。这样的工艺有利于在触点蚀刻上获得较大的工艺容许范围(process window)。

现在请参照图2C，在提供初步结构200之后，形成一势垒层230在介电层226上。根据一些实施例，势垒层230实质上覆盖阵列区A中的介电层226整体，并选择性地覆盖周边区P中的介电层226整体。势垒层230可包括具有氢阻挡效果的材料，例如但不限于氮化硅(SiNx)。举例来说，势垒层230可在低压下由SiN_x在高于400℃的温度形成，该温度例如是约600℃至700℃。通过这样的高温形成工艺，能够提供氢含量低的势垒层230。根据一实施例，势垒层124可为约至一般为约至在一些实施例中，如图2C所示，可提供一硬掩模层232在势垒层230上。硬掩模层232可由氧化物制成。

请参照图2D，形成多个孔洞234通过硬掩模层232、势垒层230和介电层226。其各自露出源极/漏极区206的一部分(亦即一个端子的一部分)、源极/漏极区208的一部分(亦即另一端子的一部分)或门极电极210的一部分(这是在使用晶体管204的情况下)。

请参照图2E，分别形成多个势垒衬层在该些孔洞234的侧壁上。该些势垒衬层包括一第一势垒衬层236及一第二势垒衬层238。第一势垒衬层236形成在露出源极/漏极区206的一部份的孔洞234的侧壁上。第二势垒衬层238形成在露出源极/漏极区208的一部份的孔洞234的侧壁上。在使用晶体管204的例子中，该些势垒衬层还包括一第三势垒衬层240。第三势垒衬层240形成在露出栅极电极210的一部份的孔洞234的侧壁上。势垒衬层可包括具有氢阻挡效果的材料，例如但不限于氮化硅(SiN_x)。势垒衬层可通过沉积及蚀刻工艺形成。各个势垒衬层可具有约至的厚度，典型地为约

请参照图2F，填充一导电材料至孔洞234中，以形成多个层间导体。该些层间导体包括一第一层间导体242及一第二层间导体244。第一层间导体242连接至源极/漏极区206(亦即二个端子的其中一者)，且第一层间导体242和介电层226通过第一势垒衬层236物理上地分离开来。第二层间导体244连接至源极/漏极区208(亦即二个端子的另一者)，且第二层间导体244和介电层226通过第二势垒衬层238物理上地分离开来。在使用晶体管204的例子中，该些层间导体还包括一第三层间导体246。第三层间导体246连接至栅极电极210，且第三层间导体246和介电层226通过第三势垒衬层240物理上地分离开来。导电材料可包括钨(W)。导电材料还可包括钛(Ti)及氮化钛(TiN)。这个步骤可包括导电材料的沉积和随后的化学机械研磨(CMP)工艺。此外，硬掩模层232也可由该CMP工艺移除。

接着，将形成一存储元件248在第一层间导体242上，并将形成一顶电极层254在势垒层230和存储元件248上，其中顶电极层254覆盖存储元件248。

请参照图2G，分别形成多个存储元件在层间导体上。该些存储元件包括形成在阵列区A中的第一层间导体242上的存储元件248。该些存储元件还包括形成在阵列区A中的其他层间导体上、或周边区P中的层间导体上的其他存储元件250。存储元件可通过氧化层间导体的顶部部分来形成。举例来说，存储元件可由氧化钨形成，其是通过氧化层间导体的钨来形成。氧化工艺可为快速热氧化(RTO)、等离子体氧化或PRP(等离子体-RTO-等离子体)工艺等等。根据一实施例，存储元件可为约10至例如约

请参照图2H，形成一顶电极层252覆盖势垒层230整体和所有的存储元件248、250。在一些实施例中，顶电极层252可共形地形成。顶电极层252可包括具有氢阻挡效果的材料，例如但不限于氮化钛(TiN)或氮化钛铝(TiAlN)。举例来说，顶电极层252可通过物理气相沉积(PVD)由TiN形成。根据一实施例，顶电极层252可为约至典型地为约 至

请参照图2I，移除大部分的顶电极层252，只留下形成在存储元件248上的部份(亦即顶电极层254)。顶电极层254覆盖存储元件248。此外并移除所有露出的存储元件250。这个步骤可例如通过蚀刻工艺来进行。之后，可选择性地进行等离子体清理工艺，以提供与在接下的步骤中形成的金属层256之间的更佳的接口。

如此一来，即提供包括存储元件248的一RRAM装置，且顶电极层254和第一层间导体242分别提供存储元件248的顶电极和底电极。通过和源极/漏极区206的连接，存储元件248可受控于晶体管204。在一些实施例中，源极/漏极区206是晶体管204的漏极区。

请参照图2J，形成一金属层256在介电层226上。金属层256连接至顶电极层254、第二层间导体244及第三层间导体246。金属层256可通过沉积及图案化工艺形成。举例来说，金属层256可为通过PVD形成的Ti/TiN/Al/Ti/TiN五层结构。

上述的步骤可相容于典型的CMOS工艺。在形成金属层256之后，可进行传统的后段(BEOL)工艺。

总而言之，根据此处所述的实施例，提供一势垒结构，特别是氢的势垒结构。势垒衬层避免从介电层至层间导体的氢扩散。势垒层及顶电极层封装存储元件，并因此避免从工艺气氛或其他元件至存储元件的氢扩散。势垒层特别是避免来自设置在较下方的元件(例如介电层)的氢扩散。此外，金属层也可提供氢的阻挡功能。如此一来，即可以避免半导体结构因氢扩散而导致的劣化。特别是可以避免存储元件因氢扩散而导致的劣化。

综上所述，虽然本发明已以较佳实施例揭露如上，然其并非用以限定本发明。本发明所属技术领域中具有通常知识者，在不脱离本发明的精神和范围内，当可作各种的更动与润饰。因此，本发明的保护范围当视随附的权利要求范围所界定的为准。

Claims (10)

1.一种半导体结构，包括：

一存取装置，具有二个端子；

一介电层，覆盖该存取装置；

一势垒层，设置在该介电层上；

一第一层间导体，延伸通过该势垒层和该介电层，该第一层间导体连接至该二个端子的其中一者；

一第一势垒衬层，设置在该第一层间导体的侧壁上，其中该第一层间导体和该介电层通过该第一势垒衬层物理上地分离开来；

一第二层间导体，延伸通过该势垒层和该介电层，该第二层间导体连接至该二个端子的另一者；

一第二势垒衬层，设置在该第二层间导体的侧壁上，其中该第二层间导体和该介电层通过该第二势垒衬层物理上地分离开来；

一存储元件，设置在该第一层间导体上；以及

一顶电极层，设置在该势垒层和该存储元件上，该顶电极层覆盖该存储元件。

2.根据权利要求1所述的半导体结构，其中该第一势垒衬层、该第二势垒衬层、该势垒层及该顶电极层配置为氢的阻挡物。

3.根据权利要求1所述的半导体结构，其中该势垒层包括氮化硅，该第一势垒衬层及该第二势垒衬层包括氮化硅，该顶电极层包括钛、氮化钛或氮化钛铝。

4.根据权利要求1所述的半导体结构，其中该存储元件具有可编程电阻。

5.根据权利要求1所述的半导体结构，其中该存取装置为一晶体管，该晶体管包括二个源极/漏极区及一栅极电极，该二个源极/漏极区为该二个端子。

6.根据权利要求5所述的半导体结构，更包括：

一第三层间导体，延伸通过该势垒层和该介电层，该第三层间导体连接至该栅极电极；以及

一第三势垒衬层，设置在该第三层间导体的侧壁上，其中该第三层间导体和该介电层通过该第三势垒衬层物理上地分离开来。

7.根据权利要求6所述的半导体结构，更包括：

一金属层，设置在该介电层上，该金属层连接至该顶电极层、该第二层间导体及该第三层间导体。

8.根据权利要求1所述的半导体结构，包括一RRAM装置，该RRAM装置包括该存储元件。

9.一种半导体结构的制造方法，包括：

提供一初步结构，该初步结构包括一存取装置及覆盖该存取装置的一介电层，其中该存取装置具有二个端子；

形成一势垒层在该介电层上；

形成二个孔洞通过该势垒层和该介电层，该二个孔洞分别露出该二个端子的一部分；

分别形成一第一势垒衬层及一第二势垒衬层在该二个孔洞的侧壁上；

分别形成一第一层间导体及一第二层间导体在该二个孔洞中，该第一层间导体连接至该二个端子的其中一者，该第一层间导体和该介电层通过该第一势垒衬层物理上地分离开来，该第二层间导体连接至该二个端子的另一者，该第二层间导体和该介电层通过该第二势垒衬层物理上地分离开来；

形成一存储元件在该第一层间导体上；以及

形成一顶电极层在该势垒层和该存储元件上，该顶电极层覆盖该存储元件。

10.根据权利要求9所述的半导体结构的制造方法，更包括：

在形成该势垒层的步骤之前，在包括氢气的气氛下进行一个工艺。