[go: up one dir, main page]

CN106206519B - 包括用于抑制焊桥的电气图案的电气装置 - Google Patents

包括用于抑制焊桥的电气图案的电气装置 Download PDF

Info

Publication number
CN106206519B
CN106206519B CN201610340110.1A CN201610340110A CN106206519B CN 106206519 B CN106206519 B CN 106206519B CN 201610340110 A CN201610340110 A CN 201610340110A CN 106206519 B CN106206519 B CN 106206519B
Authority
CN
China
Prior art keywords
electrical
trace
dummy
pad
mask layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201610340110.1A
Other languages
English (en)
Other versions
CN106206519A (zh
Inventor
史洪宾
李康俊
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of CN106206519A publication Critical patent/CN106206519A/zh
Application granted granted Critical
Publication of CN106206519B publication Critical patent/CN106206519B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3157—Partial encapsulation or coating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49838—Geometry or layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/585—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries comprising conductive layers or plates or strips or rods or rings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/14—Structure, shape, material or disposition of the bump connectors prior to the connecting process of a plurality of bump connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/0212—Auxiliary members for bonding areas, e.g. spacers
    • H01L2224/02122—Auxiliary members for bonding areas, e.g. spacers being formed on the semiconductor or solid-state body
    • H01L2224/02123—Auxiliary members for bonding areas, e.g. spacers being formed on the semiconductor or solid-state body inside the bonding area
    • H01L2224/02135—Flow barrier
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/0212—Auxiliary members for bonding areas, e.g. spacers
    • H01L2224/02122—Auxiliary members for bonding areas, e.g. spacers being formed on the semiconductor or solid-state body
    • H01L2224/02123—Auxiliary members for bonding areas, e.g. spacers being formed on the semiconductor or solid-state body inside the bonding area
    • H01L2224/02145—Shape of the auxiliary member
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/0401—Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05005—Structure
    • H01L2224/05009—Bonding area integrally formed with a via connection of the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05552—Shape in top view
    • H01L2224/05555—Shape in top view being circular or elliptic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/05567—Disposition the external layer being at least partially embedded in the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/05571—Disposition the external layer being disposed in a recess of the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/061—Disposition
    • H01L2224/0612—Layout
    • H01L2224/0613—Square or rectangular array
    • H01L2224/06131—Square or rectangular array being uniform, i.e. having a uniform pitch across the array
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/061—Disposition
    • H01L2224/0612—Layout
    • H01L2224/0615—Mirror array, i.e. array having only a reflection symmetry, i.e. bilateral symmetry
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods
    • H01L2224/113—Manufacturing methods by local deposition of the material of the bump connector
    • H01L2224/1131—Manufacturing methods by local deposition of the material of the bump connector in liquid form
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods
    • H01L2224/118—Post-treatment of the bump connector
    • H01L2224/11848—Thermal treatments, e.g. annealing, controlled cooling
    • H01L2224/11849—Reflowing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/1301—Shape
    • H01L2224/13012—Shape in top view
    • H01L2224/13014—Shape in top view being circular or elliptic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/1302—Disposition
    • H01L2224/13022—Disposition the bump connector being at least partially embedded in the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/1302—Disposition
    • H01L2224/13026—Disposition relative to the bonding area, e.g. bond pad, of the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/1302—Disposition
    • H01L2224/13026—Disposition relative to the bonding area, e.g. bond pad, of the semiconductor or solid-state body
    • H01L2224/13027—Disposition relative to the bonding area, e.g. bond pad, of the semiconductor or solid-state body the bump connector being offset with respect to the bonding area, e.g. bond pad
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/14—Structure, shape, material or disposition of the bump connectors prior to the connecting process of a plurality of bump connectors
    • H01L2224/141—Disposition
    • H01L2224/1412—Layout
    • H01L2224/1413—Square or rectangular array
    • H01L2224/14131—Square or rectangular array being uniform, i.e. having a uniform pitch across the array
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/11—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/35—Mechanical effects
    • H01L2924/351—Thermal stress
    • H01L2924/3511—Warping
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/38—Effects and problems related to the device integration
    • H01L2924/384—Bump effects
    • H01L2924/3841—Solder bridging

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Geometry (AREA)
  • Electric Connection Of Electric Components To Printed Circuits (AREA)

Abstract

提供了一种电气装置，所述电气装置可以包括布置在基底上的多个电气图案。每个电气图案可以包括：焊盘，用于与焊球连接；电气轨迹，从焊盘的一部分侧向地延伸，以允许电信号从焊盘传输或传输到焊盘；第一哑轨迹，从焊盘的另一部分侧向地延伸；第一连接线，将第一哑轨迹连接到电气轨迹。第一哑轨迹可以设置在从将焊盘连接到电气轨迹的直线偏离的位置处。

Description

包括用于抑制焊桥的电气图案的电气装置
本专利申请要求于2015年5月29日在韩国知识产权局提交的第10-2015-0076456号韩国专利申请的优先权，通过引用将该韩国专利申请的全部内容包含于此。
技术领域
本公开的实施例涉及一种电气装置，具体来说，涉及一种包括能够抑制焊桥的电气图案的电气装置。
背景技术
焊球被用作用于从电气装置传输电信号或将电信号传输到电气装置的电流通路的部分，所述电气装置诸如半导体芯片或半导体封装件。在用于形成焊球的焊接工艺期间，焊接材料的流动会在焊球之间产生电桥。开发出能够抑制焊球之间的桥的电气图案是有帮助的。
发明内容
根据本公开的实施例提供了一种包括能够抑制焊桥问题的电气图案的电气装置。
在一些示例性实施例中，本公开涉及一种电气装置，所述电气装置包括：多个电气图案，布置在基底上，每个电气图案包括：焊盘，用于与焊球连接；电气轨迹，从焊盘的第一部分侧向地延伸，并被构造为与焊盘通信电信号；第一哑轨迹，从焊盘的第二部分侧向地延伸；第一连接线，形成在第一哑轨迹与电气轨迹之间，并被构造为在第一哑轨迹与电气轨迹之间通信电信号，其中，第一哑轨迹从将焊盘连接到电气轨迹的直线偏离。
在一些方面，本公开还可以包括：其中，第一哑轨迹沿第一方向从焊盘延伸，电气轨迹沿与第一方向形成直角的第二方向从焊盘延伸。
在一些方面，本公开还可以包括：其中，所述多个电气图案中的每个还包括从焊盘的第三部分侧向地延伸的第二哑轨迹。
在一些方面，本公开还可以包括：其中，第二哑轨迹沿第一线从焊盘延伸，其中，电气轨迹沿第一线延伸，其中，焊盘设置在第二哑轨迹与电气轨迹之间。
在一些方面，本公开还可以包括：其中，所述多个电气图案中的每个还包括被构造为将第二哑轨迹电连接到电气轨迹的第二连接线。
在一些方面，本公开还可以包括：其中，第二哑轨迹和第一哑轨迹从焊盘沿彼此成直角的方向延伸。
在一些方面，本公开还可以包括：焊接掩模层，设置在基底上，覆盖每个电气图案的一部分，并包括暴露焊盘的开口，其中，焊接掩模层还包括：第一掩模层，覆盖电气轨迹和第一哑轨迹；第二掩模层，与电气轨迹和第一哑轨迹分隔开，其中，第一掩模层具有位于比第二掩模层的表面高的水平处的表面。
在一些方面，本公开还可以包括：其中，焊球具有朝向第二掩模层的表面延伸的形状。
在一些方面，本公开还可以包括：其中，所述多个电气图案中的相邻的一对按照其电气轨迹彼此面对并形成对称布置的方式设置。
在一些方面，本公开还可以包括：其中，所述多个电气图案中的相邻的一对按照其第一哑轨迹向相反的方向延伸的方式设置。
在一些示例性实施例中，本公开涉及一种电气装置，所述电气装置包括：多个电气图案，设置在基底上；焊接掩模层，设置在基底上，覆盖所述多个电气图案，并包括多个分别暴露所述多个电气图案中的每个的一部分的开口，其中，所述多个电气图案中的第一电气图案包括：焊盘，被开口暴露，并被构造为连接到焊球；电气轨迹，从焊盘的第一部分侧向地延伸，并被构造为与焊盘通信电信号；第一哑轨迹，从焊盘的第二部分侧向地延伸；第一连接线，形成在第一哑轨迹与电气轨迹之间，并被构造为在第一哑轨迹与电气轨迹之间通信电信号，其中，第一哑轨迹与电气轨迹成直角地连接到焊盘。
在一些方面，本公开还可以包括：其中，第一电气图案的电气轨迹沿面对所述多个电气图案的第二电气图案的电气轨迹的方向延伸。
在一些方面，本公开还可以包括：其中，第一电气图案的第一哑轨迹沿与所述多个电气图案的第二电气图案的第一哑轨迹相反的方向延伸。
在一些方面，本公开还可以包括：其中，焊接掩模层包括：第一掩模层，形成为覆盖电气轨迹和第一哑轨迹；第二掩模层，形成为覆盖焊盘的一部分，并与电气轨迹和第一哑轨迹分隔开，其中，第一掩模层具有比第二掩模层高的表面。
在一些方面，本公开还可以包括：其中，每个电气图案还包括：第二哑轨迹，从焊盘的第三部分侧向地延伸，其中，第二哑轨迹与电气轨迹相对地设置，焊盘设置在第二哑轨迹和电气轨迹之间，并且第二哑轨迹被构造为连接到焊盘，以与第一哑轨迹形成直角。
在一些方面，本公开还可以包括：其中，第一电气图案还包括：第二连接线，被构造为将第一哑轨迹电连接到第二哑轨迹。
在一些方面，本公开还可以包括：其中，第一电气图案还包括：第三哑轨迹，从焊盘的第四部分侧向地延伸，其中，第三哑轨迹与第一哑轨迹相对地设置，焊盘设置在第三哑轨迹和第一哑轨迹之间，并且第三哑轨迹被构造为连接到焊盘，以与电气轨迹和第二哑轨迹中的每个形成直角。
在一些方面，本公开还可以包括：其中，第一电气图案还包括：第二连接线、第三连接线和第四连接线中的至少一个，第二连接线被构造为将第一哑轨迹电连接到第二哑轨迹，第三连接线被构造为将第二哑轨迹电连接到第三哑轨迹，第四连接线被构造为将第三哑轨迹电连接到电气轨迹。
在一些示例性实施例中，本公开涉及一种电气装置，所述电气装置包括：多个电气图案，按行和列布置在基底上，每个电气图案包括：焊盘，用于与焊球连接，其中，相对于俯视图，焊球具有沿与行和列成锐角的方向延伸的形状；电气轨迹，从焊盘的第一部分侧向地延伸，并被构造为与焊盘通信电信号；第一哑轨迹，从焊盘的第二部分侧向地延伸；第一连接线，形成在第一哑轨迹与电气轨迹之间，并被构造为在第一哑轨迹与电气轨迹之间通信电信号；第二哑轨迹，从焊盘的第三部分侧向地延伸；第二连接线，从第二哑轨迹延伸。
在一些方面，本公开还可以包括：其中，第二连接线形成在第二哑轨迹与电气轨迹之间，并在第二哑轨迹与电气轨迹之间通信电信号。
在一些方面，本公开还可以包括：其中，第二连接线形成在第二哑轨迹与第一哑轨迹之间，并在第二哑轨迹与第一哑轨迹之间通信电信号。
根据公开的构思的一些方面，一种具有电气图案的电气装置可以按照焊接材料可以流动到特定的方向的方式被配置，使得防止电气图案之间的桥现象。
根据公开的构思的其他方面，哑轨迹可以设置在焊垫的侧面处，这可以允许焊接材料向期望的方向流动。
根据公开的构思的示例实施例，一种电气装置可以包括布置在基底上的多个电气图案。每个电气图案可以包括：焊盘，用于与焊球连接；电气轨迹，从焊盘的一部分侧向地延伸，以允许电信号从焊盘传输或传输到焊盘；第一哑轨迹，从焊盘的另一部分侧向地延伸；第一连接线，将第一哑轨迹连接到电气轨迹。第一哑轨迹可以设置在从将焊盘连接到电气轨迹的直线偏离的位置处。
在一些实施例中，第一哑轨迹和电气轨迹可以连接到焊盘为形成直角。
在一些实施例中，每个电气图案还可以包括从焊盘的又一部分侧向地延伸的第二哑轨迹。
在一些实施例中，第二哑轨迹可以设置在面对电气轨迹的直线上，并且焊盘设置在其间。
在一些实施例中，每个电气图案还可以包括将第二哑轨迹电连接到电气轨迹的第二连接线。
在一些实施例中，第二哑轨迹可以设置为与第一哑轨迹形成直角。
在一些实施例中，所述电气装置还可以包括设置在基底上以覆盖每个电气图案的一部分并具有暴露焊盘的开口的焊接掩模层。焊接掩模层可以包括：第一掩模层，覆盖电气轨迹和第一哑轨迹；第二掩模层，与电气轨迹和第一哑轨迹分隔开。第一掩模层具有位于比第二掩模层的表面高的水平处的表面。
在一些实施例中，焊球可以具有朝向第二掩模层的表面而不是朝向第一掩模层的表面延伸的形状。
在一些实施例中，电气图案中的相邻的一对可以按照其电气轨迹彼此面对并形成对称布置的方式设置。
在一些实施例中，电气图案中的相邻的一对按照其第一哑轨迹向相反的方向延伸的方式设置。
根据特定示例实施例，一种电气装置可以包括：多个电气图案，设置在基底上；焊接掩模层，设置在基底上以覆盖电气图案，并具有多个分别暴露每个电气图案的一部分的开口。每个电气图案可以包括：焊盘，被开口暴露，并连接到焊球；电气轨迹，从焊盘的一部分侧向地延伸以允许电信号从焊盘传输或传输到焊盘；第一哑轨迹，从焊盘的另一部分侧向地延伸；第一连接线，将第一哑轨迹连接到电气轨迹。第一哑轨迹可以连接到焊盘，以与电气轨迹形成直角。
在一些实施例中，电气图案可以按照其电气轨迹彼此面对并形成对称布置的方式设置。
在一些实施例中，电气图案可以按照其第一哑轨迹沿相反的方向延伸的方式设置。
在一些实施例中，焊接掩模层可以包括：第一掩模层，设置为覆盖电气轨迹和第一哑轨迹；第二掩模层，设置为覆盖焊盘的一部分，并与电气轨迹和第一哑轨迹分隔开。第一掩模层可以具有比第二掩模层高的表面。
在一些实施例中，每个电气图案还可以包括：从焊盘的又一部分侧向地延伸的第二哑轨迹。第二哑轨迹可以设置为与电气轨迹面对，焊盘设置在其间，并且第二哑轨迹可以连接到焊盘，以与第一哑轨迹形成直角。
在一些实施例中，每个电气图案还可以包括将第一哑轨迹连接到第二哑轨迹的第二连接线。
在一些实施例中，每个电气图案还可以包括从焊盘的再一部分侧向地延伸的第三哑轨迹。第三哑轨迹可以设置为面对第一哑轨迹，焊盘设置在其间，并且第三哑轨迹连接到焊盘，以与电气轨迹和第二哑轨迹中的每个形成直角。
在一些实施例中，每个电气图案还可以包括第二连接线、第三连接线和第四连接线中的至少一个，第二连接线将第一哑轨迹连接到第二哑轨迹，第三连接线将第二哑轨迹连接到第三哑轨迹，第四连接线将第三哑轨迹连接到电气轨迹。
在一些实施例中，电气图案可以规则地或随机地布置在基底上。
在一些实施例中，电气图案可以局部地布置在基底上。
附图说明
通过下面结合附图的简要描述，将更清楚地理解示例实施例。如在这里描述的，附图表示非限制性的示例实施例。
图1A是示出根据特定示例实施例的电气装置的平面图；
图1B和图1C是示出根据特定示例实施例的设置在电气装置中的电气图案的平面图；
图1D是示出根据特定示例实施例的设置在电气装置中的电气图案的布置的平面图；
图2是示出根据特定示例实施例的图1A的一部分的平面图；
图3A是根据特定示例实施例的沿着图2的线X-O-Y截取的剖视图；
图3B是根据特定示例实施例的沿着图2的线X-O-Z截取的剖视图；
图4A是示出根据特定示例性实施例的图3A的公开的变型的剖视图；
图4B是示出根据特定示例性实施例的图3B的公开的变型的剖视图；
图5是示出图1A的示例性实施例的一部分的平面图；
图6A是根据特定示例性实施例的沿着图5的线X-O-Y截取的剖视图；
图6B是根据特定示例性实施例的沿着图5的线X-O-Z截取的剖视图；
图7A是示出根据特定示例实施例的电气装置的平面图；
图7B是示出根据特定示例实施例的电气装置中设置的电气图案的平面图；
图7C是示出根据特定示例实施例的电气装置中设置的电气图案的布置的平面图；
图7D是示出根据特定示例实施例的图7B的公开的变型的平面图；
图8A是示出根据特定示例实施例的电气装置的平面图；
图8B是示出根据特定示例实施例的电气装置中设置的电气图案的布置的平面图；
图9A是示出根据特定示例实施例的电气装置的平面图；
图9B是示出根据特定示例实施例的电气装置中设置的电气图案的平面图；
图9C是示出根据特定示例实施例的电气装置中设置的电气图案的布置的平面图；
图9D是示出根据特定示例实施例的图9B的公开的变型的平面图；
图10A至图10G是沿着图2的示例性实施例的线X-O-Y截取的剖视图，以示出根据特定示例实施例的形成焊接掩模层的方法；以及
图11A至图11C是示出根据特定示例实施例的使用电气图案的布置的半导体装置的剖视图。
应注意到的是，这些图意图示出特定示例实施例中采用的方法、结构和/或材料的一般特性，并补充下面提供的文字描述。然而，这些图未按比例缩放并可能未精确地反应任何给出的实施例的精确的结构特性或性能特性，并且不应被解释为限定或限制示例实施例包含的数值范围或性质。例如，为了清晰起见，可以减小或夸大分子、层、区域和/或结构元件的相对厚度和定位。各种图中的相似的或相同的附图标记的使用意图指示存在相似的或相同的元件或特征。
具体实施方式
现在将参照附图更充分地描述示例实施例，在附图中示出示例实施例。然而，示例实施例可以以许多不同的形式实施，而不应该被解释为限于在这里示出的实施例。在附图中，为了清晰夸大了层和区域的厚度。除非另外指明，否则附图中同样的附图标记表示同样的元件，因此将省略它们的描述。
将理解的是，当元件被称为“连接”或“结合”到另一元件，该元件可以直接连接到或结合到所述另一元件，或者可以存在中间元件。相反，当元件被称为“直接连接”或“直接结合”到另一元件时，不存在中间元件。如在这里使用的，术语“和/或”包括相关列出的项中的一个或更多个的任意和全部组合。应以同样的方式来解释其他用来描述元件或层之间的关系的词语(例如，“在……之间”相对于“直接在……之间”，“相邻的”相对于“直接相邻的”，“在……上”相对于“直接在……上”)。
将理解的是，虽然在这里可以使用术语“第一”、“第二”等来描述各种元件、组件、区域、层和/或部分，但是这些元件、组件、区域、层和/或部分不应受限于这些术语。这些术语仅用来将一个元件、组件、区域、层或部分与另一元件、组件、区域、层或部分区分开来。因此，在不脱离示例实施例的教导的情况下，下面讨论的第一元件、第一组件、第一区域、第一层或第一部分可以命名为第二元件、第二组件、第二区域、第二层或第二部分。
为了易于描述，在这里可以使用诸如“在……之下”、“在……下方”、“下”、“在……上方”、“上”等空间相对术语来描述如在附图中所示出的一个元件或特征与另外的元件或特征的关系。将理解的是，空间相对术语意图包括除了在附图中描述的方位之外的装置在使用或操作中的不同方位。例如，如果翻转附图中的装置，那么描述为“在”另一/其他元件或特征“下方”、“之下”或“下面”的元件或特征将随后定位为“在”另一/其他元件或特征“上方”或“顶上”。因此，示例性术语“在……下方”、“在……之下”或“在……下面”可以包括“在……上方”和“在…下方”两种方位。所述装置可以被另外定位(旋转90度或在其他方位)，并相应地解释在这里使用的空间相对描述语。此外，如在这里使用的，诸如“在……上方”和“在……下方”的这些空间相对术语具有他们的普通广义的含义—例如，即使当向下看元件A和元件B时，他们之间没有叠置，元件A也可以在元件B上方(正如即使未直接在上方，天空中的某物也通常在地面上的某物上方)。另外，还将理解的是，当层被称为“在”两层“之间”时，该层可以是这两层之间的唯一层，或者也可以存在一个或更多个中间层。
如在这里使用的，诸如“相同的”、“平面的”或“共平面的”的术语在指方位、布局、位置、形状、尺寸、量或其他测量指标时无需意指完全相同的方位、布局、位置、形状、尺寸、量或其他测量指标，但意图包括在可能出现的(例如，由于制造工艺导致的)可接受的变化内的接近相同的方位、布局、位置、形状、尺寸、量或其他测量指标。可以在这里使用术语“基本上”来反映这种意思。
将参照作为理想示例性视图的剖视图和/或平面图描述示例性实施例。为了附图中的技术内容的有效描述，夸大层和区域的厚度。实施例的形式会受制造技术和/或公差的修改。因此，公开的实施例不意图限于示出的具体形式，并可以包括根据制造工艺产生的形式的修改。例如，以直角示出的蚀刻区域可以是圆的或具有预定的曲率。因此，附图中示出的区域具有概述的性质，区域的形状是装置的区域的示出的特殊形式，而不意图限于公开的实施例的范围。
在这里使用的术语仅是为了描述具体实施例的目的，而不意图限于示例性实施例。如在这里使用的，除非上下文另外明确指出，否则单数形式“一个(种)”和“所述(该)”也意图包括复数形式。还将理解的是，术语“包括”、“包含”如果在这里使用，则说明存在所述的特征、整体、步骤、操作、元件、组件和/或组，但不排除存在或添加一个或更多个其他特征、整体、步骤、操作、元件、组件和/或组。另外，除非上下文另外指出，否则以特定顺序描述的步骤不必须以那个顺序发生。
将理解的是，当元件或层被称为“在”另一元件或层“上”，“连接到”或“结合到”另一元件或层或者“与”另一元件或层“相邻”时，该元件或层可以直接在另一元件或层上，直接连接到或直接结合到另一元件或层或者与另一元件或层直接相邻，或者可以存在中间元件或中间层。相反，当元件被称为“直接在”另一元件或层“上”，“直接连接到”或“直接结合到”另一元件或层或者“直接与”另一元件或层“相邻”或者被称为“与”另一元件或层“接触”时，不存在中间元件或中间层。
除非另外定义，否则在此使用的所有术语(包括技术术语和科学术语)具有与示例实施例所属领域的普通技术人员通常所理解的相同的意思。还将理解的是，除非在此明确定义，否则术语，诸如在通用的字典中定义的术语，应被解释为具有与它们在相关领域的环境中的意思一致的意思，而将不以理想的或过于形式化的意思来解释。
图1A是示出根据特定示例实施例的电气装置的平面图。图1B和图1C是示出根据特定示例实施例的电气装置中设置的电气图案的平面图。图1D是示出根据特定示例实施例的电气装置中设置的电气图案的布置的平面图。
参照图1A，电气装置1可以包括形成在基底90上的多个电气图案100。基底90可以包括硅晶片、模块基底、印刷电路板等。电气图案100可以是焊球190连接到其的键合焊盘。焊球190可以是在芯片封装件与印刷电路板(PCB)之间提供接触的焊料的小球体。虽然特定实施例将焊料190描述为球，但将理解的是，提到“球”不需要任何特定的几何形状(例如，球形)。电气图案100可以规则地或随机地布置在基底90上。电气图案100可以布置在基底90的整个区域上或局部区域上。在这个示例中，电气图案100被规则地分隔开(例如，以相同的间距)，以形成分别沿X方向和Y方向延伸的行和列。电气图案100遍布具有沿电气图案阵列的行方向和列方向(这里沿X方向和Y方向)延伸的边界的矩形区域(可以是正方形)而形成。因为焊球190用电气图案100形成，所以焊球190的组以相同的间距形成球栅阵列，因此省略了如在这里描述的电气图案100的行方向和列方向以及重复的描述。
参照图1B，电气图案100可以包括焊盘110、电气轨迹(trace)120和第一哑轨迹130。电气轨迹120可以在焊盘110与导电端子(诸如芯片焊盘、封装件焊盘、焊球、穿过基底通孔-未示出)之间延伸，以作为在电气装置1的半导体器件与电气装置1的外部源和/或电气装置1的另一半导体器件之间传输电信号的部分在焊盘110与导电端子之间传输电信号(例如，电源或信息信号，诸如数据信号、地址信号或命令信号)。除了可能连接到电气轨迹120(例如，凭借第一连接线165)之外，第一哑轨迹130不可被用来在焊盘110与另一器件之间传输电信号。第一哑轨迹130可以直接连接到的仅有的导电元件可以包括将第一哑轨迹130连接到电气轨迹120的焊盘110和连接线。在一些示例中，焊盘110可以是第一哑轨迹130直接连接到的仅有的导电元件。焊球190可以连接到焊盘110。焊球190可以通过焊接工艺连接到焊盘110。电气轨迹120可以从焊盘110的一部分侧向延伸并可以允许(通过实线箭头描绘的)电信号从焊盘110传输或传输到焊盘110。第一哑轨迹130可以从焊盘110的另一部分侧向延伸。在示例实施例中，电气轨迹120可以设置为与第一哑轨迹130基本垂直。例如，如在图1B的示例中所示出的，电气轨迹120可以沿第一方向(例如，与Y方向相反)延伸，而第一哑轨迹130可以沿第二方向(例如，X方向)延伸，因此，轨迹120和130可以形成为直角。
在一些实施例中，电气轨迹120和第一哑轨迹130可以通过第一连接线165彼此电连接。因此，如图1C所示，如果电气轨迹120与焊盘110断开或者电分隔开，那么(通过虚线箭头描绘的)电信号可以通过第一连接线165和第一哑轨迹130从电气轨迹120传输到焊盘110。
图1D示出了例如图1A的电气装置1的两个相邻的电气图案100(即，相邻的一对电气图案100)。参照图1D，相邻的成对电气图案100中的至少一对可以布置为具有对称性(例如，旋转对称性或点对称性)。例如，相邻的一对电气图案100可以按照这样的方式来设置，即，每个电气图案100的电气轨迹120彼此面对，但是电气图案100的第一哑轨迹130定位为沿相反的方向延伸(例如，相对于各个第一哑轨迹130连接到的相应的焊盘110的Y方向或与Y方向相反)。相邻的一对电气图案100的电气轨迹120可以沿共轴(例如，X轴)延伸，而相邻的一对电气图案100的一个第一哑轨迹130可以沿第二方向(例如，Y方向)延伸，相邻的一对电气图案100的另一第一哑轨迹130可以在沿着X轴的不同点处与第二方向相反地(例如，与Y方向相反地)延伸。
在焊盘110具有圆形形状的示例中，第一哑轨迹130在X方向上的宽度W可以比焊盘110的直径D的大约20％大。在一些实施例中，宽度W可以在0.2*D与0.8*D之间。第一哑轨迹130在Y方向上的长度L可以比相邻的一对焊盘110之间的空间G的大约20％大。在一些实施例中，长度L可以在0.2*G与0.8*G之间。电气轨迹120的宽度(即，在图1D中的竖直方向上的尺寸)可以与第一哑轨迹130在X方向上的宽度W相同或相似。电气轨迹120的长度(即，在图1D中的水平方向上的尺寸)可以与第一哑轨迹130的(在Y方向上的)长度L相同或相似。
图2是示出根据特定示例性实施例的图1A的一部分的平面图。图3A是沿图2的线X-O-Y截取的剖视图。图3B是沿图2的线X-O-Z截取的剖视图。图4A是示出图3A中示出的示例性实施例的变型的剖视图。图4B是示出图3B中示出的示例性实施例的变型的剖视图。
参照图2，焊接掩模层180可以形成在电气图案100(通过虚线示出)上，以限定用于与焊球连接的位置。焊接掩模层180可以包括其面积比焊盘110的面积小的开口181。因此，开口181可以形成为暴露焊盘110的一部分，而不允许电气轨迹120和第一哑轨迹130中的任何一个被暴露。如图2所示，开口181可以以焊盘110上中心点O处为中心。
参照图3A和图3B，焊接掩模层180可以具有位于不同水平处或不同相对表面高度处的上表面180sa和180sb。例如，焊接掩模层180可以包括不覆盖第一哑轨迹130(如图3A所示)和电气轨迹120(如图3B所示)并具有第一表面180sa的第一部分，焊接掩模层180可以包括覆盖第一哑轨迹130(如图3A所示)和电气轨迹120(如图3B所示)并具有第二表面180sb的第二部分。在图3A和图3B中示出的实施例中，第二表面180sb可以位于比第一表面180sa高的水平处。由于第一表面180sa与第二表面180sb之间的水平或相对表面高度的不同，当执行焊接工艺时，液体焊接材料会从第二表面180sb朝向焊接掩模层180的第一表面180sa流动(例如，朝向与线O-X平行的方向F)。结果，焊球190可以具有朝向方向F地或与线O-X平行地延伸的形状。相对于俯视图，由于液体焊接材料从相对高的第二表面180sb到相对低的第一表面180sa的重力流动，焊球190的边界形状可以从圆形形状改变为椭圆形形状或其他延伸形状。相对于俯视图(如在图1A和图1B中所示)，焊球190可以因此具有比它的宽度大的长度。将参照图10A至图10G描述形成具有表面180sa和180sb的焊接掩模层180的示例性方法。
如在图1A和图1B中所示，例如，焊球190可以具有朝向未形成电气轨迹120和第一哑轨迹130的区域延伸的形状(例如，沿图2的线O-X的方向)。如图1A所示，焊球190可以与X方向和Y方向成锐角延伸，诸如在与X方向和/或Y方向成30度至60度之间(在该示例中，与X方向和Y方向两者成大约45度)。因为如前参照图1D所描述，电气图案100中的相邻的电气图案可以按照旋转对称的方式布置，所以如图1A所示，焊球190可以具有倾斜延伸的形状。因此，可以抑制或防止相邻的电气图案100的焊球190之间的桥。如在这里使用的，术语“桥”和“焊桥”表示作为之前分开的焊接材料由于例如液体焊接材料的流动而彼此太靠近或接近的结果，会出现在相邻的焊球190之间的电短路的现象。
在一些实施例中，如图4A和图4B所示，例如，焊接掩模层180可以包括形成在焊盘110的边缘上并与第一哑轨迹130和电气轨迹120分隔开的突起180p。突起180p可以具有顶表面，所述顶表面的水平比第一表面180sa的水平高并与第二表面180sb的水平基本相同或相似。在一些实施例中，突起180p可以在高度上从它的顶表面逐渐降低到较低的第一表面180sa。例如，突起180p可以从与第二表面180sb的水平相似的水平过渡为第一表面180sa的水平。当与焊接掩模层180的覆盖第一哑轨迹130或电气轨迹120的部分比较时，突起180p可以具有较小的长度或面积，因此，液体焊接材料将朝向与线O-X平行的方向F流动是很可能的。突起180p的尺寸或面积可以是使得焊球190在具有圆形形状或球形形状时可以达到突起180p的边缘或与突起180p叠置。因此，如图1B所示，焊球190可以具有朝向未形成电气轨迹120和第一哑轨迹130的区域延伸的形状。例如，由于液体焊接材料从突起180p的相对高的表面到相对低的第一表面180sa的重力流动，焊球190的形状可以从圆形形状或球形形状改变为椭圆形形状或延伸形状。
图5是示出根据特定示例实施例的图1A的一部分的平面图。图6A是沿着图5的示例性实施例的线X-O-Y截取的剖视图，图6B是沿着图5的示例性实施例的线X-O-Z截取的剖视图。
参照图5，焊接掩模层180可以形成在电气图案100上，以限定用于与焊球连接的区域。焊接掩模层180可以具有其面积比焊盘110的面积大的开口182。开口182可以形成为完全地暴露焊盘110并部分地暴露电气轨迹120和第一哑轨迹130。在一些实施例中，开口182可以形成为部分地暴露电气轨迹120和第一哑轨迹130的相同或相似的面积尺寸。如图5所示，开口182可以在焊盘110上以中心点O处为中心。
参照图6A和图6B，焊接掩模层180的可以定位为与第一哑轨迹130和电气轨迹120远离或分隔开的第一表面180sa可以具有比焊接掩模层180的可以覆盖第一哑轨迹130和电气轨迹120的第二表面180sb低的水平。例如，在图6A和图6B中示出的实施例中，第二表面180sb可以位于比第一表面180sa的竖直表面水平相对高的竖直表面水平处。因为开口182具有比焊盘110大的面积，所以焊接掩模层180可以在靠近第一表面180sa处与焊盘110分隔开，以在焊盘110与焊接掩模层180之间形成空的空间或间隙184。例如，因为开口182的尺寸是比焊盘110大的面积，所以在焊盘110与焊接掩模层180之间可以有间隙184。因此，当执行焊接工艺时，液体焊接材料将朝向与线O-X平行的方向F流动是很可能的。例如，相对于俯视图，由于液体焊接材料从相对高的第二表面180sb到相对低的第一表面180sa的重力流动以及来自由间隙184引起的重力，焊球190的边界形状可以从圆形形状改变为椭圆形形状或延伸形状。
因此，如在图1A和图1B中所示，例如，焊球190可以具有朝向未形成电气轨迹120和第一哑轨迹130的区域(即，沿图5的线O-X的方向)延伸的形状。焊接掩模层180可以通过与参照图10A至图10G所描述的相同或相似的工艺形成。
图7A是示出根据特定示例实施例的电气装置的平面图。图7B是示出根据特定示例实施例的电气装置中设置的电气图案的平面图。图7C是示出根据特定示例实施例的电气装置中设置的电气图案的布置的平面图。图7D是示出图7B中所示的示例实施例的变型的平面图。
参照图7A，电气装置2可以包括在基底90上规则地或随机地布置的多个电气图案200。在图7A的示例中，多个电气图案200按行和列布置，分别沿X方向和Y方向延伸。每个电气图案200可以是焊球190连接到其的键合焊盘。电气图案200可以规则地布置为遍布基底90的整个区域或局部区域。这样的区域可以是矩形的(包括正方形)并可以具有沿X方向延伸的上边界和下边界(针对图7A)以及沿Y方向延伸的右边界和左边界(针对图7A)。
参照图7B，电气图案200可以包括焊球190连接到其的焊盘110、从焊盘110的一部分沿第一方向(例如，X方向)侧向延伸的电气轨迹120和从焊盘110的另一部分沿第二方向和第三方向(例如，与Y方向相反和与X方向相反)侧向延伸的两个哑轨迹130和140。电气轨迹120可以设置为分别与哑轨迹130和140垂直并从而形成直角。例如，如图7B的示例所示，电气轨迹120可以沿第一方向(例如，X方向)延伸，第一哑轨迹130可以沿第二方向(例如，与Y方向相反)延伸，第二哑轨迹140可以沿第三方向(例如，与X方向相反)延伸。电气轨迹120与第一哑轨迹130可以通过第一连接线165彼此电连接。因此，如果电气轨迹120与焊盘110断开或电分隔开，那么电信号可以通过第一连接线165和第一哑轨迹130从电气轨迹120传输到焊盘110。
当在诸如图7A至图7D中公开的内容的实施例中执行焊接工艺时，液化的焊球将朝向未设置电气轨迹120与哑轨迹130和140的区域(例如，Y方向)流动是很可能的。因此，如图7A所示，可以能够防止或减小在焊球190之间形成桥的风险。
图7C示出例如图7A的电气装置2的两个相邻的电气图案200(即，相邻的一对电气图案200)。参照图7C，相邻的成对电气图案200中的至少一对可以布置为具有对称性(例如，镜面对称性)。例如，在相邻的一对电气图案200中，每个电气图案200的电气轨迹120可以沿着共轴(例如，X轴)设置为彼此面对或成镜像，电气图案200的第一哑轨迹130可以定位为朝向下的方向(例如，与Y方向相反)，电气图案200的第二哑轨迹140可以定位为分别朝向左和右的方向(例如，分别为与X方向相反和X方向)。例如，相邻的一对电气图案200的电气轨迹120可以沿相反的方向延伸并可以彼此面对(例如，X方向和与X方向相反)，相邻的一对电气图案200的第一哑轨迹130可以沿第二方向延伸(例如，与Y方向相反)，相邻的一对电气图案200的第二哑轨迹140可以沿相反方向延伸并可以彼此背对(例如，X方向和与X方向相反)。
参照图7D，每个电气图案200还可以包括将第一哑轨迹130电连接到第二哑轨迹140的第二连接线175。因此，即使电气轨迹120存在故障，第一哑轨迹130和第二哑轨迹140中的至少一个也可以用作电气轨迹。例如，如果电气轨迹120与焊盘110断开或者电分隔开，那么电信号可以通过第一哑轨迹130经由第一连接线165或者通过第二哑轨迹140经由第二连接线175从电气轨迹120传输到焊盘110。
图8A是示出根据特定示例实施例的电气装置的平面图。图8B是示出根据特定示例实施例的电气装置中设置的电气图案的布置的平面图。
参照图8A和图8B，电气装置3可以包括可以在基底90上规则地或随机地布置的多个电气图案200，例如如图8A所示。在图8A的示例中，电气图案200按行和列规则地间隔开，分别沿X方向和Y方向延伸，遍布具有沿X方向和Y方向延伸的边界的矩形区域(如示出的)。图8A和图8B示出两个相邻的电气图案200(即，相邻的一对电气图案200)。相邻的每对电气图案200可以布置为具有对称性(例如，旋转对称性或点对称性)。例如，在相邻的一对电气图案200中，每个电气图案200的电气轨迹120可以沿着共轴(例如，X轴)设置为彼此面对或成镜像，第一哑轨迹130可以定位为分别朝向上和下的方向(例如，分别为Y方向和与Y方向相反)，第二哑轨迹140可以定位为分别朝向左和右的方向(例如，分别为与X方向相反和X方向)。例如，如图8B所示，相邻的一对电气图案200的电气轨迹120可以沿相反的方向延伸并可以彼此面对(例如，X方向和与X方向相反)，相邻的一对电气图案200的第一哑轨迹130可以沿相反的方向延伸并可以彼此背对(例如，Y方向和与Y方向相反)，相邻的一对电气图案200的第二哑轨迹140可以沿镜像方向延伸(例如，与X方向相反和X方向)。在这种情况下，每个焊球190可以具有朝向上或下的方向(例如，Y方向或与Y方向相反)延伸的形状。例如，相邻的一对电气图案200中的第一个可以连接到具有朝向上的方向(例如，Y方向)延伸的形状的焊球190，相邻的一对电气图案200中的第二个可以连接到具有朝向相反方向或向下的方向(例如，与Y方向相反)延伸的形状的焊球190。
图9A是示出根据特定示例实施例的电气装置的平面图。图9B是示出根据特定示例实施例的电气装置中设置的电气图案的平面图。图9C是示出根据特定示例实施例的电气装置中设置的电气图案的布置的平面图。图9D是示出图9B中示出的示例实施例的变型的平面图。
参照图9A，电气装置4可以包括在基底90上规则地或随机地布置的多个电气图案400。在图9A的示例中，多个电气图案400按行和列规则地间隔开，分别沿X方向和Y方向延伸，遍布具有沿X方向和Y方向延伸的边界的区域。电气图案400中的每个可以是焊球190连接到其的键合焊盘。电气图案400可以布置在基底90的整个区域上或局部区域上。
参照图9B，电气图案400可以包括：焊盘110，焊球190连接到所述焊盘110；电气轨迹120，沿第一方向(例如，与X方向相反)从焊盘110的一部分侧向延伸；三个哑轨迹130、140和150，分别沿第二方向、第三方向和第四方向(例如，分别为与Y方向相反、X方向和Y方向)从焊盘110的其他部分侧向延伸。电气轨迹120以及三个哑轨迹130、140和150可以设置为彼此垂直并从而形成直角。例如，如图9B所示，电气轨迹120可以沿第一方向(例如，与X方向相反)延伸，第一哑轨迹130可以沿第二方向(例如，与Y方向相反)延伸，第二哑轨迹140可以沿第三方向(例如，X方向)延伸，第三哑轨迹150可以沿第四方向(例如，Y方向)延伸。电气轨迹120和第一哑轨迹130可以通过第一连接线165彼此电连接。因此，虽然未在图9B中示出，但是如果电气轨迹120与焊盘110断开或者电分隔开，那么电信号可以通过第一连接线165和第一哑轨迹130从电气轨迹120传输到焊盘110。
图9C示出例如图9A的电气装置4的两个相邻的电气图案400(即，相邻的一对电气图案400)。参照图9C，相邻的成对电气图案400中的至少一对可以布置为具有对称性(例如，镜面对称性)。例如，在相邻的一对电气图案400中，每个电气图案400的电气轨迹120可以沿着共轴(例如，X轴)设置为彼此面对或成镜像，电气图案400的第一哑轨迹130定位为朝向下的方向(例如，与Y方向相反)，电气图案400的第二哑轨迹140可以定位为分别朝向左和右的方向(例如，分别为与X方向和X方向)，电气图案400的第三哑轨迹150可以定位为朝向上的方向(例如，Y方向)。例如，相邻的一对电气图案400的电气轨迹120可以沿相反方向延伸并可以彼此面对(例如，X方向和与X方向相反)，相邻的一对电气图案400的第一哑轨迹130可以沿第二方向(例如，与Y方向相反)延伸，相邻的一对电气图案400的第二哑轨迹140可以沿彼此相反并背对的第二方向和第三方向(例如，X方向和与X方向相反)延伸，第三哑轨迹150可以沿第四方向(例如，Y方向)延伸。
当在诸如图9A至图9C中公开的内容的实施例中执行焊接工艺时，电气轨迹120与哑轨迹130、140和150可以抑制或防止液化的焊球侧向地流动。例如，电气轨迹120与哑轨迹130、140和150的组合可以引起液化的焊球190维持更圆形的或更球形的形式，并可以阻止液化的焊球190流动或散布以及形成延伸的形状。因此，如图9A所示，能够将焊球190之间的桥的风险减小到最小。
参照图9D，在一些实施例中，电气图案400还可以包括将第一哑轨迹130与第二哑轨迹140电连接的第二连接线175、将第二哑轨迹140与第三哑轨迹150电连接的第三连接线185以及将第三哑轨迹150与电气轨迹120电连接的第四连接线195。因此，即使电气轨迹120存在故障，第一哑轨迹130至第三哑轨迹150中的至少一个也可以用作电气轨迹。例如，如果电气轨迹120与焊盘110断开或者电分隔开，那么电信号可以通过第一哑轨迹130经由第一连接线165、第二哑轨迹140经由第二连接线175或者第三哑轨迹150经由第三连接线185或第四连接线195中的至少一个从电气轨迹120传输到焊盘110。
如上结合图1B讨论的，除了可能连接到电气轨迹120(例如，凭借连接线165、175和/或185)之外，哑轨迹130、140和/或150可以不被用来在焊盘110与另一装置之间传输电信号。哑轨迹130、140和/或150可以直接连接到的仅有的导电元件可以包括焊盘110和将哑轨迹130、140和/或150连接到电气轨迹120的连接线。在一些示例中，焊盘110可以是哑轨迹130、140和/或150直接连接到的唯一的导电元件。
图10A至图10G是沿着图2的示例的线X-O-Y截取的剖视图，以示出根据特定示例实施例的形成焊接掩模层的方法。
参照图10A，可以在基底90上形成焊接掩模层180以覆盖电气图案100。可以例如通过丝网印刷工艺、孔版印刷工艺、幕布印刷工艺(curtain printing process)或喷涂工艺形成焊接掩模层180。例如，可以执行丝网印刷工艺或孔版印刷工艺以在基底90上形成具有平坦表面180s的焊接掩模层180。在丝网印刷工艺或孔版印刷工艺中，可以使用孔版85作为掩模，可以使用被构造为沿着方向D移动的挤压件80以在焊接掩模材料上执行按压操作和涂覆操作。焊接掩模层180可以包括例如环氧树脂、丙烯酸酯、填料、溶剂和有添加剂的绝缘材料中的至少一种。
电气图案100可以包括焊盘110和第一哑轨迹130。此外，虽然未在图10A中示出，但是如图3B所示，当在沿着线X-O-Z截取的剖视图中观察时，电气图案100可以包括焊盘110和电气轨迹120。如图2所示，第一哑轨迹130可以与电气轨迹120基本垂直。
参照图10B，可以执行第一固化工艺以在较低的温度(例如，大约100摄氏度到大约130摄氏度)热处理焊接掩模层180。作为第一固化工艺的结果，可以从焊接掩模层180中去除溶剂。溶剂的去除可以使得焊接掩模层180失去它的粘合特性，并因此能够防止焊接掩模层180在后续的图10C的曝光工艺中附着到曝光膜70。
在第一固化工艺期间，焊接掩模层180可以收缩以具有包括表面180s的不平坦的表面。例如，电气图案100上的焊接掩模层180的表面180s的竖直水平可以比焊接掩模层180的其他区域的竖直水平高。在一些实施例中，焊接掩模层180可以形成为具有在下面更详细地讨论的未曝光区域75。
参照图10C，可以在曝光膜70附着到焊接掩模层180的表面180s时执行曝光工艺。在一些实施例中，曝光膜70可以在曝光工艺中用作掩模。曝光工艺可以使用紫外光选择性地曝光焊接掩模层180的一部分。因为使用曝光膜70作为紫外光的掩模，所以焊接掩模层180可以形成为具有未曝光区域75。例如，如图10C所示，当在平面图中观察时，可以在焊接掩模层180与焊盘110叠置的部分中形成未曝光区域75。
参照图10D，可以向焊接掩模层180供应显影液以选择性地去除未曝光区域75。作为未曝光区域75的选择性的去除的结果，可以形成开口181，以至少暴露焊盘110的一部分。在一些实施例中，焊接掩模层180的表面的竖直水平在电气图案100上可以是高的而在其他区域上可以是低的。例如，在图10D中示出的实施例中，焊接掩模层180可以具有可以位于比其他表面相对高的水平处的表面180sb。此外，焊接掩模层180可以形成为在焊盘110的边缘上或接近焊盘110的边缘处具有突起180p。
参照图10E，可以使用例如紫外光执行第二固化工艺以固化焊接掩模层180。作为第二固化工艺的结果，可以硬化焊接掩模层180的一些组分(例如，环氧树脂)，因此，焊接掩模层180可以具有对后续的标记工艺的抵抗属性。例如，焊接掩模层180可以是对后续的标记工艺抵抗的。
作为第二固化工艺的结果，焊接掩模层180可以收缩，焊接掩模层180的表面180s可以变得平坦。作为焊接掩模层180的收缩的结果，图10D的突起180p可以融合进焊接掩模层180之内，从而消失在焊接掩模层180处。因此，焊接掩模层180可以具有位于与第一哑轨迹130分隔开的区域处的第一表面180sa和位于覆盖电气图案100的区域处并比第一表面180sa高的第二表面180sb。例如，图10E中示出的实施例中，第二表面180sb可以形成为具有比第一表面180sa的表面水平相对高的表面水平。
参照图10F，可以在相对高的温度(例如，大约150摄氏度或更高)执行最后的固化工艺，以热固化焊接掩模层180。可以执行最后的固化工艺，以使焊接掩模层180变干或者从焊接掩模层180去除潮气。在一些实施例中，可以增加焊接掩模层180的第一表面180sa与第二表面180sb之间的竖直表面水平的差。
参照图10G，可以在被开口181暴露的焊盘110上设置液体焊接材料，可以执行回流工艺以形成焊球190。在执行焊接工艺时，液体焊接材料会从第二表面180sb朝向具有较低的竖直表面水平的第一表面180sa(例如，朝向未形成第一哑轨迹130和电气轨迹120的区域，如图2所示，或朝向与线O-X平行的方向F)流动。作为液体焊接材料的各向异性流动的结果，焊球190可以朝向与线O-X平行的方向F延伸。例如，由于液体焊接材料从相对高的第二表面180sb到相对低的第一表面180sa的重力流动，焊球190的形状可以形成椭圆形形状或延伸的形状。
在一些实施例中，可以不通过参照图10E描述的紫外光固化工艺去除图10D的突起180p。在这种情况下，如图4A和图4B的实施例所示，焊接掩模层180可以形成为具有在相对低水平处的第一表面180sa、在相对高水平处的第二表面180sb和与焊盘110的边缘相邻的突起180p。
图11A至图11C是示出根据特定示例实施例的使用电气图案的布置的半导体装置的剖视图。
参照图11A，半导体芯片50可以安装在基底90上，焊球190可以被用来将基底90电连接到半导体芯片50。在高温环境下，半导体芯片50可能弯曲或翘曲为具有图11A中以向上指的箭头示出的并标签为“凸出翘曲”的向上弯曲的(即，凸出的)形状。在这种情况下，会在基底90的边缘区域90e(例如，左和/或右边缘区域90e)附近发生焊球190之间的桥或“电短路”。在示例实施例中，为了防止焊球190之间的这样的桥，设置在基底90的边缘区域90e附近或之上的电气图案可以布置为具有与电气图案100、200或400的布置相同的布置。此外，“凸出翘曲”会在边缘区域90e处或附近引起例如电气轨迹120与焊盘110之间的电连接的断开。因此，在特定实施例中，如果基底90的边缘区域90e的附近或之上的电气轨迹120与焊盘110断开或电分隔，那么电信号可以通过第一哑轨迹130经由第一连接线165、第二哑轨迹140经由第二连接线175或者第三哑轨迹150经由第三连接线185或第四连接线195中的至少一个从电气轨迹120传输到焊盘110。
参照图11B，在高温环境下，半导体芯片50可以被弯曲或翘曲为具有图11B中以向下指的箭头示出的并标签为“凹进翘曲”的向下弯曲(即，凹进)的形状。在这种情况下，会在基底90的中心区域90c附近发生焊球190之间的桥或“电短路”。在示例实施例中，为了防止焊球190之间的这样的桥，设置在基底90的中心区域90c附近或之上的电气图案可以布置为具有与电气图案100、200或400的布置相同的布置。此外，“凹进翘曲”会在中心区域90c处或附近引起例如电气轨迹120与焊盘110之间的电连接的断开。因此，在特定实施例中，如果基底90的中心区域90c的附近或之上的电气轨迹120与焊盘110断开或电分隔，那么电信号可以通过第一哑轨迹130经由第一连接线165，第二哑轨迹140经由第二连接线175或者第三哑轨迹150经由第三连接线185或第四连接线195中的至少一个从电气轨迹120传输到焊盘110。
参照图11C，半导体装置1000可以包括板11和安装在板11上的半导体封装件10。半导体封装件10可以包括封装基底12、以例如倒装芯片键合方式键合在封装基底12上的半导体芯片13以及包封半导体芯片13的模制层14。半导体芯片13可以通过焊球22电连接到封装基底12，半导体封装件10可以通过焊球21电连接到板11。
在示例实施例中，半导体装置1000中设置的电气图案和焊球中的至少一些可以布置为具有与在这里描述的电气图案100、200或400的布置和/或如在这里描述的相关的焊球结构和焊球布置中的一个或更多个相同的布置。例如，电气图案100、200和400的布置中的至少一个可以被应用于板11的顶表面11a、封装基底12的顶表面12a和底表面12b以及半导体芯片13的表面13a中的至少一个。半导体芯片13的表面13a可以是有源表面。
根据示例实施例，哑轨迹可以设置在焊盘的侧面处，因此，可以能够控制焊接材料的流动方向到未设置哑轨迹的区域。因此，可以防止或抑制焊桥出现，并从而实现可靠的电气装置。
虽然已经具体地示出并描述了示例实施例，但是本领域的普通技术人员将理解的是，在不脱离权利要求的精神和范围的情况下，可以对此做出形式上和细节上的变化。

Claims (18)

1.一种电气装置，所述电气装置包括：
多个电气图案，布置在基底上，每个电气图案包括：
焊盘，用于与焊球连接；
电气轨迹，从焊盘的第一部分侧向地延伸，并被构造为与焊盘通信电信号；
第一哑轨迹，从焊盘的第二部分侧向地延伸；以及
第一连接线，形成在第一哑轨迹与电气轨迹之间，并被构造为在第一哑轨迹与电气轨迹之间通信电信号，
其中，第一哑轨迹从将焊盘连接到电气轨迹的直线偏离，
所述电气装置还包括：
焊接掩模层，设置在基底上，覆盖每个电气图案的一部分，并包括暴露焊盘的开口，
其中，焊接掩模层还包括：
第一掩模层，覆盖电气轨迹和第一哑轨迹；以及
第二掩模层，与电气轨迹和第一哑轨迹分隔开，
其中，第一掩模层具有位于比第二掩模层的表面高的水平处的表面。
2.根据权利要求1所述的电气装置，其中，第一哑轨迹沿第一方向从焊盘延伸，电气轨迹沿与第一方向形成直角的第二方向从焊盘延伸。
3.根据权利要求1所述的电气装置，其中，所述多个电气图案中的每个还包括从焊盘的第三部分侧向地延伸的第二哑轨迹，
其中，第一掩模层还覆盖第二哑轨迹，第二掩模层还与第二哑轨迹分隔开。
4.根据权利要求3所述的电气装置，
其中，第二哑轨迹沿第一线从焊盘延伸，
其中，电气轨迹沿第一线延伸，以及
其中，焊盘设置在第二哑轨迹与电气轨迹之间。
5.根据权利要求3所述的电气装置，其中，所述多个电气图案中的每个还包括被构造为将第二哑轨迹电连接到电气轨迹的第二连接线。
6.根据权利要求3所述的电气装置，其中，第二哑轨迹和第一哑轨迹从焊盘沿彼此成直角的方向延伸。
7.根据权利要求1所述的电气装置，其中，焊球具有朝向第二掩模层的表面延伸的形状。
8.根据权利要求1所述的电气装置，其中，所述多个电气图案中的相邻的一对按照其电气轨迹彼此面对并形成对称布置的方式设置。
9.根据权利要求8所述的电气装置，其中，所述多个电气图案中的相邻的一对按照其第一哑轨迹向相反的方向延伸的方式设置。
10.一种电气装置，所述电气装置包括：
多个电气图案，设置在基底上；以及
焊接掩模层，设置在基底上，覆盖所述多个电气图案，并包括多个分别暴露所述多个电气图案中的每个的一部分的开口，
其中，所述多个电气图案中的第一电气图案包括：
焊盘，被开口暴露，并被构造为连接到焊球；
电气轨迹，从焊盘的第一部分侧向地延伸，并被构造为与焊盘通信电信号；
第一哑轨迹，从焊盘的第二部分侧向地延伸；以及
第一连接线，形成在第一哑轨迹与电气轨迹之间，并被构造为在第一哑轨迹与电气轨迹之间通信电信号，
其中，第一哑轨迹与电气轨迹成直角地连接到焊盘，
其中，焊接掩模层包括：
第一掩模层，形成为覆盖电气轨迹和第一哑轨迹；以及
第二掩模层，与电气轨迹和第一哑轨迹分隔开，
其中，第一掩模层具有比第二掩模层高的表面。
11.根据权利要求10所述的电气装置，其中，第一电气图案的电气轨迹沿面对所述多个电气图案的第二电气图案的电气轨迹的方向延伸。
12.根据权利要求11所述的电气装置，其中，第一电气图案的第一哑轨迹沿与所述多个电气图案的第二电气图案的第一哑轨迹相反的方向延伸。
13.根据权利要求10所述的电气装置，其中，第二掩模层形成为覆盖焊盘的一部分。
14.根据权利要求10所述的电气装置，其中，每个电气图案还包括：
第二哑轨迹，从焊盘的第三部分侧向地延伸，以及
其中，第二哑轨迹与电气轨迹相对地设置，焊盘设置在第二哑轨迹和电气轨迹之间，并且第二哑轨迹被构造为连接到焊盘，以与第一哑轨迹形成直角，
其中，第一掩模层还覆盖第二哑轨迹，第二掩模层还与第二哑轨迹分隔开。
15.根据权利要求14所述的电气装置，其中，第一电气图案还包括：
第二连接线，被构造为将第一哑轨迹电连接到第二哑轨迹。
16.一种电气装置，所述电气装置包括：
多个电气图案，按行和列布置在基底上，每个电气图案包括：
焊盘，用于与焊球连接，其中，相对于俯视图，焊球具有沿行或列的方向延伸的形状；
电气轨迹，从焊盘的第一部分侧向地延伸，并被构造为与焊盘通信电信号；
第一哑轨迹，从焊盘的第二部分侧向地延伸；
第一连接线，形成在第一哑轨迹与电气轨迹之间，并被构造为在第一哑轨迹与电气轨迹之间通信电信号；
第二哑轨迹，从焊盘的第三部分侧向地延伸；以及
第二连接线，从第二哑轨迹延伸，
所述电气装置还包括：
焊接掩模层，设置在基底上，覆盖每个电气图案的一部分，并包括暴露焊盘的开口，
其中，焊接掩模层还包括：
第一掩模层，覆盖电气轨迹、第一哑轨迹和第二哑轨迹；以及
第二掩模层，与电气轨迹、第一哑轨迹和第二哑轨迹分隔开，
其中，第一掩模层具有位于比第二掩模层的表面高的水平处的表面。
17.根据权利要求16所述的电气装置，其中，第二连接线形成在第二哑轨迹与电气轨迹之间，并在第二哑轨迹与电气轨迹之间通信电信号。
18.根据权利要求16所述的电气装置，其中，第二连接线形成在第二哑轨迹与第一哑轨迹之间，并在第二哑轨迹与第一哑轨迹之间通信电信号。
CN201610340110.1A 2015-05-29 2016-05-20 包括用于抑制焊桥的电气图案的电气装置 Active CN106206519B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1020150076456A KR102408126B1 (ko) 2015-05-29 2015-05-29 솔더 브릿지를 억제할 수 있는 전기적 패턴을 갖는 전기적 장치
KR10-2015-0076456 2015-05-29

Publications (2)

Publication Number Publication Date
CN106206519A CN106206519A (zh) 2016-12-07
CN106206519B true CN106206519B (zh) 2020-08-04

Family

ID=57399063

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201610340110.1A Active CN106206519B (zh) 2015-05-29 2016-05-20 包括用于抑制焊桥的电气图案的电气装置

Country Status (3)

Country Link
US (1) US9728516B2 (zh)
KR (1) KR102408126B1 (zh)
CN (1) CN106206519B (zh)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108962838B (zh) * 2017-05-22 2020-06-19 中芯国际集成电路制造(上海)有限公司 扇出结构和方法
KR20230111542A (ko) * 2022-01-18 2023-07-25 엘지이노텍 주식회사 반도체 패키지

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6448504B1 (en) * 1998-06-11 2002-09-10 Sony Corporation Printed circuit board and semiconductor package using the same
US20070272437A1 (en) * 2006-05-25 2007-11-29 Elpida Memory, Inc. Printed circuit board and semiconductor package using the same
US20090154125A1 (en) * 2007-12-13 2009-06-18 Elpida Memory, Inc. Semiconductor device and method of forming the same
US20100181102A1 (en) * 2009-01-21 2010-07-22 Fujitsu Limited Printed circuit board and printed circuit board unit

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06112635A (ja) 1992-09-30 1994-04-22 Sharp Corp 配線基板
JPH08340170A (ja) * 1995-06-12 1996-12-24 Ibiden Co Ltd プリント配線板
JPH11177225A (ja) * 1997-12-15 1999-07-02 Toshiba Corp プリント基板
JP3442648B2 (ja) 1998-03-12 2003-09-02 株式会社日立製作所 ボールグリッドアレイ型半導体装置
US6373139B1 (en) 1999-10-06 2002-04-16 Motorola, Inc. Layout for a ball grid array
US6417463B1 (en) 2000-10-02 2002-07-09 Apple Computer, Inc. Depopulation of a ball grid array to allow via placement
TW479334B (en) 2001-03-06 2002-03-11 Siliconware Precision Industries Co Ltd Electroplated circuit process in the ball grid array chip package structure
KR20050081472A (ko) 2004-02-13 2005-08-19 엘지전자 주식회사 볼 그리드 어레이 패키지 및 그의 제조 방법
JP2007027287A (ja) * 2005-07-14 2007-02-01 Renesas Technology Corp 半導体装置およびその製造方法
JP2007059530A (ja) 2005-08-23 2007-03-08 Ngk Spark Plug Co Ltd 配線基板
KR20090041936A (ko) 2007-10-25 2009-04-29 주식회사 동부하이텍 반도체 소자의 금속 패드
JP2011096909A (ja) 2009-10-30 2011-05-12 Nec Saitama Ltd 電子回路装置
US8273994B2 (en) 2009-12-28 2012-09-25 Juniper Networks, Inc. BGA footprint pattern for increasing number of routing channels per PCB layer
US9000876B2 (en) 2012-03-13 2015-04-07 Taiwan Semiconductor Manufacturing Company, Ltd. Inductor for post passivation interconnect

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6448504B1 (en) * 1998-06-11 2002-09-10 Sony Corporation Printed circuit board and semiconductor package using the same
US20070272437A1 (en) * 2006-05-25 2007-11-29 Elpida Memory, Inc. Printed circuit board and semiconductor package using the same
US20090154125A1 (en) * 2007-12-13 2009-06-18 Elpida Memory, Inc. Semiconductor device and method of forming the same
US20100181102A1 (en) * 2009-01-21 2010-07-22 Fujitsu Limited Printed circuit board and printed circuit board unit

Also Published As

Publication number Publication date
KR20160140174A (ko) 2016-12-07
KR102408126B1 (ko) 2022-06-13
US9728516B2 (en) 2017-08-08
US20160351517A1 (en) 2016-12-01
CN106206519A (zh) 2016-12-07

Similar Documents

Publication Publication Date Title
US8940584B2 (en) Semiconductor packages and methods of forming the same
KR100881183B1 (ko) 높이가 다른 범프를 갖는 반도체 칩 및 이를 포함하는반도체 패키지
US9601425B2 (en) Circuit substrate and semiconductor package structure
US7382057B2 (en) Surface structure of flip chip substrate
US8884432B2 (en) Substrate and assembly thereof with dielectric removal for increased post height
KR102486558B1 (ko) 회로 기판 및 이를 구비한 반도체 패키지
TWI752515B (zh) 異向導電性膜及其製造方法、以及使用有異向導電性膜之連接構造體及其製造方法
TWI786337B (zh) 覆晶薄膜及其製造方法
CN106206519B (zh) 包括用于抑制焊桥的电气图案的电气装置
JP2016096246A (ja) フレキシブルプリント配線板のソルダーレジスト形成方法
US20190019775A1 (en) Semiconductor device and method of manufacture thereof
TW201528448A (zh) 配線基板及將半導體元件安裝至配線基板的安裝方法
JP2008218758A (ja) 電子回路実装構造体
JP6674284B2 (ja) 実装構造及びモジュール
JP2007110114A (ja) パッケージ基板、半導体パッケージ及び半導体パッケージ作製方法
JP5933271B2 (ja) 配線板、電子ユニット及び配線板の製造方法
KR102694680B1 (ko) 전자 소자, 이의 실장 방법 및 이를 포함하는 표시 장치의 제조 방법
US7312142B2 (en) Method for making cable with a conductive bump array, and method for connecting the cable to a task object
US20160013126A1 (en) Package substrate and method of fabricating semiconductor package
JP2009071159A (ja) フレキシブル配線基板及びベアチップ実装方法
JP2009272382A (ja) 半導体装置、配線基板およびその製造方法
KR102426111B1 (ko) 임베디드 인쇄회로기판
JP2004228353A (ja) 配線基板及びその製造方法、積層配線基板、半導体装置、回路基板並びに電子機器
JP2004165376A (ja) 電子回路装置、半導体装置および実装基板
JP2017092438A (ja) プリント回路基板

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant