CN105847191B - 一种基于重排序算法的交换设备 - Google Patents

Abstract

本发明公开了一种基于重排序算法的交换设备，能够简化交换设计，实现端口数的增加，并且不会给后端带来麻烦。本发明实施例交换设备包括：处理器、输入缓存、输出缓存和Banyan交换架构；处理器用于通过预置的重排序算法将原始交换配表转换为无拥塞的交换配表以及调序配表；输入缓存用于保存来自输入端口的第一周期数据；处理器还用于通过无拥塞的交换配表对输入缓存保存的第一整周期数据中的数据进行数据交换，得到第二整周期数据；Banyan交换架构用于对第二整周期数据进行数据同步交换；输出缓存用于保存经数据同步交换后的第二整周期数据；处理器还用于通过调序配表调整输出缓存保存的经数据同步交换后的第二周期数据中数据的位序，得到第三周期数据。

Description

一种基于重排序算法的交换设备

技术领域

本发明涉及通信技术领域，尤其涉及一种基于重排序算法的交换设备。

背景技术

公共开放无线接口(英文全称：Common Public Radio Interface，英文缩写：CPRI)规范是针对射频模块控制(英文全称：Radio Equipment Control，英文缩写：REC)单元和射频模块(英文全称：Radio Equipment，英文缩写:RE)之间的接口，该接口属于内部接口，使用在物理层和数据链路层。为了便于理解CPRI，可以将CPRI抽象为周期性数据通道，如图1所示，图1为CPRI周期为6的数据通道，即每个CPRI周期有6个数据，在实际应用中，10G的CPRI周期为128，20GCPRI周期为320。类似于以太网交换，CPRI交换是由CPRI组成的通信网络拓扑中重要的组成部分。为了在实际应用中完成由CPRI组成的通信网络拓扑，需要实现CPRI交换。

现有方案为：直接按照交换关系配表进行交换。

现有方案直接按照交换关系配表进行交换，由于交换关系配表是任意的，需要考虑同一时刻一个输入端口向所有的输出端口分发数据的情况，在这种情况下，现有方案CPRI交换架构设计复杂，端口数受到限制，后端不可实现。

发明内容

本发明实施例提供了一种基于重排序算法的交换设备，能够简化交换设计，实现端口数的增加，并且不会给后端带来麻烦。

本发明第一方面提供了一种基于重排序算法的交换设备，包括：

处理器、输入缓存、输出缓存和Banyan交换架构；

处理器用于通过预置的重排序算法将原始交换配表转换为无拥塞的交换配表以及调序配表；

输入缓存用于保存来自输入端口的第一周期数据；

处理器还用于通过无拥塞的交换配表对输入缓存保存的第一周期数据中的数据进行数据交换，得到第二周期数据；

Banyan交换架构用于对第二周期数据进行数据同步交换；

输出缓存用于保存经数据同步交换后的第二周期数据；

处理器还用于通过调序配表调整输出缓存保存的经数据同步交换后的第二周期数据中数据的位序，得到第三周期数据。

可选地，无拥塞交换配表满足：该表格的每一列里不会有超过一个来自同一输入端口(一个端口对应一行)的数据。目的是保证同一列输出端口不会有重复某个输入端口的数据，对于交换而言，这就是无拥塞。

可选地，某一行的多个数据具体可以只在当前行内调序。

可选地，上述第一周期数据指的是一个周期内的数据或多个周期内的数据。

显然，将原始交换配表转换为无拥塞的交换配表以及调序配表，通过无拥塞的交换配表可以引用Banyan交换架构，以简化交换设计，实现端口数的增加，并且不会给后端带来麻烦，最后通过调序配表完成数据的交换。

结合本发明第一方面，本发明第一方面的第一实施方式包括：

交换设备还包括存储器，该存储器用于存储处理器的驱动程序；

处理器用于在驱动程序的驱动下通过驱动程序内预置的重排序算法将原始交换配表转换为无拥塞的交换配表以及调序配表。

结合本发明第一方面的第一实施方式，本发明第一方面的第二实施方式包括：

处理器包括中央处理器CPU或数字信号处理器DSP。

结合本发明第一方面，本发明第一方面的第三实施方式包括：

处理器包括逻辑门电路，重排序算法被以逻辑门电路的形式预置于处理器内。

结合本发明第一方面、本发明第一方面的第一实施方式、本发明第一方面的第二实施方式、本发明第一方面的第三实施方式、本发明第一方面的第四实施方式包括：

输入缓存包括输入乒乓缓存，输出缓存包括输出乒乓缓存。

结合本发明第一方面、本发明第一方面的第一实施方式、本发明第一方面的第二实施方式、本发明第一方面的第三实施方式、本发明第一方面的第四实施方式、本发明第一方面的第五实施方式包括：

Banyan交换架构遵循公共开放无线接口CPRI规范。

结合本发明第一方面、本发明第一方面的第一实施方式、本发明第一方面的第二实施方式、本发明第一方面的第三实施方式、本发明第一方面的第四实施方式、本发明第一方面的第五实施方式、本发明第一方面的第六实施方式包括：

交换设备包括M个输入端口和M个输出端口，每个输入端口的输入周期数据包含N个数据，每个输出端口的输出周期数据包含N个数据；

第一周期数据包含M×N个数据，所述第二周期数据包含M×N个数据，所述第三周期数据包含M×N个数据，M和N为大于1的整数。

结合本发明第一方面的第六实施方式，本发明第一方面的第七实施方式包括：

第一周期数据通过第一数据表格来表示，每个输入端口的输入周期数据在所述第一数据表格中单独占用一行，所述第一数据表格的每一行中包含N个单元格(每个单元格对应一列)，所述每个输入端口的输入周期数据中的每个数据按照预设顺序占用一个单元格；所述第二周期数据通过第二数据表格来表示，所述第二数据表格中的每一列数据中不存在两个以上来自同一输入端口的数据；所述第三周期数据通过第三数据表格来表示。

可选地，某一行的多个单元格的数据具体可以只在当前行内调序。

结合本发明第一方面的第六实施方式，本发明第一方面的第八实施方式包括：

第三周期数据通过M个输出端口输出。

结合本发明第一方面的第八实施方式，本发明第一方面的第九实施方式包括：

处理器具体用于控制输入缓存的输出顺序以通过无拥塞的交换配表对第一周期数据中的数据进行数据交换，以及控制输出缓存的输出顺序以通过调序配表调整经数据同步交换后的第二周期数据中数据的位序。

从以上技术方案可以看出，本发明实施例具有以下优点：将原始交换配表转换为无拥塞的交换配表以及调序配表，通过无拥塞的交换配表可以引用Banyan交换架构，以简化交换设计，实现端口数的增加，并且不会给后端带来麻烦，最后通过调序配表完成数据的交换。

附图说明

为了更清楚地说明本发明实施例的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。

图1为本发明实施例中CPRI的周期性示意图；

图2为本发明实施例REC和RE的架构图；

图3为本发明实施例基于重排序算法的交换设备的示意图；

图4为本发明实施例输入周期数据按照原始交换配表进行交换的示意图；

图5为本发明实施例原始交换配表转换为无拥塞的交换配表以及调序配表的示意图；

图6为本发明实施例行内数据调整示意图；

图7为本发明实施例行内数据反调整示意图；

图8为本发明实施例基于重排序算法的交换设备的另一个示意图。

具体实施方式

本发明实施例提供了一种基于重排序算法的交换设备，能够简化交换设计，实现端口数的增加，并且不会给后端带来麻烦。

为了使本技术领域的人员更好地理解本发明方案，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分的实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都应当属于本发明保护的范围。

本发明的说明书和权利要求书及上述附图中的术语“第一”、“第二”、“第三”“第四”等(如果存在)是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。应该理解这样使用的数据在适当情况下可以互换，以便这里描述的实施例能够以除了在这里图示或描述的内容以外的顺序实施。此外，术语“包括”和“具有”以及他们的任何变形，意图在于覆盖不排他的包含，例如，包含了一系列步骤或单元的过程、方法、系统、产品或设备不必限于清楚地列出的那些步骤或单元，而是可包括没有清楚地列出的或对于这些过程、方法、产品或设备固有的其它步骤或单元。

在本发明实施例中，CPRI是针对REC和RE之间的接口，该接口属于内部接口，使用在物理层和数据链路层。REC和RE的架构图如图2所示，其中，图2中的R为承载传输网络中的传输设备，可以包括交换设备，遵循CPRI规范，在图2中，REC集中放置在REC集中放置区，RE通过承载传输网实现距离拉远，通过REC集中放置能够显著降低无线建设和维护成本，且REC和RE之间传输数据通过传输网络承载，也可以降低传输通路铺设成本。

下面将结合具体实施例和附图对本发明实施例中基于重排序算法的交换设备进行说明。

本发明实施例提供了一种基于重排序算法的交换设备，可以是图2中的R，如图3所示，该交换设备包括：处理器11、输入缓存12、输出缓存13和Banyan交换架构14；

处理器11用于通过预置的重排序算法将原始交换配表转换为无拥塞的交换配表以及调序配表；该重排序算法可以是基于软件或硬件(逻辑门电路)实现，其用于驱动所述处理器11将实现交换所需的原始交换配表转换为无拥塞的交换配表以及调序配表。经过所述无拥塞的交换配表的交换以及进一步经过调序配表的交换等价于经过原始交换配表的交换。因此调序配表相当于是对在无拥塞的交换配表的基础上进行逆转换以得到原始交换配表。

需要说明的是，按照现有技术，通过原始交换配表对第一周期数据中的数据进行数据直接交换，得到的周期数据为上述第三周期数据。

输入缓存12用于保存来自输入端口的第一周期数据；

处理器11还用于通过无拥塞的交换配表对输入缓存12保存的第一周期数据中的数据进行数据交换，得到第二周期数据；

Banyan交换架构14用于对第二周期数据进行数据同步交换；

输出缓存13用于保存经数据同步交换后的第二周期数据；

处理器11还用于通过调序配表调整输出缓存13保存的经数据同步交换后的所述第二整周期数据中数据的位序，得到第三周期数据。

其中，第一周期数据可以为一个周期内的数据，也可以为多个周期内的数据。在实际应用中，优选一个周期内的数据。

其中，交换设备还包括存储器，存储器用于存储处理器的驱动程序；

处理器11用于在驱动程序的驱动下通过驱动程序内预置的重排序算法将原始交换配表转换为无拥塞的交换配表以及调序配表。

处理器11包括中央处理器(英文全称：Central Processing Unit，英文缩写：CPU)或数字信号处理器(英文全称：Digital Signal Processor，英文缩写：DSP)。

处理器11包括逻辑门电路，重排序算法被以该逻辑门电路的形式预置于处理器内。

输入缓存12包括输入乒乓缓存，输出缓存13包括输出乒乓缓存。

Banyan交换架构14遵循公共开放无线接口CPRI规范。Banyan交换架构14包括调序网络和交换网络。Banyan交换架构14是一种经典的交换架构，本实施例对此不作赘述。

交换设备包括M个输入端口和M个输出端口，每个输入端口的输入周期数据包含N个数据，每个输出端口的输出周期数据包含N个数据；

第一周期数据包含M×N个数据，第二周期数据包含M×N个数据，第三周期数据包含M×N个数据，M和N为大于1的整数，例如M取4，N取6，M和N的取值可以相同，也可以不同。

第一周期数据通过第一数据表格来表示，每个输入端口的输入周期数据在第一数据表格中单独占用一行，第一数据表格的每一行包含N个单元格，每个输入端口的输入周期数据中的每个数据按照预设顺序占用一个单元格；第二周期数据通过第二数据表格来表示，第二数据表格中的每一列数据中不存在两个以上(包括2个)来自同一输入端口的数据；第三周期数据通过第三数据表格来表示。

其中上述第二数据表格中的每一列数据中不存在两个以上来自同一输入端口的数据包括：第二数据表格中的每一列数据中不存在两个来自同一输入端口的数据。上述每个输入端口的输入周期数据中的每个数据按照预设顺序占用一个单元格可以具体为：假设一个输入端口的输入周期数据为A(0，0)、A(0，1)、A(0，2)、A(0，3)、A(0，4)，该输入周期数据占用表格中的第一行，第一行表格中从左到右共有5个单元格，则从左到右的5个单元格依次由A(0，0)、A(0，1)、A(0，2)、A(0，3)、A(0，4)占用。

第三周期数据通过M个输出端口输出。

处理器11具体用于控制输入缓存12的输出顺序以通过无拥塞的交换配表对第一周期数据中的数据进行数据交换，以及控制输出缓存13的输出顺序以通过调序配表调整经数据同步交换后的第二周期数据中数据的位序。

为了便于理解原始交换配表、无拥塞的交换配表以及调序配表之间的相互关系，下面通过具体实例进行说明：

参见图4，图4为输入周期数据按照原始交换配表进行交换的示意图，A(X，Y)中的X表示输入端口的编号，Y表示输入端口的第Y个数据；比如A(0，0)代表输入端口0的第0个数据，经过交换后，A(0，0)在输出端口2上的位置对应为输出端口2的第1个数据；A(1，0)代表输入端口1的第0个数据，经过交换后，A(1，0)在输出端口1上的位置对应为输出端口1的第0个数据。

参见图5，图5为将原始交换配表转换为无拥塞的交换配表以及调序配表的示意图。

从图5可以看出，输入端口使用的无拥塞交换配表满足：最终调成的效果是，每一列里不会有超过一个来自同一输入端口的数据。可选地，某一行的数据具体可以只在当前行内调序。以图6为例，图6为行内数据调整示意图，以输出端口3为例，可以只在行内调整数据的位序，不破坏端口间数据关系，只改变端口内数据的位序。在将输出端口3中的数据输出前，需要对图6中的数据的位序进行反调序，具体参见图7，图7为行内数据反调整示意图，以输出端口3为例，将输出端口3中的数据的位序恢复成原始交换的位序。

需要说明的是，通过预置的重排序算法将原始交换配表转换为无拥塞的交换配表，该预置的重排序算法为图论典型的匹配算法，目的是保证同一列输出端口不会有重复某个输入端口的数据，对于交换而言，就是无拥塞。

Banyan交换架构是典型的交换架构，在同步交换中，不能适应有拥塞的交换，但是输入端口使用的交换配表为无拥塞的交换配表，满足Banyan交换架构的约束要求，Banyan交换架构能够自由扩展，适应不同端口数量。

参见图8，图8为基于重排序算法的交换设备的另一个示意图。

在图8中，原始交换配表经过软件算法转换为两个配表，分别为入口无拥塞的交换配表和出口调序配表。

输入和输出数据采用随机存取存储器(英文全称：Random Access Memory，英文缩写：RAM)进行乒乓数据缓存，中间采用banyan交换架构。

输入乒乓缓存的目的是收集输入周期数据，端口内部按照调整后的位序进行交换，输入周期数据为一个周期内的数据或多个周期内的数据，也即是整周期数据。

输出乒乓缓存的目的是收集输出周期数据，对数据输出次序进行调整。

以32个端口Banyan交换架构作为交换架构，需要的资源为：

RAM：160*64*2*2*32＝131万bit

寄存器：4万bit

如果在28nm的工艺条件下，实现该架构，长度5mm的尺寸足以，相对于现有方案，整体收益有10倍以上。

以上所述，以上实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的精神和范围。

Claims (10)

1.一种基于重排序算法的交换设备，其特征在于，包括：

处理器、输入缓存、输出缓存和Banyan交换架构；

所述处理器用于通过预置的重排序算法将原始交换配表转换为无拥塞的交换配表以及调序配表，所述重排序算法为图论匹配算法；

所述输入缓存用于保存来自输入端口的第一周期数据；

所述处理器还用于通过所述无拥塞的交换配表对所述输入缓存保存的所述第一周期数据中的数据进行数据交换，得到第二周期数据；

所述Banyan交换架构用于对所述第二周期数据进行数据同步交换；

所述输出缓存用于保存经数据同步交换后的所述第二周期数据；

所述处理器还用于通过所述调序配表调整所述输出缓存保存的经数据同步交换后的所述第二周期数据中数据的位序，得到第三周期数据。

2.根据权利要求1所述的交换设备，其特征在于，所述交换设备还包括存储器，所述存储器用于存储所述处理器的驱动程序；

所述处理器用于在所述驱动程序的驱动下通过所述驱动程序内预置的重排序算法将原始交换配表转换为无拥塞的交换配表以及调序配表。

3.根据权利要求2所述的交换设备，其特征在于，所述处理器包括中央处理器CPU或数字信号处理器DSP。

4.根据权利要求1所述的交换设备，其特征在于，所述处理器包括逻辑门电路，所述重排序算法被以所述逻辑门电路的形式预置于所述处理器内。

5.根据权利要求1所述的交换设备，其特征在于，所述输入缓存包括输入乒乓缓存，所述输出缓存包括输出乒乓缓存。

6.根据权利要求1所述的交换设备，其特征在于，所述Banyan交换架构遵循公共开放无线接口CPRI规范。

7.根据权利要求1至6任意一项所述的交换设备，其特征在于，所述交换设备包括M个输入端口和M个输出端口，每个输入端口的输入周期数据包含N个数据，每个输出端口的输出周期数据包含N个数据；

所述第一周期数据包含M×N个数据，所述第二周期数据包含M×N个数据，所述第三周期数据包含M×N个数据，M和N为大于1的整数。

8.根据权利要求7所述的交换设备，其特征在于，所述第一周期数据通过第一数据表格来表示，每个输入端口的输入周期数据在所述第一数据表格中单独占用一行，所述第一数据表格的每一行中包含N个单元格，所述每个输入端口的输入周期数据中的每个数据按照预设顺序占用一个单元格；所述第二周期数据通过第二数据表格来表示，所述第二数据表格中的每一列数据中不存在两个以上来自同一输入端口的数据；所述第三周期数据通过第三数据表格来表示。

9.根据权利要求7所述的交换设备，其特征在于，所述第三周期数据通过所述M个输出端口输出。

10.根据权利要求9所述的交换设备，其特征在于，所述处理器具体用于控制所述输入缓存的输出顺序以通过所述无拥塞的交换配表对所述第一周期数据中的数据进行数据交换，以及

控制所述输出缓存的输出顺序以通过所述调序配表调整所述经数据同步交换后的所述第二周期数据中数据的位序。