CN110011938B - 一种应用于片上网络中级数可变的重排序电路及方法 - Google Patents

Abstract

本发明公开了一种应用于片上网络中级数可变的重排序电路及方法，其电路包括，一个终级重排序电路和n个次级重排序电路；终级重排序电路设置在片上网络的计算节点与通信节点之间；次级重排序电路设置在片上网络任意两个通信节点之间；终级重排序电路和次级重排序电路均包括：输入缓存模块、重组缓存模块；重组缓存模块是由读取模块、序列生成模块、判断模块、存储模块、直接输出模块和缓存输出模块组成；其中，终级重排序电路还包括：数据包拆包模块。本发明相对于传统排序电路，能够同时排序与输出数据，排序速度快速，功耗较低，片上网络负载均衡。

Description

一种应用于片上网络中级数可变的重排序电路及方法

技术领域

本发明属于集成电路片上网络的通信技术领域，尤其涉及一种应用于片上网络中级数可变的重排序电路及方法。

背景技术

片上网络是片上系统中总线控制的可行替代方案，片上网络逐渐从单路径路由拓展到多路径路由。由于业务流被拆分为多条子业务流，并且每条路径上的冲突情况不一样，从源端到达目的端时所经历的时间将不同，业务流的延迟上界将会发生很大的变化，这样会导致承载的数据包乱序。对于许多应用来说，数据包顺序传输是非常重要的，例如多媒体数据传输、高速缓存的一致性等等。

发表于2012年1月《IEEE TRANSACTIONS ON COMPUTER-AIDED DESIGN OFINTEGRATED CIRCUITS AND SYSTEMS》第31卷第一期第146-159页文章‘Memory-EfficientOn-Chip NetworkwithAdaptive Interface’提出的排序电路排序延迟高，功耗较高。

发明内容

本发明为克服现有片上网络平台数据包乱序问题，提出了一种应用于片上网络中级数可变的重排序电路及方法，以期能同时排序与输出数据，并通过多级重排序，从而提高存储单元利用率，降低排序时间，降低功耗，网络负载更加均衡。

本发明为达到上述目的所采用的技术方案是：

本发明一种应用于片上网络中级数可变的重排序电路的特点包括：一个终级重排序电路和n个次级重排序电路；

所述终级重排序电路设置在所述片上网络的计算节点与通信节点之间；

所述次级重排序电路设置在所述片上网络任意两个通信节点之间；

所述终级重排序电路和所述次级重排序电路均包括：输入缓存模块、重组缓存模块；所述重组缓存模块是由读取模块、序列生成模块、判断模块、存储模块、直接输出模块和缓存输出模块组成；其中，所述终级重排序电路还包括：数据包拆包模块；

所述终级重排序电路中的序列生成模块的计数器pack_cnt初始化为“1”；

所述次级重排序电路中的序列生成模块的计数器pack_cnt根据预先设置在每个通信节点x方向和y方向的拆分比信息进行初始化；

所述存储模块中的寄存器组mem初始化为“0”；所述存储模块中的数据地址addr初始化为“0”；

所述次级重排序电路中的输入缓存模块利用上一级的通信节点接收片上网络传输的数据包并存入同步FIFO中；所述终级重排序电路中的输入缓存模块利用目的通信节点接收片上网络传输的数据包并存入同步FIFO中；当所述同步FIFO存满时，反馈满信号Full给相应通信节点使其停止发包；

当所述读取模块检测到所述同步FIFO不为空时，产生读使能rd_en用于读取所述同步FIFO中数据包的头微片，并选出头微片中数据包序列信息pack_id；

所述序列生成模块检测到有头微片进入时或者接收到所述缓存输出模块反馈的请求标志seq时，计数器pack_cnt自增“1”；

所述判断模块读取所述序列生成模块中计数器pack_cnt的值和所述数据包序列信息pack_id并进行比较，若两者相同时产生一个输出标志out给所述直接输出模块，若两者不同，则产生一个存储标志store给所述存储模块；

所述终级重排序电路中的直接输出模块读取到所述输出标志out后，通过自身的计数器outdata_cnt将所述数据包中的头微片、体微片和尾微片完整的输出给所述数据包拆包模块；

所述次级重排序电路中的直接输出模块读取到所述输出标志out后，通过自身的计数器outdata_cnt将所述数据包中的头微片、体微片和尾微片完整的输出给目的通信节点；

所述存储模块读取到所述存储标志store后，通过自身的计数器store_cnt控制所述数据地址addr在自增“1”的同时，将对应的数据包中的头微片、体微片和尾微片依次存储至RAM中；所述存储模块将头微片地址存储到所述寄存器组mem中与数据包序列信息pack_id相对应位置的寄存器中；

所述缓存输出模块从所述序列生成模块读取计数器pack_cnt的值，并根据计数器pack_cnt的值从寄存器组mem中查找对应位置的寄存器数据，当所查找的寄存器数据不为“0”时，将相应寄存器数据作为头微片地址，通过缓存输出模块自身的计数器ram_cnt从RAM中将所述数据包中的头微片、体微片和尾微片依次输出，并反馈所述序列生成模块一个请求标志seq；

所述终级重排序电路中的缓存输出模块将所述数据包输出到所述数据包拆包模块中；

所述次级重排序电路中的缓存输出模块将所述数据包输出到下一级的通信节点或是目的通信节点中；

所述数据拆包模块接收所述重组缓存模块输出的数据包，并将所述数据包中体微片与尾微片的有效数据信息拆出后，发送给所述片上网络的计算节点。

本发明一种应用于片上网络中级数可变的重排序排序方法的特点按如下步骤进行：

步骤1、定义计数器pack_cnt，并根据预先设置在每个通信节点x方向和y方向的拆分比信息进行初始化；

定义寄存器组mem并初始化为“0”；定义数据地址addr初始化为“0”；

定义级数为i；定义n为预设最大级数；

步骤2、利用第i级通信节点接收片上网络传输的数据包并存入同步FIFO中，当所述同步FIFO存满时，反馈满信号Full给所述通信节点使得所述通信节点停止发包；

步骤3、当检测到所述同步FIFO不为空时，产生读使能rd_en用于读取所述同步FIFO中数据包的头微片，并选出头微片中数据包序列信息pack_id；

步骤4、当检测到有头微片进入时或者接收到反馈的请求标志seq时，计数器pack_cnt自增“1”；

步骤5、将计数器pack_cnt的值和所述数据包序列信息pack_id并进行比较，若两者相同时产生一个输出标志out，并执行步骤6；若两者不同，则产生一个存储标志store，并执行步骤7；

步骤6、通过自身的计数器outdata_cnt将所述数据包中的头微片、体微片和尾微片完整的输出给下一级通信节点；

步骤7、通过自身的计数器store_cnt控制所述数据地址addr在自增“1”的同时，将对应的数据包中的头微片、体微片和尾微片依次存储至RAM中；同时将头微片地址存储到所述寄存器组mem中与数据包序列信息pack_id相对应位置的寄存器中；

步骤8、根据计数器pack_cnt的值从寄存器组mem中查找对应位置的寄存器数据，当所查找的寄存器数据不为“0”时，将相应寄存器数据作为头微片地址，通过计数器ram_cnt从RAM中将所述数据包中的头微片、体微片和尾微片依次输出到i+1级通信节点中；

步骤9、判断i≥n是否成立，若成立，则执行步骤10；否则返回步骤2；

步骤10、将所述数据包中体微片与尾微片的有效数据信息拆出后，发送给所述片上网络的计算节点。

与现有技术相比，本发明的有益技术效果体现在：

1、本发明提出的重组缓存电路模块在排序过程中跳过正序数据包，只对乱序数据包排序，使用较少的硬件资源，相对于传统排序方式降低了电路整体延迟与功耗。

2、本发明提出的级数可变重排序缓存电路，在多级重排序时将排序电路负载分配至各个路由节点之间，多个重排序电路同时工作，从而保证电路负载均衡，避免乱序数据包大量堆积在终级重排序节点，降低了整体排序延迟。

附图说明

图1为本发明整体平台电路图；

图2为本发明所述重组缓存模块电路图；

图3为本发明多级重组序示意图；

图4为本发明不同缓存大小情况下对比实验结果图；

图5为本发明不同发包速率(处理延迟)情况下对比实验结果图；

图6为本发明中单级重排序与多级重排序对比实验结果图。

具体实施方式

在本实例中，如图1所示，片上网络为5x5的二维网络；

1个头微片，3个体微片和1个尾微片构成一个数据包，微片位宽为54位，微片第53位和第52位为微片标志位，其中01代表头微片，11代表体微片，10代表尾微片，第51位至第46位代表数据包中微片的序列号，第45位至第32位代表数据包的编号，第31位至第0位代表微片中包含的数据，如下所示：

Packet＝{flit_head[53:52],sequence[51:46],packet_id[45:32],data[31:0]}

在本实例中，一种应用于片上网络中级数可变的重排序电路，包括：一个终级重排序电路和n个次级重排序电路，如图3所示，源节点(1,1)为发送数据包的路由节点，目的节点(5,5)为接收数据包的路由节点，目标数据流如图3所示流动，每次注入50个数据包，图3中两个路由节点之间的数字代表两个节点之间传送的数据包数量；

片上网络中其余9条数据流为干扰流，源节点与目的节点分别为(1,2)至(4,3)，(1,4)至(5,3)，(3,1)至(4,5)，(4,2)至(1,5)，(2,2)至(5,4)，(3,3)至(4,6)，(1,3)至(6,6)，(4,1)至(2,5)，(2,1)至(4,4)；

终级重排序电路设置在片上网络的计算节点与通信节点之间，即节点(5,5)处，完成1至40号数据包排序；

次级重排序电路设置在片上网络任意两个通信节点之间，即通信节点(5,4)与通信节点(5,5)之间，完成40至50号数据包排序；

如图1所示，终级重排序电路和次级重排序电路均包括：输入缓存模块、重组缓存模块；如图2所示，重组缓存模块是由读取模块、序列生成模块、判断模块、存储模块、直接输出模块和缓存输出模块组成；其中，终级重排序电路还包括：数据包拆包模块；

终级重排序电路中的序列生成模块的计数器pack_cnt初始化为“1”；

次级重排序电路中的序列生成模块的计数器pack_cnt根据预先设置在每个通信节点x方向和y方向的拆分比信息进行初始化为“1”；

存储模块中的寄存器组mem初始化为“0”；存储模块中的数据地址addr初始化为“0”；

次级重排序电路中的输入缓存模块利用上一级的通信节点(5,4)接收片上网络传输的数据包并存入同步FIFO中；终级重排序电路中的输入缓存模块利用目的通信节点(5,5)接收片上网络传输的数据包并存入同步FIFO中；当同步FIFO存满时，反馈满信号Full给相应通信节点使其停止发包；

当读取模块检测到同步FIFO不为空时，产生读使能rd_en用于读取同步FIFO中数据包的头微片，并选出头微片中第45位至第32位数据包序列信息pack_id；

序列生成模块检测到有头微片进入时或者接收到缓存输出模块反馈的请求标志seq时，计数器pack_cnt自增“1”；

判断模块读取序列生成模块中计数器pack_cnt的值和数据包序列信息pack_id并进行比较，若两者相同时产生一个输出标志out给直接输出模块，若两者不同，则产生一个存储标志store给存储模块；

终级重排序电路中的直接输出模块读取到输出标志out后，通过自身的计数器outdata_cnt将数据包中的1个头微片、3个体微片和1个尾微片完整的输出给数据包拆包模块；

次级重排序电路中的直接输出模块读取到输出标志out后，通过自身的计数器outdata_cnt将数据包中的1个头微片、3个体微片和1个尾微片完整的输出给目的通信节点；

存储模块读取到存储标志store后，通过自身的计数器store_cnt控制数据地址addr在自增“1”的同时，将对应的数据包中的1个头微片、3个体微片和1个尾微片依次存储至RAM中；存储模块将头微片地址存储到寄存器组mem中与数据包序列信息pack_id相对应位置的寄存器中；

缓存输出模块从序列生成模块读取计数器pack_cnt的值，并根据计数器pack_cnt的值从寄存器组mem中查找对应位置的寄存器数据，当所查找的寄存器数据不为“0”时，将相应寄存器数据作为头微片地址，通过缓存输出模块自身的计数器ram_cnt从RAM中将数据包中的1个头微片、3个体微片和1个尾微片依次输出，并反馈序列生成模块一个请求标志seq；

终级重排序电路中的缓存输出模块将数据包输出到数据包拆包模块中；

次级重排序电路中的缓存输出模块将数据包输出到目的通信节点(5,5)中；

数据拆包模块接收重组缓存模块输出的数据包，并将数据包中体微片与尾微片第31位至第0位有效数据信息拆出后，发送给片上网络的计算节点。

在本实例中，如图3所示，一种应用于片上网络中级数可变的重排序排序方法，按如下步骤进行：

步骤1、定义计数器pack_cnt，并根据预先设置在每个通信节点x方向和y方向的拆分比信息进行初始化为“1”；

定义寄存器组mem并初始化为“0”；定义数据地址addr初始化为“0”；

定义级数为i；定义n＝2为预设最大级数；

步骤2、利用第1级通信节点(5,4)接收片上网络传输的数据包并存入同步FIFO中，当同步FIFO存满时，反馈满信号Full给通信节点使得通信节点停止发包；

步骤3、当检测到同步FIFO不为空时，产生读使能rd_en用于读取同步FIFO中数据包的头微片，并选出头微片中第45位至第32位数据包序列信息pack_id；

步骤4、当检测到有头微片进入时或者接收到反馈的请求seq标志时，计数器pack_cnt自增“1”；

步骤5、将计数器pack_cnt的值和数据包序列信息pack_id并进行比较，若两者相同时产生一个输出标志out，并执行步骤6；若两者不同，则产生一个存储标志store，并执行步骤7；

步骤6、通过自身的计数器outdata_cnt将数据包中的1个头微片、3个体微片和1个尾微片完整的输出给下一级通信节点(5,5)；

步骤7、通过自身的计数器store_cnt控制数据地址addr在自增“1”的同时，将对应的数据包中的1个头微片、3个体微片和1个尾微片依次存储至RAM中；同时将头微片地址存储到寄存器组mem中与数据包序列信息pack_id相对应位置的寄存器中；

步骤8、根据计数器pack_cnt的值从寄存器组mem中查找对应位置的寄存器数据，当所查找的寄存器数据不为“0”时，将相应寄存器数据作为头微片地址，通过计数器ram_cnt从RAM中将数据包中的1个头微片、3个体微片和1个尾微片依次输出到2级通信节点中；

步骤9、判断(i＝2)≥(n＝2)是否成立，若成立，则执行步骤10；否则返回步骤2；

步骤10、将数据包中体微片与尾微片第31位至第0位有效数据信息拆出后，发送给片上网络的计算节点。

如图4，图5所示，以2012年1月《IEEE TRANSACTIONS ON COMPUTER-AIDED DESIGNOF INTEGRATED CIRCUITS AND SYSTEMS》第31卷第一期第146-159页文章‘Memory-Efficient On-Chip Network withAdaptive Interface’中的排序电路为基准实验，对比不同缓存大小，不同发包速率情况下的延迟，本发明电路排序延迟更低，平均优化15.58％和32.65％；当电路工作在1GHz频率，重排序电路功耗为24mw，相对于基准实验37mw，功耗降低了35.14％。

如图6所示，对比只设置终级的单级重排序电路，设置次级与终极的多级重排序电路在本实例情况下延迟更低，平均优化12.15％。

Claims (2)

1.一种应用于片上网络中级数可变的重排序电路，其特征包括：一个终级重排序电路和n个次级重排序电路；

所述终级重排序电路设置在所述片上网络的计算节点与通信节点之间；

所述次级重排序电路设置在所述片上网络任意两个通信节点之间；

所述终级重排序电路和所述次级重排序电路均包括：输入缓存模块、重组缓存模块；所述重组缓存模块是由读取模块、序列生成模块、判断模块、存储模块、直接输出模块和缓存输出模块组成；其中，所述终级重排序电路还包括：数据包拆包模块；

所述终级重排序电路中的序列生成模块的计数器pack_cnt初始化为“1”；

所述次级重排序电路中的序列生成模块的计数器pack_cnt根据预先设置在每个通信节点x方向和y方向的拆分比信息进行初始化；

所述存储模块中的寄存器组mem初始化为“0”；所述存储模块中的数据地址addr初始化为“0”；

所述次级重排序电路中的输入缓存模块利用上一级的通信节点接收片上网络传输的数据包并存入同步FIFO中；所述终级重排序电路中的输入缓存模块利用目的通信节点接收片上网络传输的数据包并存入同步FIFO中；当所述同步FIFO存满时，反馈满信号Full给相应通信节点使其停止发包；

当所述读取模块检测到所述同步FIFO不为空时，产生读使能rd_en用于读取所述同步FIFO中数据包的头微片，并选出头微片中数据包序列信息pack_id；

所述序列生成模块检测到有头微片进入时或者接收到所述缓存输出模块反馈的请求标志seq时，计数器pack_cnt自增“1”；

所述判断模块读取所述序列生成模块中计数器pack_cnt的值和所述数据包序列信息pack_id并进行比较，若两者相同时产生一个输出标志out给所述直接输出模块，若两者不同，则产生一个存储标志store给所述存储模块；

所述终级重排序电路中的直接输出模块读取到所述输出标志out后，通过自身的计数器outdata_cnt将所述数据包中的头微片、体微片和尾微片完整的输出给所述数据包拆包模块；

所述次级重排序电路中的直接输出模块读取到所述输出标志out后，通过自身的计数器outdata_cnt将所述数据包中的头微片、体微片和尾微片完整的输出给目的通信节点；

所述存储模块读取到所述存储标志store后，通过自身的计数器store_cnt控制所述数据地址addr在自增“1”的同时，将对应的数据包中的头微片、体微片和尾微片依次存储至RAM中；所述存储模块将头微片地址存储到所述寄存器组mem中与数据包序列信息pack_id相对应位置的寄存器中；

所述缓存输出模块从所述序列生成模块读取计数器pack_cnt的值，并根据计数器pack_cnt的值从寄存器组mem中查找对应位置的寄存器数据，当所查找的寄存器数据不为“0”时，将相应寄存器数据作为头微片地址，通过缓存输出模块自身的计数器ram_cnt从RAM中将所述数据包中的头微片、体微片和尾微片依次输出，并反馈所述序列生成模块一个请求标志seq；

所述终级重排序电路中的缓存输出模块将所述数据包输出到所述数据包拆包模块中；

所述次级重排序电路中的缓存输出模块将所述数据包输出到下一级的通信节点或是目的通信节点中；

所述数据拆包模块接收所述重组缓存模块输出的数据包，并将所述数据包中体微片与尾微片的有效数据信息拆出后，发送给所述片上网络的计算节点。

2.一种应用于片上网络中级数可变的重排序排序方法，其特征按如下步骤进行：

步骤1、定义计数器pack_cnt，并根据预先设置在每个通信节点x方向和y方向的拆分比信息进行初始化；

定义寄存器组mem并初始化为“0”；定义数据地址addr初始化为“0”；

定义级数为i；定义n为预设最大级数；

步骤2、利用第i级通信节点接收片上网络传输的数据包并存入同步FIFO中，当所述同步FIFO存满时，反馈满信号Full给所述通信节点使得所述通信节点停止发包；

步骤3、当检测到所述同步FIFO不为空时，产生读使能rd_en用于读取所述同步FIFO中数据包的头微片，并选出头微片中数据包序列信息pack_id；

步骤4、当检测到有头微片进入时或者接收到反馈的请求标志seq时，计数器pack_cnt自增“1”；

步骤5、将计数器pack_cnt的值和所述数据包序列信息pack_id并进行比较，若两者相同时产生一个输出标志out，并执行步骤6；若两者不同，则产生一个存储标志store，并执行步骤7；

步骤6、通过自身的计数器outdata_cnt将所述数据包中的头微片、体微片和尾微片完整的输出给下一级通信节点；

步骤7、通过自身的计数器store_cnt控制所述数据地址addr在自增“1”的同时，将对应的数据包中的头微片、体微片和尾微片依次存储至RAM中；同时将头微片地址存储到所述寄存器组mem中与数据包序列信息pack_id相对应位置的寄存器中；

步骤8、根据计数器pack_cnt的值从寄存器组mem中查找对应位置的寄存器数据，当所查找的寄存器数据不为“0”时，将相应寄存器数据作为头微片地址，通过计数器ram_cnt从RAM中将所述数据包中的头微片、体微片和尾微片依次输出到i+1级通信节点中；

步骤9、判断i≥n是否成立，若成立，则执行步骤10；否则返回步骤2；

步骤10、将所述数据包中体微片与尾微片的有效数据信息拆出后，发送给所述片上网络的计算节点。

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