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CN105789058A - 中介层嵌置于加强层中的线路板及其制作方法 - Google Patents

中介层嵌置于加强层中的线路板及其制作方法 Download PDF

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CN105789058A
CN105789058A CN201610023302.XA CN201610023302A CN105789058A CN 105789058 A CN105789058 A CN 105789058A CN 201610023302 A CN201610023302 A CN 201610023302A CN 105789058 A CN105789058 A CN 105789058A
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CN
China
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interposer
sacrificial carrier
resin molded
substrate
layer
Prior art date
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Application number
CN201610023302.XA
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English (en)
Inventor
林文强
王家忠
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Bridge Semiconductor Corp
Original Assignee
Bridge Semiconductor Corp
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Publication date
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Abstract

本发明具有中介层的线路板特征在于，中介层嵌置于加强层中，且增层电路设置于加强层上，藉此，加强层所具有的机械强度可避免线路板发生弯翘情况。此外，该中介层可提供初级的扇出路由，而该增层电路则提供进一步的扇出路由，以进一步将中介层的垫尺寸及垫间距放大。

Description

中介层嵌置于加强层中的线路板及其制作方法
技术领域
本发明涉及一种线路板，尤其涉及一种中介层嵌置于树脂模制加强层中的线路板及其制作方法。
背景技术
就高脚数半导体芯片封装及组体而言，其必需提供高密度线路板，以供半导体芯片接置其上，进而将芯片I/O垫布线成具有更大的垫间距，以达可靠的板级组装(board-levelassembly)。例如，美国专利案号9,060,455、9,089,041、8,859,912及8,797,757公开的各种无核心层基板，即是为了芯片的扇出路由。相比于具有核心层的基板，无核心层基板具有较低寄生电阻、较低电感及电容等优点。最重要的是，无核心层基板的互连密度相比于现有的具有核心层的基板高很多，这是应用于精细间距及高I/O所需的重要特性。然而，由于无核心层基板容易因工艺中重复加热及冷却而发生弯翘，因而仍无法被普遍采用。美国专利案号8,860,205、7,981,728及7,902,660企图解决此问题却收效甚微。
更糟的是，由于半导体芯片的热膨胀系数(硅约3至4ppm)比有机基板(环氧树脂约15ppm)来的低，故常因热膨胀系数(CTE)不匹配而导致界面应力，使得芯片级连接(chip-levelconnection)的可靠度不佳。
因为上述理由及以下所述的其他理由，目前亟需发展一种新式线路板，以满足高效能IC封装的需求，并改善信号完整度，且达到较高生产合格率、较高可靠度及较低成本。
发明内容
本发明的主要目的是提供一种线路板，其是将一无机中介层结合于线路板中，以用于接置半导体芯片，使具有低热膨胀系数(CTE)且高模数的中介层可提供可靠的芯片连接界面。
本发明的另一目的是提供一种线路板，其是将该中介层嵌置于树脂模制加强层中，以避免线路板发生弯翘，可改善线路板的机械可靠度。
本发明的再一目的是提供一种线路板，其中该树脂模制加强层包含有一基底及一凸起部，该凸起部自基底凸起，以加强基底及嵌置中介层的刚度。
本发明的又一目的是提供一种线路板，其是将该中介层与增层电路电性耦接，以提供阶段式的扇出路由，可改善生产合格率且降低成本。
依据上述及其他目的，本发明提供一种线路板，其包括一树脂模制加强层、一中介层及一增层电路。于一较佳实施例中，该树脂模制加强层包含有一基底及自该基底第一表面凸起的一凸起部，且可对中介层及增层电路提供高模数抗弯平台；该中介层嵌置于树脂模制加强层的基底中，并对后续组装其上的芯片提供初级的扇出路由，以避免I/O垫间距紧密而可能导致微盲孔未连接上接合垫的问题；增层电路设置于基底的相对第二表面上，并电性耦接至中介层，以提供第二级的扇出路由，将中介层的垫尺寸及垫间距进一步放大。
在另一方案中，本发明提供一种中介层嵌置于加强层中的线路板，其包括：一树脂模制加强层，其包括一基底及一凸起部，该凸起部自该基底的一第一表面凸起；一中介层，其包括多个接合垫、多个接触垫及多个金属化导孔，其中这些接合垫位于其第一表面处，这些接触垫位于其相对的第二表面处，且这些金属化导孔电性耦接这些接合垫与这些接触垫，其中该中介层嵌置于该基底中，且该中介层的该第一表面与该基底的该第一表面朝向同一方向，同时该中介层的该第一表面未被该基底所覆盖；以及一增层电路，其位于该基底的一相对第二表面上，其中该增层电路电性耦接至该中介层的这些接触垫，且包括侧向延伸超过该中介层外围边缘的至少一导线。
在又一方案中，本发明提供一种中介层嵌置于加强层中的线路板制作方法，其包括下述步骤：提供一中介层半成品，其包含具有一第一表面及一相对第二表面的一基板、位于该基板的该第一表面处的多个接合垫、以及多个金属化导孔，其中这些金属化导孔的每一个均形成于该基板中，并且具有电性耦接至这些接合垫的一第一端、以及与该基板的该第二表面保持距离的一相对第二端；藉由一粘合剂，将该中介层半成品贴附于一牺牲载板上，其中该基板的该第一表面面向该牺牲载板；形成一树脂模制加强层，其覆盖该牺牲载板，并侧向环绕该中介层半成品及该牺牲载板；移除部分该树脂模制加强层及部分该中介层半成品，以显露这些金属化导孔的这些第二端，并使该基板具有与这些金属化导孔的这些第二端实质上共平面的一外露第二表面；在该基板的该外露第二表面上形成多个接触垫，以制作完成一中介层，其中该中介层包括分别位于其相对第一表面及第二表面上的这些接合垫及这些接触垫、以及电性耦接至这些接触垫及这些接合垫的这些金属化导孔；形成一增层电路，其覆盖该中介层的该第二表面及该树脂模制加强层，并电性耦接至该中介层的这些接触垫，且包括侧向延伸超过该中介层外围边缘的至少一导线；以及移除该牺牲载板及该粘合剂，以显露该中介层的这些接合垫。
在再一方案中，本发明提供另一种中介层嵌置于加强层中的线路板制作方法，其包括下述步骤：提供一中介层，其包括多个接合垫、多个接触垫及多个金属化导孔，这些接合垫位于其第一表面处，这些接触垫位于其相对的第二表面处，且这些金属化导孔电性耦接这些接合垫与这些接触垫；藉由一粘合剂，将该中介层贴附于一牺牲载板上，其中该中介层的该第一表面面向该牺牲载板；形成一树脂模制加强层，其覆盖该牺牲载板，并侧向环绕该中介层及该牺牲载板；形成一增层电路，其覆盖该中介层的该第二表面及该树脂模制加强层，并电性耦接至该中介层的这些接触垫，且包括侧向延伸超过该中介层外围边缘的至少一导线；以及移除该牺牲载板及该粘合剂，以显露该中介层的这些接合垫。
除非特别描述或必须依序发生的步骤，上述步骤的顺序并不限于以上所列，且可根据所需设计而变化或重新安排。
本发明的线路板制作方法具有许多优点。举例来说，特别具有优势的作法是，在形成增层电路前将树脂模制加强层与牺牲载板及中介层(或其半成品)整合为一体，其原因在于，该树脂模制加强层可与该牺牲载板共同提供一稳定的平台，以供增层电路的形成，且当需形成多层线路层时，此作法可避免发生严重的弯曲问题。此外，通过两阶段步骤以形成芯片的互连基板是有利的，其原因在于，中介层可提供初级的扇出路由及CTE相匹配的界面，而增层电路可提供上组件与下组件间进一步的扇出路由以及水平互连。
本发明的上述及其他特征与优点可通过下述较佳实施例的详细叙述更加清楚明了。
附图说明
参考附图，本发明可通过下述较佳实施例的详细叙述更加清楚明了，其中：
图1和2分别为本发明第一实施方案中，具有盲孔的基板剖视图和底部立体示意图；
图3为本发明第一实施方案中，图1结构上形成金属化导孔的剖视图；
图4和5分别为本发明第一实施方案中，图3结构上形成底侧线路，以完成中介层面板半成品的剖视图和底部立体视图；
图6和7分别为本发明第一实施方案中，图4和5的面板尺寸结构切割后的剖视图和底部立体示意图；
图8和9分别为本发明第一实施方案中，对应于图6和7切离单元的中介层半成品剖视图和底部立体示意图；
图10和11分别为本发明第一实施方案中，于牺牲载板上形成定位件的剖视图和顶部立体示意图；
图12为本发明第一实施方案中，通过粘合剂将图8中介层半成品贴附至图10牺牲载板上的剖视图；
图13和14分别为本发明第一实施方案中，图12的面板尺寸结构切割后的剖视图和顶部立体视图；
图15为本发明第一实施方案中，将对应于图13切离单元的次组体贴附至载膜的剖视图；
图16为本发明第一实施方案中，图15结构形成树脂模制加强层的剖视图；
图17为本发明第一实施方案中，移除部分图16结构的剖视图；
图18和19分别为本发明第一实施方案中，图17结构上形成顶侧线路的剖视图和顶部立体视图；
图20为本发明第一实施方案中，图19结构上形成介电层和盲孔的剖视图；
图21为本发明第一实施方案中，图20结构上形成导线的剖视图；
图22为本发明第一实施方案中，从图21结构移除载膜和牺牲载板的剖视图；
图23和24分别为本发明第一实施方案中，从图22结构移除粘合剂，以制作完成线路板的剖视图和底部立体视图；
图25为本发明第一实施方案中，半导体组件接置于图23线路板上的剖视图；
图26为本发明第一实施方案中，图25的面板尺寸结构切割后的剖视图；
图27为本发明第一实施方案中，对应于图26切离单元的半导体组体剖视图；
图28为本发明第二实施方案中，在牺牲载板上形成定位件的剖视图；
图29为本发明第二实施方案中，通过粘合剂将图8中介层半成品贴附至图28牺牲载板上的剖视图；
图30为本发明第二实施方案中，图29结构形成树脂模制加强层的剖视图；
图31为本发明第二实施方案中，移除部分图30结构的剖视图；
图32为本发明第二实施方案中，图31结构上形成顶侧线路的剖视图；
图33为本发明第二实施方案中，图32结构上形成介电层和盲孔的剖视图；
图34为本发明第二实施方案中，图33结构上形成导线的剖视图；
图35为本发明第二实施方案中，自图34结构移除牺牲载板和粘合剂的剖视图；
图36为本发明第二实施方案中，图35的面板尺寸结构切割后的剖视图；
图37为本发明第二实施方案中，对应于图36切离单元的线路板剖视图；
图38为本发明第二实施方案中，半导体组件接置于图37线路板上的半导体组体剖视图；
图39和40分别为本发明第三实施方案中，定位件形成于牺牲载板上的剖视图和顶部立体示意图；
图41和42分别为本发明第三实施方案中，中介层贴附至图39和40牺牲载板的剖视图和顶部立体示意图；
图43为本发明第三实施方案中，图41结构上形成树脂模制加强层的剖视图；
图44为本发明第三实施方案中，移除部分图43结构的剖视图；
图45为本发明第三实施方案中，图44结构上形成导线的剖视图；
图46为本发明第三实施方案中，自图45结构移除牺牲载板和粘合剂，以制作完成线路板的剖视图；
图47为本发明第四实施方案中，中介层于牺牲载板上的剖视图；
图48为本发明第四实施方案中，图47结构贴附至载膜并形成树脂模制加强层的剖视图；
图49为本发明第四实施方案中，移除部分图48结构的剖视图；
图50为本发明第四实施方案中，图49结构上形成介电层和金属层的剖视图；
图51为本发明第四实施方案中，图50结构上形成盲孔的剖视图；
图52为本发明第四实施方案中，图51结构上形成导线的剖视图；以及
图53为本发明第四实施方案中，自图52结构移除载膜、牺牲载板和粘合剂，以制作完成线路板的剖视图。
符号说明：
次组体10
线路板100、200、300、400
半导体组体110、210
第一表面101、311
第二表面102、103、313
第一端106
第二端107
盲孔104
中介层11
中介层半成品11’
基板111
接合垫112
接触垫114
金属化导孔116
底侧线路117
顶侧线路118
覆盖层119
牺牲载板13
凸块部131
凸缘部133
定位件14
粘合剂15
载膜20
树脂模制加强层30
凹穴301
基底31
凸起部33
增层电路40
金属层41
介电层411
盲孔413
导线415
导电盲孔417
半导体组件51
焊料凸块71
切割线L
具体实施方式
在下文中，将提供一些实施例以详细说明本发明的实施方案。本发明的优点以及功效将通过本发明下述内容而更为显著。在此说明所附附图简化过且做为例示用。附图中所示的组件数量、形状和尺寸可依据实际情况而进行修改，且组件的配置可能更为复杂。本发明中也可进行其他方面的实践或应用，且不偏离本发明所定义的精神和范畴的条件下，可进行各种变化以及调整。
实施例1
图1-24为本发明第一实施方案中，一种线路板的制作方法图，其包括一中介层11、定位件14、一树脂模制加强层30和一增层电路40。
图1和2分别为基板111的剖视图和底部立体视图，其包括第一表面101、相对的第二表面102、以及形成于第一表面101的盲孔104。该基板111可由硅、玻璃或陶瓷制成，并且具有50微米至500微米的厚度。盲孔104具有25微米至250微米的深度。在本实施方案中，基板111为硅晶圆并且具有200微米的厚度，盲孔104则具有150微米的深度。
图3为形成金属化导孔116后的剖视图。通过沉积金属于盲孔104中，以于基板111中形成金属化导孔116。每一金属化导孔116具有与基板111的第一表面101实质上共平面的第一端106，以及与基板111的第二表面102保持距离的相对第二端107。在硅基板的方案中，因为硅为半导体材料，因此在沉积金属前，盲孔104的侧壁需形成例如氧化硅层的绝缘/保护层(图上未绘示)。
图4和5分别为基板111的第一表面101上形成底侧线路117的剖视和底部立体视图。基板111的第一表面101可通过各种技术进行金属化，例如电镀、化学镀、蒸镀、溅镀或其组合。一旦达到所须的厚度后，施行金属图案化工艺以形成电性耦接至金属化导孔116第一端106的底侧线路117。如图5所示，这些底侧线路117包含有图案化的接合垫112数组，其与芯片I/O垫相符。同样地，在使用硅基板时，在形成线路前须先在基板表面上形成绝缘/保护层(图上未绘示)。
图6和7分别为将图4和5的面板尺寸结构切割成个别单件的剖视图和底部立体视图。如图所示，沿着切割线“L”，将图4和5的结构单离成个别的中介层半成品11’。
图8和9分别为个别中介层半成品11’的剖视图和底部立体视图，其中该中介层半成品11’包括一基板111、接合垫112和金属化导孔116。这些金属化导孔116形成于基板111中，且电性耦接至基板111第一表面101处的接合垫112。
图10和11分别为牺牲载板13上具有多组定位件14的剖视图和顶部立体示意图。牺牲载板13通常由铜、铝、铁、镍、锡、不锈钢或其他金属或合金制成，但也可由任何其他导电或非导电材料制成。牺牲载板13的厚度较佳为0.1毫米至2.0毫米。定位件14从牺牲载板13凸起，其厚度可为5至200微米。于本实施方案中，该牺牲载板13具有1.0毫米厚度，而定位件14具有50微米厚度。若使用导电的牺牲载板13，则定位件14通常透过金属(如铜)的图案化沉积法形成于牺牲载板13上，如电镀、化学镀、蒸镀、溅镀或其组合，并同时使用微影技术。或者，若是使用非导电的牺牲载板13，则可使用阻焊掩模(soldermask)或光阻材料以形成定位件14。如图11所示，每组定位件14由多个凸柱所组成，并与随后设置的图9中介层半成品11’的四角相符。然而，定位件的图案不限于此，其可具有防止随后设置的中介层半成品11’发生不必要位移的其他各种图案。举例来说，定位件14可由一连续或不连续的凸条所组成，并与随后设置的中介层半成品11’四侧边、两对角或四角相符。或者，定位件14可侧向延伸至牺牲载板13的外围边缘，并具有与随后设置的中介层半成品11’外围边缘相符的内周围边缘。
图12为图8中介层半成品11’通过粘合剂15贴附至牺牲载板13的剖视图。中介层半成品11’以其第一表面101面向牺牲载板13的方式贴附至牺牲载板13，且每组定位件14侧向对准并靠近每一中介层半成品11’的外围边缘。定位件14可控制中介层半成品11’放置的准确度。定位件14朝向上方向延伸超过中介层半成品11’的第一表面101，并且位于中介层半成品11’的四角外，同时于侧面方向上侧向对准中介层半成品11’的四角。由于定位件14侧向靠近且符合中介层半成品11’的四角，故其可避免中介层半成品11’于粘合剂固化时发生任何不必要的位移。定位件14与中介层半成品11’间的间隙较佳在约5至50微米的范围内。中介层半成品11’的贴附步骤亦可不使用定位件14。
图13和14分别为将图12的面板尺寸结构切割成个别单件的剖视图和顶部立体视图。如图所示，沿着切割线“L”，将图12的结构单离成个别的次组体10。
图15为将次组体10设置于载膜20上的剖视图，其中牺牲载板13贴附于载膜20上。载膜20通常为一胶布，且牺牲载板13通过载膜20的黏性而贴附于载膜20上。或者，可通过涂布额外的粘合剂，以将次组体10贴附至载膜20上。
图16为次组体10和载膜20上形成树脂模制加强层30的剖视图。该树脂模制加强层30可通过模制(molding)、树脂涂布或树脂层压方式形成。该树脂模制加强层30接触中介层半成品11’、牺牲载板13、定位件14和载膜20，并由上方覆盖中介层半成品11’、牺牲载板13、定位件14和载膜20，且环绕并同形披覆中介层半成品11’和牺牲载板13的侧壁。在本实施例中，该树脂模制加强层30由模制化合物(moldingcompound)所制成。
图17为金属化导孔116的第二端107从上方显露的剖视图。移除树脂模制加强层30和基板111的顶部区域，以使金属化导孔116的第二端107显露于基板111的外露第二表面103，其中移除方式通常通过抛光、研磨或激光技术。基板111的外露第二表面103与金属化导孔116的第二端107和树脂模制加强层30的顶部表面呈实质上共平面。
图18和19分别为通过金属沉积和图案化工艺形成顶侧线路118的剖视图和顶部立体视图。顶侧线路118侧向延伸于基板111的第二表面103上，并且电性耦接至金属化导孔116的第二端107。如图19所示，这些顶侧线路118包含有图案化的接触垫114数组，其垫尺寸和垫间距大于接合垫112的垫尺寸和垫间距。
进行至此阶段，已制作完成中介层11，其中每一中介层11包含有位于第一表面101上的接合垫112、位于相反第二表面103上的接触垫114、以及电性耦接接合垫112和接触垫114的金属化导孔116。据此，中介层11可提供初级的扇出路由，以确保下一级增层电路互连具有较高的生产合格率。
图20为介电层411层压/涂布于中介层11和树脂模制加强层30上并于介电层411中形成盲孔413的剖视图。介电层411接触中介层11和树脂模制加强层30，并由上方覆盖且侧向延伸于中介层11和树脂模制加强层30上。该介电层411通常具有50微米的厚度，且可由环氧树脂、玻璃环氧树脂、聚酰亚胺或其类似物所制成。于形成介电层411后，可通过各种技术形成盲孔413，如激光钻孔、电浆蚀刻和微影技术，其中盲孔413通常具有50微米的直径。可使用脉冲激光提高激光钻孔效能。或者，可使用扫描激光束，并搭配金属光罩。盲孔413延伸穿过介电层411，并对准中介层11的接触垫114。
参考图21，通过金属沉积和金属图案化工艺，于介电层411上形成导线415。导线415自中介层11的接触垫114朝上延伸，并填满盲孔413，以形成直接接触接触垫114的导电盲孔417，同时侧向延伸于介电层411上。因此，导线415可提供X和Y方向的水平信号路由以及穿过盲孔413的垂直路由，以作为中介层11的接触垫114的电性连接。
导线415可通过各种技术沉积为单层或多层，如电镀、化学镀、蒸镀、溅镀或其组合。举例来说，首先通过将该结构浸入活化剂溶液中，使介电层411与化学镀铜产生触媒反应，接着以化学镀方式被覆一薄铜层作为晶种层，然后以电镀方式将所需厚度的第二铜层形成于晶种层上。或者，在晶种层上沉积电镀铜层前，该晶种层可通过溅镀方式形成如钛/铜的晶种层薄膜。一旦达到所需的厚度，即可使用各种技术图案化被覆层，以形成导线415，如湿蚀刻、电化学蚀刻、激光辅助蚀刻或其组合，并使用蚀刻光罩(图未示)，以定义出导线415。
此阶段已于中介层11和树脂模制加强层30上制作完成增层电路40。在此图中，该增层电路40包括一介电层411和导线415。
图22为移除载膜20和牺牲载板13后的剖视图。自牺牲载板13和树脂模制加强层30移除载膜20后，接着再移除牺牲载板13。牺牲载板13可通过各种方式移除，如使用酸性溶液(如氯化铁、硫酸铜溶液)或碱性溶液(如氨溶液)的湿蚀刻、电化学蚀刻或在机械方式(如钻孔或端铣)后再进行化学蚀刻。在某些实例中，定位件14可能与牺牲载板13一同被移除。
图23和24分别为移除粘合剂15后的剖视图和底部立体视图。粘合剂15通常是通过蚀刻技术而从中介层11的第一表面101移除，如反应性离子蚀刻、电浆蚀刻、激光剥蚀(laserablation)或其组合。藉此，中介层11第一表面101处的接合垫112可从凹穴301显露。
此阶段已制作完成线路板100，其包括中介层11、定位件14、一树脂模制加强层30和一增层电路40。在此图中，树脂模制加强层30包含一基底31和自基底31的第一表面311凸起的一凸起部33。由于粘合剂15(于前面步骤中被用于进行中介层贴附步骤)的厚度事实上是几乎可以忽略的，故基底31的第一表面311与中介层11的接合垫112外表面呈实质上共平面。此外，中介层11的第二表面103则与基底31的相对第二表面313呈实质上共平面。
图25为半导体组件51接置于中介层11上的剖视图，其中该半导体组件51绘示成一芯片进行说明。半导体组件51以覆晶方式透过焊料凸块71而接置于中介层11显露的接合垫112上。
图26为将图25的面板尺寸结构切割成个别单件的剖视图。如图所示，沿着切割线“L”，将该面板尺寸结构(其中半导体组件51电性耦接至面板尺寸的线路板100)单离成个别的半导体组体110。
图27为个别半导体组体110的剖视图，其中该半导体组体110包括一线路板100和半导体组件51。在此图中，该线路板100包括一中介层11、一组定位件14、一树脂模制加强层30和一增层电路40。
树脂模制加强层30(由基底31和凸起部33所组成)的弹性模量大于增层电路40的弹性模量，且其可提供机械支撑避免线路板100发生弯翘状况。在此图中，该基底31侧向环绕中介层11的外围边缘，且其部分第一表面311从凹穴301显露，而凸起部33自基底31的第一表面311凸起，并且侧向环绕凹穴301。藉此，基底31可对中介层11和增层电路40提供机械支撑，而凸起部33可使线路板100具有较厚的外围边缘，并加强基底31和中介层11的刚度(stiffness)。
中介层11埋置于基底31中，且其第一表面101从凹穴底部显露，而定位件14则位于中介层11的第一表面101周围，并与中介层11的四角相符。中介层11包含导线图案，且该导线图案由接合垫112的较细微间距扇出至接触垫114的较粗间距。因此，中介层11可对接置于接合垫112(自凹穴底部显露)上的芯片提供初级的扇出路由。此外，相比于增层电路40，中介层11具有较小的热膨胀系数(CTE)和较高模量，故可对芯片提供可靠的连接接口。
增层电路40设置于基底31的第二表面313上，且实质上具有树脂模制加强层30的基底31与中介层11的结合表面积。增层电路40包括侧向延伸超过中介层11外围边缘的导线415，并且透过增层电路40的导电盲孔417而电性耦接至中介层11的接触垫114，以对中介层11提供扇出路由。
半导体组件51设置于凹穴301内，并以覆晶方式透过焊料凸块71而接置于中介层11显露的接合垫112上。
实施例2
图28-37为本发明第二实施方案的线路板制作方法图，其中该制法并未使用载膜。
为了简要说明的目的，上述实施例1中任何可作相同应用的叙述皆并于此，且无须再重复相同叙述。
图28为牺牲载板13上具有多组定位件14的剖视图。于本实施方案中，该牺牲载板13在定位件14形成于牺牲载板13上后，再被加工成具有多个凸块部131和一凸缘部133的构型，此构型通常可通过蚀刻或机械雕刻(carving)的方式来形成。在此，这些凸块部131从凸缘部133凸起，且可具有0.1至1.0毫米的凸出高度，而凸缘部133则位于凸块部131的底部周围，并且自凸块部131侧向延伸。于本实施方案中，每一凸块部131由凸缘部133凸出0.3毫米高度，而每一定位件14则由凸块部131凸出50微米高度。
图29为图8的中介层半成品11’通过粘合剂15贴附至牺牲载板13的剖视图。中介层半成品11’贴附至牺牲载板13的凸块部131上，且其第一表面101面向牺牲载板13，而定位件14侧向对准并靠近中介层半成品11’的外围边缘。
图30为中介层半成品11’和牺牲载体13上形成树脂模制加强层30的剖视图。该树脂模制加强层30接触中介层半成品11’和牺牲载板13的凸块部131和凸缘部133，并由上方覆盖中介层半成品11’和牺牲载板13的凸块部131和凸缘部133，且环绕并同形披覆中介层半成品11’的侧壁以和牺牲载板13的凸块部131侧壁。
图31为金属化导孔116的第二端107自上方显露的剖视图。移除树脂模制加强层30和基板111的顶部区域，以使金属化导孔116的第二端107显露于基板111的外露第二表面103。基板111的外露第二表面103与金属化导孔116的第二端107和树脂模制加强层30的顶部表面呈实质上共平面。
图32为通过金属沉积和图案化工艺形成顶侧线路118的剖视图。顶侧线路118侧向延伸于基板111的第二表面103上，同时电性耦接至金属化导孔116的第二端107，且包含有图案化的接触垫114数组。
进行到该阶段，已制作完成中介层11，其中每一中介层11包含有位于第一表面101上的接合垫112、位于相反第二表面103上的接触垫114、以及电性耦接接合垫112和接接触垫114的金属化导孔116。
图33为介电层411层压/涂布于中介层11和树脂模制加强层30上并于介电层411中形成盲孔413的剖视图。介电层411接触中介层11和树脂模制加强层30，并由上方覆盖且侧向延伸于中介层11和树脂模制加强层30上。盲孔413延伸穿过介电层411，并对准中介层11的接触垫114。
参考图34，通过金属沉积和金属图案化工艺，于介电层411上形成导线415。导线415自中介层11的接触垫114朝上延伸，并填满盲孔413，以形成直接接触接触垫114的导电盲孔417，同时侧向延伸于介电层411上。
图35为移除牺牲载板13和粘合剂15后的剖视图。藉此，中介层11第一表面101处的接合垫112可从凹穴301显露，以作为连接芯片的电性接点。如上实施例1中所述，由于粘合剂15(用于中介层的步骤贴附)的厚度事实上是几乎可以忽略的，故树脂模制加强层30从凹穴301所显露的表面会与中介层11的接合垫112外表面呈实质上共平面。
图36为将图35的面板尺寸结构切割成个别单件的剖视图。如图所示，沿着切割线“L”，将图35的面板尺寸结构单离成个别的线路板200。
图37为个别线路板200的剖视图，其中该线路板200包括一中介层11、一组定位件14、一树脂模制加强层30和一增层电路40。在该图中，该树脂模制加强层30包含一基底31和一凸起部33，而该增层电路40包含位于基底31上的一介电层411、和电性耦接至中介层11接触垫114的导线415。
中介层11嵌置于树脂模制加强层30的基底31中，且定位件14位于中介层11的第一表面101周围。中介层11的接合垫112从凹穴301显露，以由上方提供连接芯片用的电性接点。树脂模制加强层30的基底31由中介层11的侧壁侧向延伸至线路板200的外围边缘，且其第一表面311于向上方向上与中介层11的接合垫112外表面呈实质上共平面，而其相对的第二表面313于向下方向上与中介层11的第二表面103呈实质上共平面。树脂模制加强层30的凸起部33由基底31的第一表面311凸起，以使线路板200具有较厚的外围边缘。增层电路40位于基底31的第二表面313上，且包含有电性耦接至中介层11接触垫114的导线415，其中导线415侧向延伸超过中介层11的外围边缘，以对中介层11提供扇出路由。
图38为半导体组件51接置于图37线路板200上的半导体组体210剖视图，其中该半导体组件51绘示成一芯片进行说明。半导体组件51以覆晶方式透过焊料凸块71而接置于中介层11显露的接合垫112上。
实施例3
图39-46为本发明第三实施方案的线路板制作方法图，其包括将已完成的中介层成品贴附至牺牲载板上的步骤。
为了简要说明的目的，上述实施例中任何可作相同应用的叙述皆并于此，且无须再重复相同叙述。
图39和40分别为牺牲载板13上具有一定位件14的剖视图和顶部立体视图。在本实施方案中，该牺牲载板13被加工成具有一凸块部131和一凸缘部133的构型，接着再于牺牲载板13的凸块部131上形成定位件14。在此，凸块部131从凸缘部133凸起，而凸缘部133则自凸块部131侧向延伸。此外，如图40所示，自凸块部131凸起的定位件14由连续凸条所组成，并且与后续设置的中介层四侧边相符。
图41和42分别为中介层11贴附至牺牲载板13的剖视图和顶部立体示意图。该中介层11包括接合垫112于第一表面101、接触垫114于相对第二表面103、以及电性耦接接合垫112与接触垫114的金属化导孔116。中介层11可为硅中介层、玻璃中介层或陶瓷中介层，其厚度可为50微米至500微米。在本实施方案中，中介层11的厚度为200微米。中介层11通过粘合剂15贴附至牺牲载板13的凸块部131上，其中中介层11的第一表面101面向牺牲载板11并与粘合剂15接触。此外，通过定位件14，可将中介层11置放于预定位置上，其中定位件14侧向对准并靠近中介层11的外围边缘。由于定位件14自牺牲载板13的凸块部131朝向上方向延伸超过中介层11的第一表面101，故可限制中介层11避免发生侧向位移。中介层11的贴附步骤亦可不使用定位件14。例如，当中介层11的第二表面103处具有较大的垫尺寸和间距时，即使未使用定位件14来控制中介层11置放的准确度，随后于中介层11上形成增层电路时，也不会造成微盲孔的连接失败。
图43为中介层11和牺牲载体13上形成树脂模制加强层30的剖视图。该树脂模制加强层30接触中介层11和牺牲载板13的凸块部131和凸缘部133，并由上方覆盖中介层11和牺牲载板13的凸块部131和凸缘部133，且环绕并同形披覆中介层11的侧壁以及牺牲载板13的凸块部131侧壁。
图44为中介层11的接触垫114自上方显露的剖视图。移除部分树脂模制加强层30，以使树脂模制加强层30的顶部表面于向上方向上与接触垫114的外表面呈实质上共平面。
图45为通过金属沉积和图案化工艺形成导线415的剖视图。导线415侧向延伸于中介层11的接触垫114和树脂模制加强层30上，并且侧向延伸超过中介层11的外围边缘。
图46为移除牺牲载板13和粘合剂15后的剖视图。藉此，中介层11第一表面101处的接合垫112可从凹穴301显露，以作为连接芯片的电性接点。如上实施例1中所述，由于粘合剂15(用于中介层的步骤贴附)的厚度事实上是几乎可以忽略的，故树脂模制加强层30从凹穴301所显露的表面会与中介层11的接合垫112外表面呈实质上共平面。
据此，如图46所示，已完成的线路板300包括一中介层11、一定位件14、一树脂模制加强层30和一增层电路40。在此图中，该树脂模制加强层30包含一基底31和一凸起部33，而该增层电路40包含位于基底31上且与中介层11接触垫114直接接触的导线415。
中介层11嵌置于树脂模制加强层30的基底31中，且定位件14位于中介层11的第一表面101周围。中介层11的接合垫112从凹穴301显露。树脂模制加强层30的基底31第一表面311与中介层11的接合垫112外表面呈实质上共平面，而其相对的第二表面313与接触垫114的外表面呈实质上共平面。树脂模制加强层30的凸起部33由基底31的第一表面311凸起，并侧向环绕凹穴301。增层电路40位于基底31的第二表面313上，且包含有电性耦接至中介层11接触垫114并侧向延伸于基底31第二表面313上的导线415。
实施例4
图47-53为本发明第四实施方案的线路板制作方法图，该制法使用载膜，且中介层的第二表面上更包含有一覆盖层。
为了简要说明的目的，上述实施例中任何可作相同应用的叙述皆并于此，且无须再重复相同叙述。
图47为次组体10的剖视图，其包括一中介层11、一牺牲载板13和一定位件14。该中介层11与图41中所示的中介层11相似，只是差异处在于，本实施方案的中介层11更包括位于第二表面103上的一覆盖层119。中介层11通过粘合剂15贴附至牺牲载板13，其第一表面101面向牺牲载板13，且定位件14靠近中介层11的外围边缘。
图48为次组体10设置于载膜20上并于次组体10和载膜20上形成树脂模制加强层30的剖视图。次组体10以牺牲载板13直接接触载膜20的方式贴附至载膜20。将次组体10放置于载膜20上后，形成树脂模制加强层30，以由上方覆盖次组体10和载膜20。
图49为中介层11的接触垫114自上方显露的剖视图。移除树脂模制加强层30和覆盖层119的顶部区域，以于向上方向上显露中介层11的接触垫114。在此图中，接触垫114、覆盖层119和树脂模制加强层30于其顶部表面处彼此呈实质上共平面。
图50为介电层411/金属层41层压/涂布于中介层11和树脂模制加强层30上的剖视图。介电层411接触中介层11的接触垫114/覆盖层119、金属层41和树脂模制加强层30，并夹置于中介层11的接触垫114/覆盖层119与金属层41之间，以及树脂模制加强层30与金属层41之间。
图51为形成盲孔413以显露中介层11接触垫114的剖视图。在此，盲孔413延伸穿过金属层41和介电层411，并对准中介层11的接触垫114。
参考图52，通过金属沉积和金属图案化工艺，于介电层411上形成导线415。导线415自中介层11的接触垫114朝上延伸，并填满盲孔413，以形成直接接触接触垫114的导电盲孔417，同时侧向延伸于介电层411上。
图53为移除载膜20、牺牲载板13和粘合剂15后的剖视图。藉此，中介层11第一表面101处的接合垫112可凹穴301显露，以作为连接芯片的电性接点。如上实施例1中所述，由于粘合剂15(用于中介层的步骤贴附)的厚度事实上是几乎可以忽略的，故树脂模制加强层30从凹穴301所显露的表面会与中介层11的接合垫112外表面呈实质上共平面。
据此，如图53所示，已完成的线路板400包括一中介层11、一定位件14、一树脂模制加强层30和一增层电路40。在此图中，该树脂模制加强层30包含一基底31和一凸起部33，而该增层电路40包含一介电层411和导线415。
中介层11嵌置于树脂模制加强层30的基底31中，且包含有作为电性接点的接合垫112，其中接合垫112位于凹穴301底部，且树脂模制加强层30的凸起部33侧向环绕凹穴301。中介层11可与树脂模制加强层30的基底31共同提供一平坦的平台，以供增层电路40形成其上，而树脂模制加强层30的凸起部33则可加强中介层11与基底31的刚度。增层电路40通过导电盲孔417电性耦接至中介层11的接触垫114，以对中介层11提供扇出路由。
上述线路板和组体仅为说明范例，本发明尚可透过其他多种实施例实现。此外，上述实施例可基于设计和可靠度的考虑，彼此混合搭配使用或与其他实施例混合搭配使用。举例来说，线路板可包含多个排列成数组的中介层和凹穴，且每一中介层由其对应的凹穴显露。此外，增层电路也可包括额外的导线，以接收并连接额外的中介层。同时，可再提供额外的定位件，以对准额外的中介层。另外，也可于树脂模制加强层中埋置电源/接地环(power/groundring)、电阻件或/和电容件。
如上述实施方案所示，本发明构建出一种可展现较佳可靠度的独特线路板，其包括一中介层、一树脂模制加强层、一增层电路、和选择性的定位件。为方便下文描述，在此将中介层第一表面所面向的方向定义为第一方向，而中介层第二表面所面向的方向定义为第二方向。
树脂模制加强层包括一基底和一凸起部，该凸起部由基底的第一表面凸起。树脂模制加强层较佳由具有足够机械强度且弹性模量高于增层电路的材料所制成，如模制化合物。于本发明的一较佳实施例中，该基底的一选定部位邻接并环绕中介层的侧壁，且于第一方向上不被凸起部所覆盖。基底和凸起部可通过如模制、树脂涂布或树脂层压的方式一体成型为一构件。更具体地说，将中介层或其半成品贴附至可移除的牺牲载板(中介层或其半成品的第一表面面向牺牲载板)后，可形成树脂模制加强层，以于第二方向上覆盖牺牲载板，并侧向环绕牺牲载板与中介层或其半成品的侧壁。据此，该树脂模制加强层可具有环绕中介层外围边缘的基底，且具有自基底朝第一方向凸出并覆盖牺牲载板侧壁的凸起部。在一较佳实施例中，该牺牲载板可包含一凸块部和一凸缘部，该凸块部由该凸缘部朝第二方向凸起，而该凸缘部则由该凸块部侧向延伸。于贴附中介层或其半成品于牺牲载板的凸块部上后，可形成树脂模制加强层，以于第二方向上覆盖凸块部，并侧向环绕中介层或其半成品的侧壁，以形成上述基底，同时树脂模制加强层也于第二方向上覆盖凸缘部，并侧向环绕凸块部侧壁，因而形成上述凸起部。或者，于本发明另一较佳实施例中，该牺牲载板贴附于一载膜(通常为粘胶带)上，接着再形成树脂模制加强层，以于第二方向上覆盖牺牲载板，并侧向环绕中介层或其半成品的侧壁，以形成上述基底，同时树脂模制加强层亦于第二方向上覆盖载膜，并侧向环绕牺牲载板侧壁，因而形成上述凸起部。在形成树脂模制加强层后，即可移除载膜。据此，即可将中介层嵌置于树脂模制加强层的基底，并与该基底结合。由于牺牲载板可与树脂模制加强层共同提供一稳定的平台，以供增层电路的形成，故较佳的在形成增层电路后才移除牺牲载板。移除牺牲载板后，中介层的第一表面和基底的部分第一表面可由凹穴底部显露，而凸起部则侧向环绕该凹穴。在一较佳实施例中，该基底的第一表面于第一方向上与中介层接合垫的外表面呈实质上共平面，而其相对的第二表面则于第二方向上与中介层的第二表面或接触垫的外表面呈实质上共平面。该基底自中介层的侧壁侧向延伸至线路板的外围边缘，且其表面积大于凸起部的表面积，而凸起部则于第一方向上覆盖基底的部分第一表面，且较佳的具有0.1至2.0毫米的凸出高度。因此，基底可对中介层和增层电路提供机械支撑，而凸起部可使线路板具有较厚的外围边缘，并可加强基底和中介层的刚度(stiffness)，以避免线路板发生弯翘的现象。
中介层的材料可为硅、玻璃或陶瓷，且当贴附至牺牲载板时，其可为中介层成品或半成品。后续可进行中介层的背面工艺(包括研磨和形成背面电路)，以将半成品制成中介层成品，而中介层成品可包含由第一表面较细微间距扇出至第二表面较粗间距的导线图案。据此，该中介层可对接置其上的半导体组件提供初级的扇出路由/互连。在一较佳实施例中，由于中介层的接触垫尺寸大于接合垫尺寸，故可避免后续形成增层电路时发生微盲孔连接失败的问题。此外，因为中介层通常由高弹性模量材料制成，且该高弹性模量材料具有与芯片近似的热膨胀系数(例如，每摄氏3至10ppm)，因此，可大幅补偿或降低热膨胀系数不匹配所导致的芯片和其电性互连处的内部应力。此外，在贴附中介层或其半成品至牺牲载板的步骤中，可通过自牺牲载板凸起的一定位件，将该中介层或其半成品放置于预定位置上。在一较佳实施例中，该定位件由牺牲载板的表面朝第二方向延伸超过中介层或其半成品的第一表面。据此，定位件可控制中介层或其半成品的放置准确度，其中定位件侧向对准并靠近中介层或其半成品的外围边缘。定位件可具有防止中介层或其半成品发生不必要位移的各种图案。举例来说，定位件可包括一连续或不连续的凸条或是凸柱数组。或者，定位件可侧向延伸至牺牲载板的外围边缘，且其内周围边缘与中介层或其半成品的外围边缘相符。具体来说，定位件可侧向对准中介层或其半成品的四侧边，以定义出与中介层或其半成品形状相同或相似的区域，并且避免中介层或其半成品的侧向位移。举例来说，定位件可对准并符合中介层或其半成品的四侧边、两对角或四角，以限制中介层或其半成品发生侧向位移。此外，定位件(位于中介层或其半成品的第一表面周围)较佳的具有5至200微米的高度，且其可于移除牺牲载板时一同被移除。
增层电路形成于中介层的第二表面和树脂模制加强层的基底第二表面上，且电性耦接至中介层的接触垫。在一较佳实施例中，增层电路侧向延伸超过中介层的外围边缘，同时更侧向延伸至线路板的外围边缘，且实质上具有树脂模制加强层的基底与中介层的结合表面积。因此，增层电路的表面积大于中介层的表面积，且可对中介层提供扇出路由/互连。更具体地说，增层电路可包括与基底第二表面和中介层接触垫直接接触的导线，或者可包括一介电层和导线，其中该介电层位于中介层和树脂模制加强层上，而导线则填满介电层中的盲孔，并侧向延伸于介电层上。据此，增层电路与中介层间的电性连接无须使用焊接材料。此外，增层电路与树脂模制加强层间的接口亦无需使用焊材或粘合剂。
若需要更多的信号路由，增层电路可进一步包括额外的介电层、额外的盲孔和额外的导线。介电层与导线连续轮流形成，且需要的话可重复形成，且最外层导线可容置导电接点，例如焊球，以与另一电子组件电性传输和机械性连接。
本发明还提供一种半导体组体，其将一半导体组件电性耦接至上述线路板的接合垫。更具体地说，可将半导体组件置于线路板的凹穴中，并于线路板接合垫上设置各种连接媒介(如凸块)，以将半导体组件电性连接至线路板。半导体组件可为已封装或未封装的芯片。举例来说，半导体组件可为裸芯片，或是晶圆级封装晶粒等。或者，半导体组件可为堆栈芯片。在此，可选择性地于半导体组件与线路板中介层间的间隙填入一填充材料。
“覆盖”一词意指于垂直和/或侧面方向上不完全以及完全覆盖。例如，在凹穴向上的状态下，增层电路于下方覆盖中介层，不论另一组件是否位于中介层与增层电路之间。
“接置于...上”和“贴附于...上”一词包括与单一或多个组件间的接触与非接触。例如，中介层贴附于牺牲载板上，不论此中介层是否与牺牲载板以一粘合剂相隔。
“对准”一词意指组件间的相对位置，不论组件的间是否彼此保持距离或邻接，或一组件插入且延伸进入另一组件中。例如，当假想的水平线与定位件和中介层相交时，定位件即侧向对准于中介层，不论定位件与中介层的间是否具有其他与假想的水平线相交的组件，且不论是否具有另一与中介层相交但不与定位件相交或与定位件相交但不与中介层相交的假想水平线。同样的，盲孔对准于中介层的接触垫。
“靠近”一词意指组件间的间隙的宽度不超过最大可接受范围。如本领域现有公知常识，当中介层以和定位件间的间隙不够窄时，由于中介层于间隙中的侧向位移而导致的位置误差可能会超过可接受的最大误差限制。在某些情况下，一旦中介层的位置误差超过最大极限时，则不可能使用激光束对准中介层的预定位置，而导致中介层以及增层电路间的电性连接失败。根据中介层的接触垫的尺寸，对于本领域技术人员可经由试误法以确认中介层以和定位件间的间隙的最大可接受范围，以确保导电盲孔与中介层的接触垫对准。由此，“定位件靠近中介层(或中介层半成品)的外围边缘”的用语是指中介层(或中介层半成品)的外围边缘与定位件间的间隙窄到足以防止中介层(或中介层半成品)的位置误差超过可接受的最大误差限制。举例来说，中介层(或中介层半成品)与定位件间的间隙可约为5微米至50微米的范围内。
“电性连接”、以及“电性耦接”的词意指直接或间接电性连接。例如，增层电路的导线直接接触并且电性连接至中介层的接触垫，而增层电路的导线则与中介层的接合垫保持距离，并通过中介层的金属化导孔而与中介层的接合垫电性连接。
“第一方向”和“第二方向”并非取决于线路板的定向，凡熟悉此项技艺的人士即可轻易了解其实际所指的方向。例如，中介层与树脂模制加强层基底的第一表面面朝第一方向，而中介层与树脂模制加强层基底的第二表面面朝第二方向，这与线路板是否倒置无关。因此，该第一和第二方向彼此相反且垂直于侧面方向。再者，在凹穴向上的状态，第一方向为向上方向，第二方向为向下方向；在凹穴向下的状态，第一方向为向下方向，第二方向为向上方向。
本发明的线路板具有许多优点。举例来说，树脂模制加强层可提供一抗弯平台供增层电路形成于上，以避免线路板发生弯翘状况。此外，中介层可提供初级扇出路由/互连和CTE可匹配的界面与接置其上的半导体组件。增层电路可对中介层提供扇出路由/互连。藉此，具有精细接垫的半导体组件可电性耦接至中介层的一侧，其中该侧的垫间距与半导体组件相符，而增层电路则电性耦接至中介层具有较大垫间距的另一侧，以将半导体组件的垫尺寸和间距进一步放大。定位件可控制中介层放置的准确度。通过树脂模制加强层的机械强度，可解决弯翘问题。通过此方法制备成的线路板为可靠度高、价格低廉、且非常适合大量制造生产。
本发明的制作方法具有高度适用性，且以独特、进步的方式结合运用各种成熟的电性和机械性连接技术。此外，本发明的制作方法不需昂贵工具即可实施。因此，相比于传统技术，此制作方法可大幅提升产量、合格率、效能与成本效益。
在此所述的实施例为例示之用，其中这些实施例可能会简化或省略本技术领域已熟知的组件或步骤，以免模糊本发明的特点。同样地，为使附图清晰，附图也可能省略重复或非必要的组件和组件符号。

Claims (12)

1.一种中介层嵌置于加强层中的线路板，其包括：
一树脂模制加强层，其包括一基底及一凸起部，该凸起部自该基底的一第一表面凸起；
一中介层，其包括多个接合垫、多个接触垫及多个金属化导孔，其中这些接合垫位于其第一表面处，这些接触垫位于其相对的第二表面处，且这些金属化导孔电性耦接这些接合垫与这些接触垫，其中该中介层嵌置于该基底中，且该中介层的该第一表面与该基底的该第一表面朝向同一方向，同时该中介层的该第一表面未被该基底所覆盖；以及
一增层电路，其位于该基底的一相对第二表面上，其中该增层电路电性耦接至该中介层的这些接触垫，且包括侧向延伸超过该中介层外围边缘的至少一导线。
2.如权利要求1所述的线路板，其中，该树脂模制加强层的弹性模量大于该增层电路的弹性模量。
3.如权利要求1所述的线路板，其中，该中介层的表面积小于该增层电路的表面积。
4.如权利要求1所述的线路板，其中，该中介层的热膨胀系数小于该增层电路的热膨胀系数。
5.一种中介层嵌置于加强层中的线路板制作方法，其包括：
提供一中介层半成品，其包含具有一第一表面及一相对第二表面的一基板、位于该基板的该第一表面处的多个接合垫、以及多个金属化导孔，其中这些金属化导孔的每一个均形成于该基板中，并且具有电性耦接至这些接合垫的一第一端以及与该基板的该第二表面保持距离的一相对第二端；
通过一粘合剂，将该中介层半成品贴附于一牺牲载板上，其中该基板的该第一表面面向该牺牲载板；
形成一树脂模制加强层，其覆盖该牺牲载板，并侧向环绕该中介层半成品及该牺牲载板；
移除部分该树脂模制加强层及部分该中介层半成品，以显露这些金属化导孔的这些第二端，并使该基板具有与这些金属化导孔的这些第二端实质上共平面的一外露第二表面；
在该基板的该外露第二表面上形成多个接触垫，以制作完成一中介层，其中该中介层包括分别位于其相对第一表面及第二表面上的这些接合垫及这些接触垫、以及电性耦接至这些接触垫及这些接合垫的这些金属化导孔；
形成一增层电路，其覆盖该中介层的该第二表面及该树脂模制加强层，并电性耦接至该中介层的这些接触垫，且包括侧向延伸超过该中介层外围边缘的至少一导线；以及
移除该牺牲载板及该粘合剂，以显露该中介层的这些接合垫。
6.如权利要求5所述的制作方法，其中，该中介层半成品贴附至该牺牲载板上时，自该牺牲载板凸起的一定位件延伸超过该基板的该第一表面，并侧向对准并靠近该中介层半成品的外围边缘。
7.如权利要求5所述的制作方法，更包括：在形成该树脂模制加强层前，将该牺牲载板贴附至一载膜上。
8.如权利要求5所述的制作方法，其中(i)该牺牲载板包括一凸块部及一凸缘部，该凸块部自该凸缘部凸起，而该凸缘部自该凸块部侧向延伸，(ii)该中介层半成品贴附于该牺牲载板的该凸块部，且(iii)该树脂模制加强层覆盖该牺牲载板的该凸块部及该凸缘部，并侧向环绕该中介层半成品及该牺牲载板的该凸块部。
9.一种中介层嵌置于加强层中的线路板制作方法，其包括：
提供一中介层，其包括多个接合垫、多个接触垫及多个金属化导孔，这些接合垫位于其第一表面处，这些接触垫位于其相对的第二表面处，且这些金属化导孔电性耦接这些接合垫与这些接触垫；
通过一粘合剂，将该中介层贴附于一牺牲载板上，其中该中介层的该第一表面面向该牺牲载板；
形成一树脂模制加强层，其覆盖该牺牲载板，并侧向环绕该中介层及该牺牲载板；
形成一增层电路，其覆盖该中介层的该第二表面及该树脂模制加强层，并电性耦接至该中介层的这些接触垫，且包括侧向延伸超过该中介层外围边缘的至少一导线；以及
移除该牺牲载板及该粘合剂，以显露该中介层的这些接合垫。
10.如权利要求9所述的制作方法，其中，该中介层贴附至该牺牲载板上时，自该牺牲载板凸起的一定位件延伸超过该中介层的该第一表面，并侧向对准并靠近该中介层的外围边缘。
11.如权利要求9所述的制作方法，更包括：在形成该树脂模制加强层前，将该牺牲载板贴附至一载膜上。
12.如权利要求9所述的制作方法，其中(i)该牺牲载板包括一凸块部及一凸缘部，该凸块部自该凸缘部凸起，而该凸缘部自该凸块部侧向延伸，(ii)该中介层贴附于该牺牲载板的该凸块部，且(iii)该树脂模制加强层覆盖该牺牲载板的该凸块部及该凸缘部，并侧向环绕该中介层及该牺牲载板的该凸块部。
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Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107301956A (zh) * 2016-08-29 2017-10-27 上海兆芯集成电路有限公司 晶片封装制程
TWI680706B (zh) * 2018-10-01 2019-12-21 健鼎科技股份有限公司 電路板及其製造方法
WO2020094095A1 (zh) * 2018-11-07 2020-05-14 苏州晶方半导体科技股份有限公司 超薄来料封装方法及封装结构
CN112670185A (zh) * 2020-12-22 2021-04-16 厦门通富微电子有限公司 一种芯片的封装结构及其制备方法
CN112908947A (zh) * 2021-01-18 2021-06-04 上海先方半导体有限公司 一种塑封封装结构及其制造方法

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102439790B1 (ko) * 2015-06-29 2022-09-02 몰렉스 엘엘씨 애플리케이션 특정 전자기기 패키징 시스템, 방법 및 디바이스
KR102044411B1 (ko) * 2015-08-26 2019-11-13 가부시키가이샤 아루박 전자 부품의 제조 방법 및 처리 시스템
US20200258750A1 (en) * 2017-08-17 2020-08-13 Semiconductor Components Industries, Llc Die support structures and related methods
JP6815880B2 (ja) * 2017-01-25 2021-01-20 株式会社ディスコ 半導体パッケージの製造方法
US10687419B2 (en) * 2017-06-13 2020-06-16 Advanced Semiconductor Engineering, Inc. Semiconductor package device and method of manufacturing the same
TWI645523B (zh) * 2017-07-14 2018-12-21 矽品精密工業股份有限公司 封裝結構及其製法
US11227841B2 (en) * 2018-06-28 2022-01-18 Intel Corporation Stiffener build-up layer package
DE112019005240T5 (de) * 2018-11-15 2021-07-01 San-Ei Kagaku Co., Ltd. Durchkontaktierungsverdrahtungssubstrat, Verfahren zu seiner Herstellung und Halbleitervorrichtungs-Montagekomponente
FR3089310A1 (fr) 2018-12-04 2020-06-05 Stmicroelectronics (Grenoble 2) Sas Dispositif électronique comprenant une puce électronique pourvue d’un câble optique
US11302643B2 (en) * 2020-03-25 2022-04-12 Intel Corporation Microelectronic component having molded regions with through-mold vias
CN111530703A (zh) * 2020-06-05 2020-08-14 无锡嘉硕科技有限公司 一种石英晶体谐振器的特殊点胶针及点胶方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102263090A (zh) * 2010-05-26 2011-11-30 台湾积体电路制造股份有限公司 封装系统
CN102347287A (zh) * 2010-08-02 2012-02-08 日本特殊陶业株式会社 多层布线基板
US20120234589A1 (en) * 2011-03-16 2012-09-20 Shinko Electric Industries., Ltd. Wiring substrate and method of manufacturing the same
CN103596354A (zh) * 2012-08-14 2014-02-19 钰桥半导体股份有限公司 具有内建定位件、中介层、以及增层电路的复合线路板

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI543307B (zh) * 2012-09-27 2016-07-21 欣興電子股份有限公司 封裝載板與晶片封裝結構

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102263090A (zh) * 2010-05-26 2011-11-30 台湾积体电路制造股份有限公司 封装系统
CN102347287A (zh) * 2010-08-02 2012-02-08 日本特殊陶业株式会社 多层布线基板
US20120234589A1 (en) * 2011-03-16 2012-09-20 Shinko Electric Industries., Ltd. Wiring substrate and method of manufacturing the same
CN103596354A (zh) * 2012-08-14 2014-02-19 钰桥半导体股份有限公司 具有内建定位件、中介层、以及增层电路的复合线路板

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107301956A (zh) * 2016-08-29 2017-10-27 上海兆芯集成电路有限公司 晶片封装制程
TWI680706B (zh) * 2018-10-01 2019-12-21 健鼎科技股份有限公司 電路板及其製造方法
WO2020094095A1 (zh) * 2018-11-07 2020-05-14 苏州晶方半导体科技股份有限公司 超薄来料封装方法及封装结构
CN112670185A (zh) * 2020-12-22 2021-04-16 厦门通富微电子有限公司 一种芯片的封装结构及其制备方法
CN112908947A (zh) * 2021-01-18 2021-06-04 上海先方半导体有限公司 一种塑封封装结构及其制造方法

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