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CN105742168A - 薄膜晶体管及其制造方法 - Google Patents

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CN105742168A
CN105742168A CN201410748056.5A CN201410748056A CN105742168A CN 105742168 A CN105742168 A CN 105742168A CN 201410748056 A CN201410748056 A CN 201410748056A CN 105742168 A CN105742168 A CN 105742168A
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film transistor
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Chunghwa Picture Tubes Ltd
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Abstract

本发明提供一种薄膜晶体管及其制造方法，适配置于一基板上，薄膜晶体管包括一栅极、一栅绝缘层、一第一源极/漏极、一半导体层及一第二源极/漏极；栅极配置于基板上；栅绝缘层覆盖栅极以及基板；第一源极/漏极配置于栅绝缘层上；半导体层配置于栅极上方，半导体层从栅绝缘层延伸至第一源极/漏极上，半导体层包括位于第一源极/漏极的一第一部分以及与第一部分连接的一第二部分，其中第一部分的导电率大于第二部分的导电率；第二源极/漏极覆盖并且接触第二部分。本发明还提供薄膜晶体管的制造方法。

Description

薄膜晶体管及其制造方法
技术领域
本发明是有关于一种薄膜晶体管及其制造方法，且特别是有关于一种其半导体层具有较佳移动率的薄膜晶体管及其制造方法。
背景技术
图1是现有的一种像素结构的示意图。请参阅图1，现有的像素结构1包括一薄膜晶体管10以及像素电极20。薄膜晶体管10配置于一基板2上且包括一栅极11、一栅绝缘层12、一源极13、一半导体层14、一介电层15、一漏极16以及一保护层17。栅极11配置于基板2上，且栅绝缘层12覆盖栅极11以及基板2。源极13配置于栅绝缘层12上。半导体层14配置于栅极11上方，且半导体层14从栅绝缘层12延伸至源极13上。介电层15覆盖源极13、栅绝缘层12以及半导体层14，且介电层15具有一第一接触窗15a。漏极16配置在介电层15上，且漏极16通过第一接触窗15a与半导体层14接触。保护层17覆盖介电层15以及漏极16，且保护层17具有一第二接触窗17a，而像素电极20通过第二接触窗17a与漏极16接触。
如图1所示，在现有的像素结构1的制造过程中，由于源极13是在形成半导体层14之前制作，而漏极16是在形成半导体层14之后制作，因此半导体层14不会接触到用以图案化源极13与漏极16的蚀刻液，而具有良好的薄膜品质。此外，在现有的像素结构1中，由于源极13与漏极16之间以半导体层14隔开，因此源极13与漏极16之间的距离可以缩短，进而提升薄膜晶体管10的元件特性(如开口率、显示解析度等)。
然而，在现有的像素结构1中，由于局部的半导体层14(如图1中的区域X)位于源极13的上方，当一开启电压(高电压)施加于栅极11时，理论上，栅极11会产生一电场以使半导体层14呈现导通的状态，但由于部分的电场会被源极13所屏蔽，因此分布于源极13上的半导体层14(区域X)会受到前述的屏蔽效应的影响而几乎无法呈现导通。基于上述原因，薄膜晶体管10中半导体层14的移动率(mobility)便会低下。
承上述，如何改善薄膜晶体管10中半导体层14的移动率低下的问题，实为目前亟待解决的问题之一。
发明内容
本发明提供一种薄膜晶体管及其制造方法。
本发明的一种薄膜晶体管，其半导体层具有较佳移动率。
本发明的一种薄膜晶体管的制造方法，其所制作出的薄膜晶体管的半导体层具有较佳移动率。
本发明的一种薄膜晶体管，适于配置于一基板上，薄膜晶体管包括一栅极、一栅绝缘层、一第一源极/漏极、一半导体层及一第二源极/漏极；栅极配置于基板上；栅绝缘层覆盖栅极以及该基板；第一源极/漏极配置于栅绝缘层上；半导体层配置于栅极上方，半导体层从栅绝缘层延伸至第一源极/漏极上，半导体层包括位于第一源极/漏极的一第一部分以及与第一部分连接的一第二部分，其中第一部分的导电率大于第二部分的导电率；第二源极/漏极覆盖并且接触第二部分。
本发明的一种薄膜晶体管的制造方法，包括：在一基板上形成一栅极；在基板上形成一栅绝缘层以覆盖栅极；在栅绝缘层上形成一第一源极/漏极；在栅绝缘层与第一源极/漏极上形成一半导体材料层，其中半导体材料层位于栅极上方；在半导体材料层上与栅绝缘层上形成一第二源极/漏极；以及增加位于第一源极/漏极上的半导体材料层的导电率，以形成一半导体层，其中半导体层包括位于第一源极/漏极上的一第一部分以及与第一部分连接的一第二部分，且第一部分的导电率大于第二部分的导电率。
基于上述，在薄膜晶体管的制造过程中，本发明增加位于第一源极/漏极上的半导体层的导电率，以有效提升半导体层的移动率。
为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合附图作详细说明如下。
附图说明
图1是现有的一种像素结构的示意图；
图2A至图2N是依照本发明的一实施例的一种薄膜晶体管的制造方法的剖面示意图；
图2C’是图2C的上视示意图；
图2F’是图2F的上视示意图；
图2H’是图2H的上视示意图；
图2J’是图2J的上视示意图；
图2L’是图2L的上视示意图；
图2M’是图2M的上视示意图；
图2O是依照本发明的另一实施例的一种薄膜晶体管的制造方法的剖面示意图；
图3A至图3C是依照本发明的一实施例的一种像素结构的制造方法的剖面示意图；
图3A’是图3A的上视示意图；
图3C’是图3C的上视示意图。
附图标记说明：
X：区域；
1：现有的像素结构；
2：基板；
10：薄膜晶体管；
11：栅极；
12：栅绝缘层；
13：源极；
14：半导体层；
15：介电层；
15a：第一接触窗；
16：漏极；
17：保护层；
17a：第二接触窗；
20：像素电极；
SUB：基板；
50：像素结构；
52：像素电极；
54：像素电极材料层；
100：薄膜晶体管；
110：栅极；
110a：栅极材料层；
120：栅绝缘层；
130：第一源极/漏极；
130a：第一源极/漏极材料层；
140：半导体材料层；
140a：半导体材料层；
142：半导体层；
144：第一部分；
146：第二部分；
150：介电层；
152：第一接触窗；
154：开口；
160：第二源极/漏极；
160a：第二源极/漏极材料层；
170：保护层；
172：第二接触窗；
A-A’：切线。
具体实施方式
图2A至图2N是依照本发明的一实施例的一种薄膜晶体管的制造方法的剖面示意图。
首先，请参照图2A，提供一基板SUB。在本实施例中，基板SUB的材质可以是无机透明材质、有机透明材质、无机不透明材质、有机不透明材质等。举例来说，基板SUB可以是玻璃基板、塑胶基板等，但是本实施例的基板SUB的材质不以此为限。此外，基板SUB可以是硬质基板(rigidsubstrate)或可挠性基板(flexiblesubstrate)。
接着，请参照图2B至图2C’，在基板SUB上形成一栅极110。在本实施例中，栅极110的材质可以是钛、钼、铝等金属、前述金属的合金或前述金属的叠层。制作时，如图2B所示，先在基板SUB上形成一栅极材料层110a。栅极材料层110a可通过物理气相沉积法(PhysicalVaporDeposition，简称PVD)，例如通过溅镀或是蒸镀的方式，或者通过化学气相沉积(ChemicalVaporDeposition，简称CVD)来形成。之后通过微影蚀刻处理完成对栅极材料层110a图案化的程序，而形成如图2C与图2C’所示的栅极110，其中图2C为沿切线A-A’的剖面图，图2C’是图2C的上视示意图。
再来，请参照图2D，在基板SUB上形成一栅绝缘层120以覆盖栅极110。栅绝缘层120的材料可以是氮化硅(SiNx)、二氧化硅(SiO2)或是由两者堆叠组合而成，且栅绝缘层120的形成方式可以通过化学气相沉积法，例如是电浆化学气相沉积法(PlasmaEnhancedChemicalVaporDeposition，简称PECVD)，或是物理气相沉积法的方式完成。当然，形成栅绝缘层120的方式并不以上述为限制。
接着，请参照图2E至图2F’，在栅绝缘层120上形成一第一源极/漏极130。第一源极/漏极130的材质可以是钛、钼、铝等金属、前述金属的合金或前述金属的叠层。如图2E所示，在栅绝缘层120上形成一第一源极/漏极材料层130a。第一源极/漏极材料层130a可通过物理气相沉积法，例如通过溅镀或是蒸镀的方式，或者通过化学气相沉积来形成。之后通过微影蚀刻处理来对第一源极/漏极材料层130a完成图案化的程序，而形成如图2F与图2F’所示的第一源极/漏极130，其中图2F为沿切线A-A’的剖面图，图2F’是图2F的上视示意图。
再者，请参照图2G至图2H’，在栅绝缘层120与第一源极/漏极130上形成一半导体材料层140，其中半导体材料层140位于栅极110上方。在本实施例中，半导体材料层140的材料包括金属氧化物半导体，例如是铟镓锌氧化物(IndiumGalliumZincOxide，简称IGZO)，但半导体材料层140的材料并不以此为限制。
制作时，如图2G所示，先在栅绝缘层120与第一源极/漏极130上形成一整层的半导体材料层140a。该半导体材料层140a可通过物理气相沉积法，例如通过溅镀或是蒸镀的方式，或者通过化学气相沉积来形成。之后通过微影蚀刻处理完成对半导体材料层140a进行图案化的程序，而移除位于栅极110上方以外区域的半导体材料层140a，以形成如图2H与图2H’所示的半导体材料层140，半导体材料层140位于局部的栅极110上方以及局部的第一源极/漏极130上方，其中图2H为沿切线A-A’的剖面图，图2H’是图2H的上视示意图。
接着，请参照图2I至图2J’，在第一源极/漏极130、栅绝缘层120以及半导体材料层140上形成一介电层150，其中介电层150具有一第一接触窗152，且第一接触窗152暴露出局部的半导体材料层140。介电层150的材料可以是氮化硅(SiNx)、二氧化硅(SiO2)或是由两者堆叠组合而成，且介电层150的形成方式可以通过化学气相沉积法，例如是电浆化学气相沉积法，或是物理气相沉积法，例如是溅镀或蒸镀等方式完成，当然，形成介电层150的方式并不以上述为限制。
制作时，如图2I所示，先在第一源极/漏极130、栅绝缘层120以及半导体材料层140上形成一整层介电层150。之后可通过例如是微影蚀刻或是激光蚀刻等处理来图案化此介电层150而形成第一接触窗152(沿切线A-A’的剖面图如图2J，上视图如图2J’(图2J’是图2J的上视示意图))。在本实施例中，第一接触窗152位于栅极110与半导体材料层140上方的位置。
再来，请参照图2K至图2L’，在半导体材料层140上(更精确地说，在介电层150上)与栅绝缘层120上形成一第二源极/漏极160。在本实施例中，第二源极/漏极160的材质可以是钛、钼、铝等金属、前述金属的合金或前述金属的叠层。如图2K所示，在介电层150以及半导体材料层140上形成一整层的第二源极/漏极材料层160a。第二源极/漏极材料层160a可通过物理气相沉积法，例如通过溅镀或是蒸镀的方式，或者通过化学气相沉积来形成。之后通过微影蚀刻处理来对第二源极/漏极材料层160a完成图案化的程序，而形成如图2L与图2L’所示的第二源极/漏极160，其中图2L为沿切线A-A’的剖面图，图2L’是图2L的上视示意图。如图2L所示，第二源极/漏极160通过介电层150的第一接触窗152与半导体材料层140接触。
在本实施例中，第一源极/漏极130是以源极为例，第二源极/漏极160是以漏极为例，但在其他实施例中，薄膜晶体管100的第一源极/漏极130也可以是漏极，第一源极/漏极160也可以是源极，并不以此为限制。
接着，请参照图2M(图2M为沿切线A-A’的剖面图)与图2M’(图2M’是图2M的上视示意图)，图案化介电层150，以使介电层150在第一源极/漏极130与半导体材料层140重叠的区域上形成一开口154，半导体材料层140在与第一源极/漏极130重合的区域被外露于此开口154。图案化介电层150的方式可通过微影蚀刻或是激光蚀刻的方式进行，但不以此为限制。
再来，请参照图2N，增加位于第一源极/漏极130上的半导体材料层140的导电率，以形成一半导体层142，其中半导体层142包括位于第一源极/漏极130上的一第一部分144以及与第一部分144连接的一第二部分146，且第一部分144的导电率大于第二部分146的导电率。
在本实施例中，形成第一部分144的方法包括氢化位于第一源极/漏极130上的半导体材料层140，以形成半导体层142的第一部分144。更详细地说，可利用一氢气电浆氢化位于第一源极/漏极130上的半导体材料层140，以形成半导体层142。半导体材料层140位于第一源极/漏极130上的区域由于外露于介电层150，会受到氢气电浆的作用而被氢化为半导体层142的第一部分144，此第一部分144受到氢化之后导电率会被提高。半导体层140的第二部分146由于被介电层150所覆盖而不会被氢化，而保留原始的导电率。在本实施例中，第一部分144的材料包括含氢的金属氧化物半导体，而第二部分146的材料包括金属氧化物半导体。
在本实施例中，当开启电压(高电压)施加于栅极110时，栅极110会产生一电场以使半导体层142呈现导通的状态。虽然第一源极/漏极130的局部区域位于半导体层142的第一部分144与栅极110之间，而使部分的电场可能会被第一源极/漏极130所屏蔽，但由于半导体层142的第一部分144的导电率提升，而降低了第一部分144受到第一源极/漏极130的屏蔽影响。因此，当开启电压(高电压)施加于栅极110时，半导体层142的第一部分144能够呈现导通的状态，也就是说，整个半导体层142均能够作用，而改善了原本移动率低下的问题。在本实施例中，第一部分144的导电率约为第二部分146的导电率的1x104倍至2x104倍，但两者之间的关系并不以此为限制。
此外，上述的利用氢气电浆氢化位于第一源极/漏极130上的半导体材料层140只是其中一种形成第一部分144的方法，半导体层142的形成方式并不以此为限制。在其他实施例中，可先通过如同图2A至图2M’的制造步骤之后，再通过图2N来形成半导体层142。
图2O是依照本发明的另一实施例的一种薄膜晶体管的制造方法的剖面示意图。请参阅图2O，在本实施例中，形成第一部分144的方法包括使用一含氢的气体源于第一部分144以及第二源极/漏极160上形成一保护层170，以在形成保护层170的过程中，氢化位于第一源极/漏极130上的半导体材料层140。如图2O所示，保护层170通过介电层150的开口154与半导体层142的第一部分144接触。
在本实施例中，保护层170的材料可以是氮化硅(SiNx)、二氧化硅(SiO2)或是由两者堆叠组合而成，且保护层170的形成方式可以通过化学气相沉积法，例如是电浆化学气相沉积法(PlasmaEnhancedChemicalVapordeposition，简称PECVD)，或是物理气相沉积法并通入含氢的气体(例如是氨气等)的方式完成。当然，形成保护层170的方式也不以上述为限制。
在图2O所示出的单一步骤中，同时进行了两项作业，其中一项为在介电层150、半导体材料层140、第二源极/漏极160上形成保护层170，另一项为氢化位于第一源极/漏极130上的半导体材料层140而定义出半导体层142的第一部分144(被氢化的部分)与第二部分146(未被氢化的部分)。在本实施例中，采用单一步骤便可完成上述两项的程序可有效地简化处理步骤，以提升处理效率。当然，制造者也可以选择先以图2N中，先利用氢气电浆氢化位于第一源极/漏极130上的半导体材料层140以形成半导体层142，之后再在介电层150、半导体层142、第二源极/漏极160上形成保护层170，而形成如图2O所示的薄膜晶体管100结构。薄膜晶体管100的处理的顺序上并不以上述为限制。
如图2O所示，薄膜晶体管100配置于基板SUB上且包括一栅极110、一栅绝缘层120、一第一源极/漏极130、一半导体层142及一第二源极/漏极160。栅极110配置于基板SUB上。栅绝缘层120覆盖栅极110以及基板SUB。第一源极/漏极130配置于栅绝缘层120上。半导体层142配置于栅极110上方，半导体层142从栅绝缘层120延伸至第一源极/漏极130上，半导体层142包括位于第一源极/漏极130的一第一部分144以及与第一部分144连接的一第二部分146，其中第一部分144的导电率大于第二部分146的导电率。第二源极/漏极160覆盖并且接触第二部分146。
在本实施例中，半导体层142的材料包括金属氧化物半导体。详细而言，第一部分144的材料包括含氢的金属氧化物半导体，例如是含氢的铟镓锌氧化物(hydrogencontainingIndiumGalliumZincOxide，简称hydrogencontainingIGZO)，而第二部分146的材料包括金属氧化物半导体，例如是铟镓锌氧化物(IndiumGalliumZincOxide，简称IGZO)。
此外，薄膜晶体管100还包括一介电层150及一保护层170。介电层150覆盖第一源极/漏极130、栅绝缘层120以及半导体层142，其中介电层150具有一开口154与一第一接触窗152，开口154暴露出第一部分144，且第一接触窗152暴露出局部的第二部分146。保护层170覆盖介电层150以及第二源极/漏极160，且通过开口154与半导体层142的第一部分144接触。第二源极/漏极160通过介电层150的第一接触窗152与半导体层142的第二部分146接触。
在本实施例的薄膜晶体管100结构中，由于半导体层142的第一部分144具有较高的导电率，因此，第一部分144受到第一源极/漏极130的屏蔽影响能够有效地被降低。当开启电压(高电压)施加于栅极110时，半导体层142的第一部分144能够呈现导通的状态，也就是说，半导体层142的第一部分144与第二部分146均能够作用，而使薄膜晶体管100的半导体层142具有较高的移动率。
值得一提的是，在其他实施例中，当制作出如图2H所示的半导体材料层140之后，也可以先直接对位于第一源极/漏极130上的半导体材料层140进行氢化的步骤，以形成半导体层142，其中半导体层142包括位于第一源极/漏极130上的第一部分144以及与第一部分144连接的第二部分146，且第一部分144的导电率大于第二部分146的导电率。之后，可在第一源极/漏极130、栅绝缘层120以及半导体层142上形成一整层介电层150，再通过例如是微影蚀刻或是激光蚀刻等处理来图案化此介电层150而形成第一接触窗152。接着，在介电层150上形成第二源极/漏极160，第二源极/漏极160会通过介电层150的第一接触窗152与半导体层142的第二部分146接触。
需说明的是，在此实施例中，由于半导体层142的第一部分144已经被氢化而具有较高的导电率，因此，在之后的步骤中不需如同图2M所示地，在介电层150在第一源极/漏极130与半导体材料层140重叠的区域上形成开口154，并进行氢化的程序。相反地，介电层150会直接覆盖在半导体层142的第一部分144上。其后，再形成覆盖于介电层150与第二源极/漏极160上的保护层170。由上述所举出的数种实施方式可知，制造者可根据需求自行调整形成各层的顺序，并不以上述顺序为限制。
图3A至图3C是依照本发明的一实施例的一种像素结构的制造方法的剖面示意图。在本实施例的像素结构的制造方法，可先利用上述图2A至图2N的薄膜晶体管的制造方法或是图2A至图2M以及图2O的薄膜晶体管的制造方法制作出薄膜晶体管100。接着，再通过下面的方式来形成一像素电极52，以制作出一像素结构50。当然，像素结构50中的薄膜晶体管100的形成方式并不以上述为限制。此外，为了方便理解在图3A至图3C’中相同或相似的元件，在图3A至图3C’中沿用与图2A至图2O中相同的元件符号。
请参阅图3A与图3A’图案化保护层170，以在保护层170上形成一第二接触窗172，其中第二接触窗172暴露出局部的第二源极/漏极160。图案化保护层170的方式可通过微影蚀刻或是激光蚀刻等方式对保护层170完成图案化的程序。其中图3A为沿切线A-A’的剖面图，图3A’是图3A的上视示意图。
接着，请参考图3B至图3C’所示，在保护层170与第二源极/漏极160上形成像素电极52，其中像素电极52通过第二接触窗172与第二源极/漏极160接触。在本实施例中，像素电极52的材料例如是氧化铟锡(ITO)，但像素电极52的材料并不以此为限制。制作时，如图3B所示，在整个保护层170上形成一像素电极材料层54，像素电极材料层54会伸入保护层170的第二接触窗172而与第二源极/漏极160接触。像素电极材料层54可通过物理气相沉积法，例如通过溅镀或是蒸镀的方式，或者通过化学气相沉积来形成。其后，通过微影蚀刻处理来对像素电极材料层54完成图案化的程序，而形成如图3C与图3C’所示的像素电极52，以完成像素结构50的制作，其中图3C为沿切线A-A’的剖面图，图3C’是图3C的上视示意图。
如图3C所示，本实施例的像素结构50包括薄膜晶体管100及像素电极52。同样地，本实施例的像素结构50的半导体层142通过第一部分144的导电率大于第二部分146的导电率，以减缓当开启电压(高电压)施加于栅极110时，第一源极/漏极130所产生的屏蔽效应，而使得整个半导体层142均能够呈现导通的状态，而具有较高的移动率。
综上所述，本发明的薄膜晶体管在制造过程中通过增加位于第一源极/漏极上的半导体材料层的导电率(例如是利用一氢气电浆氢化位于第一源极/漏极上的半导体材料层或者使用一含氢的气体源于第一部分以及第二源极/漏极上形成一保护层，以在形成保护层的过程中，氢化位于第一源极/漏极上的半导体材料层)，以形成半导体层。此半导体层在位于第一源极/漏极上的第一部分的导电率会大于第二部分的导电率，而使得当开启电压(高电压)施加于栅极时，半导体层的第一部分也能够呈现导通的状态，提升半导体层的整体移动率。
最后应说明的是：以上各实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述各实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的范围。

Claims (10)

1.一种薄膜晶体管，其特征在于，适于配置于一基板上，该薄膜晶体管包括：
一栅极，配置于该基板上；
一栅绝缘层，覆盖该栅极以及该基板；
一第一源极/漏极，配置于该栅绝缘层上；
一半导体层，配置于该栅极上方，该半导体层从该栅绝缘层延伸至该第一源极/漏极上，该半导体层包括位于该第一源极/漏极的一第一部分以及与该第一部分连接的一第二部分，其中该第一部分的导电率大于该第二部分的导电率；以及
一第二源极/漏极，覆盖并且接触该第二部分。
2.根据权利要求1所述的薄膜晶体管，其特征在于，还包括：
一介电层，覆盖该第一源极/漏极、该栅绝缘层以及该半导体层，其中该介电层具有一开口与一第一接触窗，该开口暴露出该第一部分，且该第一接触窗暴露出局部的该第二部分，该第二源极/漏极通过该介电层的该第一接触窗与该半导体层的该第二部分接触。
3.根据权利要求2所述的薄膜晶体管，其特征在于，还包括：
一保护层，覆盖该介电层以及该第二源极/漏极，其中该保护层通过该开口与该半导体层的该第一部分接触。
4.根据权利要求1所述的薄膜晶体管，其特征在于，该第一部分的导电率约为该第二部分的导电率的1x104倍至2x104倍。
5.一种薄膜晶体管的制造方法，其特征在于，包括下列步骤：
在一基板上形成一栅极；
在该基板上形成一栅绝缘层以覆盖该栅极；
在该栅绝缘层上形成一第一源极/漏极；
在该栅绝缘层与该第一源极/漏极上形成一半导体材料层，其中该半导体材料层位于栅极上方；
在该半导体材料层上与该栅绝缘层上形成一第二源极/漏极；以及
增加位于该第一源极/漏极上的该半导体材料层的导电率，以形成一半导体层，其中该半导体层包括位于该第一源极/漏极上的一第一部分以及与该第一部分连接的一第二部分，且该第一部分的导电率大于该第二部分的导电率。
6.根据权利要求5所述的薄膜晶体管的制造方法，其特征在于，形成该第一部分的步骤包括：
氢化位于该第一源极/漏极上的该半导体材料层，以形成该半导体层的该第一部分。
7.根据权利要求5所述的薄膜晶体管的制造方法，其特征在于，形成该第一部分的步骤包括：
利用一氢气电浆氢化位于该第一源极/漏极上的该半导体材料层。
8.根据权利要求5所述的薄膜晶体管的制造方法，其特征在于，形成该第一部分的步骤包括：
使用一含氢的气体源于该第一部分以及该第二源极/漏极上形成一保护层，以在形成该保护层的过程中，氢化位于该第一源极/漏极上的该半导体材料层。
9.根据权利要求5所述的薄膜晶体管的制造方法，其特征在于，还包括：
在该第一源极/漏极、该栅绝缘层以及该半导体层上形成一介电层，其中该介电层具有一开口与一第一接触窗，该开口暴露出该第一部分，且该第一接触窗暴露出局部的该第二部分；以及
在该介电层以及该第二源极/漏极上形成一保护层，其中该保护层通过该开口与该半导体层的该第一部分接触。
10.根据权利要求5所述的薄膜晶体管的制造方法，其特征在于，该第一部分的导电率约为该第二部分的导电率的1x104倍至2x104倍。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107331671A (zh) * 2017-08-29 2017-11-07 京东方科技集团股份有限公司 一种阵列基板和阵列基板的制备方法
CN109509793A (zh) * 2017-09-15 2019-03-22 京东方科技集团股份有限公司 薄膜晶体管、其制造方法及电子装置

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2018163944A1 (ja) * 2017-03-08 2018-09-13 シャープ株式会社 半導体装置、半導体装置の製造方法、及び、液晶表示装置

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5512078B2 (ja) * 2007-11-22 2014-06-04 富士フイルム株式会社 画像形成装置
JP5704790B2 (ja) * 2008-05-07 2015-04-22 キヤノン株式会社 薄膜トランジスタ、および、表示装置
JP5135073B2 (ja) 2008-06-18 2013-01-30 出光興産株式会社 有機薄膜トランジスタ
KR20220031135A (ko) * 2009-09-16 2022-03-11 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시 장치
WO2011118364A1 (en) 2010-03-26 2011-09-29 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
CN102254938B (zh) * 2010-10-21 2013-07-31 友达光电股份有限公司 薄膜晶体管、具有此薄膜晶体管的像素结构及电路结构
TWI513001B (zh) 2011-08-03 2015-12-11 Innolux Corp 薄膜電晶體基板及應用其之顯示面板與其製造方法
JP5979781B2 (ja) * 2012-06-07 2016-08-31 パナソニック液晶ディスプレイ株式会社 表示装置及び表示装置の製造方法

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107331671A (zh) * 2017-08-29 2017-11-07 京东方科技集团股份有限公司 一种阵列基板和阵列基板的制备方法
CN109509793A (zh) * 2017-09-15 2019-03-22 京东方科技集团股份有限公司 薄膜晶体管、其制造方法及电子装置
CN109509793B (zh) * 2017-09-15 2020-12-01 京东方科技集团股份有限公司 薄膜晶体管、其制造方法及电子装置

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