[go: up one dir, main page]

CN105720031A - 中介基板及其制法 - Google Patents

中介基板及其制法 Download PDF

Info

Publication number
CN105720031A
CN105720031A CN201410727413.XA CN201410727413A CN105720031A CN 105720031 A CN105720031 A CN 105720031A CN 201410727413 A CN201410727413 A CN 201410727413A CN 105720031 A CN105720031 A CN 105720031A
Authority
CN
China
Prior art keywords
insulating barrier
intermediary substrate
line layer
insulating layer
layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN201410727413.XA
Other languages
English (en)
Inventor
许哲玮
许诗滨
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Phoenix Pioneer Technology Co Ltd
Original Assignee
Phoenix Pioneer Technology Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Phoenix Pioneer Technology Co Ltd filed Critical Phoenix Pioneer Technology Co Ltd
Priority to CN201410727413.XA priority Critical patent/CN105720031A/zh
Priority to US14/957,848 priority patent/US10283442B2/en
Publication of CN105720031A publication Critical patent/CN105720031A/zh
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49822—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the groups H01L21/18 - H01L21/326 or H10D48/04 - H10D48/07
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/4857—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/6835—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/007—Manufacture or processing of a substrate for a printed circuit board supported by a temporary or sacrificial carrier
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68345—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used as a support during the manufacture of self supporting substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68377—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support with parts of the auxiliary support remaining in the finished device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)
  • Geometry (AREA)

Abstract

一种中介基板及其制法，该中介基板包括：一第一绝缘层具有相对的第一表面与第二表面；一第一线路层形成于该第一绝缘层中，且其一表面外露出该第一绝缘层的第一表面；多个第一导电柱形成于该第一绝缘层中；一第二线路层形成于该第二表面上；多个第二导电柱形成于该第二线路层上；一第二绝缘层形成于该第二表面上，以包覆该些第二导电柱与该第二线路层，且令该第二导电柱的端面外露于该第二绝缘层；以及多个浸镀锡层分别形成于该第一线路层与该第二导电柱的端面上，所以藉由该浸镀锡层作为表面处理层，以适用于植球垫需长期暴露于一般环境下的产品。

Description

中介基板及其制法
技术领域
本发明是有关一种中介基板，尤指一种封装堆栈结构用的中介基板及其制法。
背景技术
随着半导体封装技术的演进，半导体装置(Semiconductordevice)已开发出不同的封装型态，而为提升电性功能及节省封装空间，遂堆加多个封装结构以形成封装堆栈结构(PackageonPackage，PoP)，此种封装方式能发挥系统封装(SysteminPackage，简称SiP)异质整合特性，可将不同功用的电子组件，例如：内存、中央处理器、绘图处理器、影像应用处理器等，藉由堆栈设计达到系统的整合，适合应用于轻薄型各种电子产品。
早期封装堆栈结构是将内存封装件(俗称内存IC)藉由多个焊球堆栈于逻辑封装件(俗称逻辑IC)上，且随着电子产品更趋于轻薄短小及功能不断提升的需求，内存封装件的布线密度愈来愈高，以纳米尺寸作单位，因而其接点之间的间距更小；然，逻辑封装件的间距是以微米尺寸作单位，而无法有效缩小至对应内存封装件的间距，导致虽有高线路密度的内存封装件，却未有可配合的逻辑封装件，以致于无法有效生产电子产品。
因此，为克服上述问题，遂于内存封装件与逻辑封装件之间增设一中介基板(interposersubstrate)，如，该中介基板的底端电性结合间距较大的具逻辑芯片的逻辑封装件，而该中介基板的上端电性结合间距较小的具内存芯片的内存封装件。
图1为现有中介基板1的剖面示意图。如图1所示，该中介基板1包括：一第一绝缘层13、一第一线路层11、多个第一导电柱12、一第二线路层14、多个第二导电柱15、一第二绝缘层16以及表面处理层17,17’。该第一绝缘层13具有相对的第一表面13a与第二表面13b。该第一线路层11嵌埋于该第一绝缘层13中并外露出该第一表面13a，俾供作为置晶垫。该第一导电柱12设于该第一绝缘层13中并设于该第一线路层11上。该第二线路层14设于该第一绝缘层13的第二表面13b与该些第一导电柱12上。该第二导电柱15设于该第二线路层14上。该第二绝缘层16设于该第一绝缘层13的第二表面13b上并包覆该第二线路层14与第二导电柱15，且令该第二导电柱15的部分表面外露于该第二绝缘层16，俾供作为植球垫。该表面处理层17设于该第一线路层11的外露表面与第二导电柱15的外露表面上。
惟，现有中介基板1的制法中，该表面处理层17,17’为有机保焊剂剂(OrganicSolderabilityPreservative，简称OSP)，其无法适用于植球垫(即第二导电柱15)需长期暴露于一般环境下的产品，如LGA(landgridarray)产品。
再者，若将植球垫(即第二导电柱15)上的表面处理层17’改为化学镍钯金(ENEPIG)或电镀镍金(Ni/Au)的材质，将有如下问题：
第一、需选化流程(即进行两次表面处理，一次为OSP的表面处理层17，另一次为化学镍钯金(ENEPIG)或电镀镍金(Ni/Au)的表面处理层17’)，且于进行制程时需覆盖光阻，所以容易发生光阻析出的问题，而造成品质风险。
第二、不易控制金属间化合物(intermetalliccompound，简称IMC)及镍层阻障(barrier)的问题。
因此，如何克服现有技术中的种种问题，实已成目前亟欲解决的课题。
发明内容
鉴于上述现有技术的缺失，本发明提供一种中介基板，包括：一第一绝缘层，具有相对的第一表面与第二表面；一第一线路层，形成于该第一绝缘层中且其一表面外露出该第一绝缘层的第一表面；多个第一导电柱，形成于该第一绝缘层中且设于该第一线路层上并连通至该第一绝缘层的第二表面；一第二线路层，形成于该第一绝缘层的第二表面与该些第一导电柱上并电性连接该些第一导电柱；多个第二导电柱，形成于该第二线路层上并电性连接该第二线路层；一第二绝缘层，形成于该第一绝缘层的第二表面上，以包覆该些第二导电柱与该第二线路层，且令该第二导电柱的端面外露于该第二绝缘层；以及多个浸镀锡层，分别形成于该第一线路层的外露表面与该第二导电柱的端面上。
本发明提供一种中介基板的制法，包括：在一承载板上形成第一线路层，且于该第一线路层上形成多个第一导电柱；形成一第一绝缘层于该承载板上，该第一绝缘层具有相对的第一表面与第二表面，且该第一绝缘层藉其第一表面结合至该承载板上，而该些第一导电柱外露于该第一绝缘层的第二表面；形成一第二线路层于该第一绝缘层的第二表面与该些第一导电柱上，且该第二线路层电性连接该些第一导电柱；形成多个第二导电柱于该第二线路层上，且该第二线路层电性连接该些第二导电柱；形成一第二绝缘层于该第一绝缘层的第二表面上，以包覆该些第二导电柱与该第二线路层，且令该第二导电柱的端面外露于该第二绝缘层；移除该承载板，使该第一线路层外露于该第一绝缘层的第一表面；以及分别形成浸镀锡层于该第一线路层的外露表面与该第二导电柱的端面上。
前述的制法中，可选择性地移除部分或全部该承载板。
前述的中介基板及其制法中，该第一绝缘层以铸模方式、涂布方式或压合方式形成于该承载板上，所以形成该第一绝缘层的材质为铸模化合物、底层涂料或介电材料。
前述的中介基板及其制法中，该第一线路层的表面低于该第一绝缘层的第一表面。
前述的中介基板及其制法中，该第一导电柱的端面齐平该第一绝缘层的第二表面。
前述的中介基板及其制法中，该第二导电柱的端面为植球面。
前述的中介基板及其制法中，该第二导电柱的端面齐平该第二绝缘层的表面。
前述的中介基板及其制法中，该第二绝缘层以铸模方式、涂布方式或压合方式形成于该承载板上，所以形成该第二绝缘层的材质为铸模化合物、底层涂料或介电材料。
前述的中介基板及其制法中，该浸镀锡层的表面不高于该第一绝缘层的第一表面。
前述的中介基板及其制法中，该浸镀锡层的表面高于该第一绝缘层的第一表面。
前述的中介基板及其制法中，该浸镀锡层的表面不高于该第二绝缘层的表面。
前述的中介基板及其制法中，该浸镀锡层的表面高于该第二绝缘层的表面。
另外，前述的中介基板及其制法中，移除部分该承载板，使保留的该承载板作为一支撑结构。
由上可知，本发明中介基板及其制法，藉由该浸镀锡层作为表面处理层，以适用于植球垫需长期暴露于一般环境下的产品，且无需选化流程，所以本发明的制法较为简易。又，易于控制金属间化合物，且无镍层阻障的问题，所以品质较为稳定。
附图说明
图1为现有中介基板的剖视示意图；
图2A至2F为本发明的中介基板的制法的剖视示意图；其中，图2F’为图2F的另一态样；以及
图2G及2G’为图2F的后续制程的剖视示意图。
其中，附图标记说明如下：
1、2、2’中介基板
11、21第一线路层
12、22第一导电柱
13、23第一绝缘层
13a,23a第一表面
13b,23b第二表面
14、24第二线路层
15、25第二导电柱
16、26第二绝缘层
17、17’表面处理层
20承载板
20a金属材
20’支撑结构
21a、26a、27a、27a’表面
22a、25a端面
27、27’浸镀锡层
4电子组件
5焊球
6封装胶体。
具体实施方式
以下藉由特定的具体实施例说明本发明的实施方式，本领域技术人员可由本说明书所揭示的内容轻易地了解本发明的其它优点及功效。
须知，本说明书所附图式所绘示的结构、比例、大小等，均仅用以配合说明书所揭示的内容，以供本领域技术人员的了解与阅读，并非用以限定本发明可实施的限定条件，所以不具技术上的实质意义，任何结构的修饰、比例关系的改变或大小的调整，在不影响本发明所能产生的功效及所能达成的目的下，均应仍落在本发明所揭示的技术内容得能涵盖的范围内。同时，本说明书中所引用的如“上”、“第一”、“第二”及“一”等的用语，亦仅为便于叙述的明了，而非用以限定本发明可实施的范围，其相对关系的改变或调整，在无实质变更技术内容下，当亦视为本发明可实施的范畴。
图2A至2F为本发明的无核心层式(coreless)中介基板2的制法的剖视示意图。于本实施例中，该中介基板2为芯片尺寸覆晶封装(flip-chipchipscalepackage，简称FCCSP)用的载板。
如图2A所示，提供一承载板20。于本实施例中，该承载板20为基材，例如铜箔基板，但无特别限制，本实施例以铜箔基板作说明，其两侧具有含铜的金属材20a。
如图2B所示，藉由图案化制程，以形成一第一线路层21于该承载板20上。
如图2C所示，藉由图案化制程，以电镀形成多个第一导电柱22于该第一线路层21上。
于本实施例中，该些第一导电柱22接触且电性连接该第一线路层21。
如图2D所示，形成一第一绝缘层23于该承载板20上，该第一绝缘层23具有相对的第一表面23a与第二表面23b，且该第一绝缘层23藉其第一表面23a结合至该承载板20上，而该第一导电柱22外露于该第一绝缘层23的第二表面23b。
于本实施例中，该第一绝缘层23以铸模方式、涂布方式或压合方式形成于该承载板20上，且形成该第一绝缘层23的材质为铸模化合物(MoldingCompound)、底层涂料(Primer)、或如环氧树脂(Epoxy)的介电材料。
再者，该第一导电柱22的端面22a齐平该第一绝缘层23的第二表面23b。
如图2E所示，形成一第二线路层24于该第一绝缘层23的第二表面23b与该些第一导电柱22上，再形成多个第二导电柱25于该第二线路层24上，且该第二线路层24电性连接该些第二导电柱25，之后形成一第二绝缘层26于该第一绝缘层23的第二表面23b上，以包覆该些第二导电柱25与该第二线路层24。
于本实施例中，该第二导电柱25的端面25a外露于该第二绝缘层26，以令该第二导电柱25的端面25a作为植球面。具体地，该第二导电柱25的端面25a齐平该第二绝缘层26的表面26a。
再者，该第二绝缘层26以铸模方式、涂布方式或压合方式形成者，且形成该第二绝缘层26的材质为铸模化合物、环氧树脂或介电材料。
如图2F所示，移除全部该承载板20，使该第一线路层21的表面21a外露于该第一绝缘层23的第一表面23a，且该第一线路层21的表面21a低于该第一绝缘层23的第一表面23a。接着，分别形成一浸镀锡(ImmersionTin)层27,27’于该第一线路层21的表面21a与该第二导电柱25的端面25a上。
于本实施例中，以蚀刻方式移除该金属材20a，所以会略蚀刻该第一线路层21的表面21a，使该第一线路层21的表面21a微凹于该绝缘层23的第一表面23a。
再者，于蚀刻该金属材20a时，亦会略蚀刻该第二导电柱25的端面25a，使该第二导电柱25的端面25a低于该第二绝缘层26的表面26a。
又，其中一侧的浸镀锡层27的表面27a高于或不高于该第一绝缘层23的第一表面23a。或者，另一侧的浸镀锡层27’的表面27a高于或不高于该第二绝缘层26的表面26a。
如图2F’所示，图案化蚀刻移除部分该承载板20，使保留的该承载板作为支撑结构20’。
于后续制程中，如第2G图所示，将电子组件4设于该第一绝缘层23的第一表面23a上，且该电子组件4电性连接该第一线路层21，并以封装胶体6包覆该电子组件4，以完成LGA(landgridarray)产品。
或者，如第2G’图所示，将电子组件4设于该第一绝缘层23的第一表面23a上，且该电子组件4电性连接该第一线路层21，并形成多个焊球5于该第二导电柱25上的浸镀锡层27’上，以完成BGA(ballgridarray)产品。
因此，本发明的制法是以该浸镀锡层27,27’作为表面处理层，其能适用于植球垫(即第二导电柱25)需长期暴露于一般环境下的产品，如LGA(landgridarray)产品。
再者，无需选化流程，所以本发明的制法较为简易。
又，易于控制金属间化合物(intermetalliccompound，简称IMC)，且无镍层阻障(barrier)的问题，所以使品质较为稳定。
本发明提供一种中介基板2,2’，包括：一第一绝缘层23、一第一线路层21、多个第一导电柱22、一第二线路层24、多个第二导电柱25、一第二绝缘层26、以及一浸镀锡层27。
所述的第一绝缘层23具有相对的第一表面23a与第二表面23b，且该第一绝缘层23为铸模化合物、环氧树脂或介电材料。
所述的第一线路层21嵌埋于该第一绝缘层23的第一表面23a中，且该第一线路层21的表面21a低于该第一绝缘层23的第一表面23a。
所述的第一导电柱22形成于该第一绝缘层23中并连通至该第一绝缘层23的第二表面23b，且该第一导电柱22的端面22a齐平该第一绝缘层23的第二表面23b。
所述的第二线路层24形成于该第一绝缘层23的第二表面23b与该些第一导电柱22上并电性连接该些第一导电柱22。
所述的第二导电柱25形成于该第二线路层24的表面24a上并电性连接该第二线路层24，且该第二导电柱25的端面25a为植球面。
所述的第二绝缘层26形成于该第一绝缘层23的第二表面23b上，以包覆该第二线路层24与第二导电柱25，且该些第二导电柱25的端面25a外露于该第二绝缘层26。
所述的浸镀锡层27,27’形成于该第一线路层21的表面21a与该些第二导电柱25的端面25a上
于一实施例中，该浸镀锡层27高于或不高于该第一绝缘层23的第一表面23a。
于一实施例中，该浸镀锡层27’高于或不高于该第二绝缘层26的表面26a。
于一实施例中，所述的中介基板2’包括一支撑结构20’，设于该第一绝缘层23的第一表面23a上。
综上所述，本发明中介基板及其制法，主要应用在细间距及高脚数的封装堆栈结构的产品上，例如智能型手机、平板、网通、笔记型计算机等产品，且在产品需于高频高速下运作、朝轻薄短小设计、功能越强、越快及储存量愈高时，更需使用到本发明的中介基板。
再者，本发明的中介基板2,2’可藉由该第一线路层21结合逻辑封装件或内存封装件，且可藉由该第二导电柱25结合逻辑封装件或内存封装件。
上述实施例是用以例示性说明本发明的原理及其功效，而非用于限制本发明。任何本领域技术人员均可在不违背本发明的精神及范畴下，对上述实施例进行修改。因此本发明的权利保护范围，应如后述的申请专利范围所列。

Claims (25)

1.一种中介基板，其特征在于，包括：
一第一绝缘层，具有相对的第一表面与第二表面；
一第一线路层，形成于该第一绝缘层中，且该第一线路层的一表面外露出该第一绝缘层的第一表面；
多个第一导电柱，形成于该第一绝缘层中且设于该第一线路层上并连通至该第一绝缘层的第二表面；
一第二线路层，形成于该第一绝缘层的第二表面与所述多个第一导电柱上并电性连接所述多个第一导电柱；
多个第二导电柱，形成于该第二线路层上并电性连接该第二线路层；
一第二绝缘层，形成于该第一绝缘层的第二表面上，以包覆所述多个第二导电柱与该第二线路层，且令所述多个第二导电柱的端面外露于该第二绝缘层；以及
多个浸镀锡层，分别形成于该第一线路层的外露表面与所述多个第二导电柱的端面上。
2.如权利要求1所述的中介基板，其特征在于，形成该第一绝缘层的材质为铸模化合物、底层涂料或介电材料。
3.如权利要求1所述的中介基板，其特征在于，该第一线路层的表面低于该第一绝缘层的第一表面。
4.如权利要求1所述的中介基板，其特征在于，所述多个第一导电柱的端面齐平该第一绝缘层的第二表面。
5.如权利要求1所述的中介基板，其特征在于，所述多个第二导电柱的端面为植球面。
6.如权利要求1所述的中介基板，其特征在于，所述多个第二导电柱的端面齐平该第二绝缘层的表面。
7.如权利要求1所述的中介基板，其特征在于，形成该第二绝缘层的材质为铸模化合物、底层涂料或介电材料。
8.如权利要求1所述的中介基板，其特征在于，该浸镀锡层的表面不高于该第一绝缘层的第一表面。
9.如权利要求1所述的中介基板，其特征在于，该浸镀锡层的表面高于该第一绝缘层的第一表面。
10.如权利要求1所述的中介基板，其特征在于，该浸镀锡层的表面不高于该第二绝缘层的表面。
11.如权利要求1所述的中介基板，其特征在于，该浸镀锡层的表面高于该第二绝缘层的表面。
12.如权利要求1所述的中介基板，其特征在于，更包括一支撑结构，设于该第一绝缘层的第一表面上。
13.一种中介基板的制法，其特征在于，包括：
在一承载板上形成一第一线路层，且于该第一线路层上形成多个第一导电柱；
形成一第一绝缘层于该承载板上，该第一绝缘层具有相对的第一表面与第二表面，且该第一绝缘层藉其第一表面结合至该承载板上，而所述多个第一导电柱外露于该第一绝缘层的第二表面；
形成一第二线路层于该第一绝缘层的第二表面与所述多个第一导电柱上，且该第二线路层电性连接所述多个第一导电柱；
形成多个第二导电柱于该第二线路层上，且该第二线路层电性连接所述多个第二导电柱；
形成一第二绝缘层于该第一绝缘层的第二表面上，以包覆所述多个第二导电柱与该第二线路层，且令该第二导电柱的端面外露于所述多个第二绝缘层；
移除该承载板，使该第一线路层外露于该第一绝缘层的第一表面；以及
分别形成浸镀锡层于该第一线路层的外露表面与所述多个第二导电柱的端面上。
14.如权利要求13所述的中介基板的制法，其特征在于，该第一绝缘层以铸模方式、涂布方式或压合方式形成于该承载板上。
15.如权利要求13所述的中介基板的制法，其特征在于，该第一线路层的表面低于该第一绝缘层的第一表面。
16.如权利要求13所述的中介基板的制法，其特征在于，该些第一导电柱的端面齐平该第一绝缘层的第二表面。
17.如权利要求13所述的中介基板的制法，其特征在于，该些第二导电柱的端面为植球面。
18.如权利要求13所述的中介基板的制法，其特征在于，该些第二导电柱的端面齐平该第二绝缘层的表面。
19.如权利要求13所述的中介基板的制法，其特征在于，该第二绝缘层以铸模方式、涂布方式或压合方式形成者。
20.如权利要求13所述的中介基板的制法，其特征在于，移除全部该承载板。
21.如权利要求13所述的中介基板的制法，其特征在于，移除部分该承载板，使保留的该承载板作为一支撑结构。
22.如权利要求13所述的中介基板的制法，其特征在于，该浸镀锡层的表面不高于该第一绝缘层的第一表面。
23.如权利要求13所述的中介基板的制法，其特征在于，该浸镀锡层的表面高于该第一绝缘层的第一表面。
24.如权利要求13所述的中介基板的制法，其特征在于，该浸镀锡层的表面不高于该第二绝缘层的表面。
25.如权利要求13所述的中介基板的制法，其特征在于，该浸镀锡层的表面高于该第二绝缘层的表面。
CN201410727413.XA 2014-12-03 2014-12-03 中介基板及其制法 Pending CN105720031A (zh)

Priority Applications (2)

Application Number Priority Date Filing Date Title
CN201410727413.XA CN105720031A (zh) 2014-12-03 2014-12-03 中介基板及其制法
US14/957,848 US10283442B2 (en) 2014-12-03 2015-12-03 Interposer substrate and method of fabricating the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201410727413.XA CN105720031A (zh) 2014-12-03 2014-12-03 中介基板及其制法

Publications (1)

Publication Number Publication Date
CN105720031A true CN105720031A (zh) 2016-06-29

Family

ID=56094991

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201410727413.XA Pending CN105720031A (zh) 2014-12-03 2014-12-03 中介基板及其制法

Country Status (2)

Country Link
US (1) US10283442B2 (zh)
CN (1) CN105720031A (zh)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107768320A (zh) * 2016-08-18 2018-03-06 恒劲科技股份有限公司 电子封装件及其制法
CN110473788A (zh) * 2018-05-10 2019-11-19 恒劲科技股份有限公司 覆晶封装基板的制法及其结构
CN110876239A (zh) * 2018-08-31 2020-03-10 庆鼎精密电子（淮安）有限公司 电路板及其制作方法
CN111883508A (zh) * 2019-05-02 2020-11-03 恒劲科技股份有限公司 覆晶封装基板及其制法

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2016162835A (ja) * 2015-02-27 2016-09-05 イビデン株式会社 多層配線板
US10319684B2 (en) 2017-04-11 2019-06-11 STATS ChipPAC Pte. Ltd. Dummy conductive structures for EMI shielding

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101989587A (zh) * 2009-07-30 2011-03-23 全懋精密科技股份有限公司 电路板的电性连接结构及电路板装置
US20120007234A1 (en) * 2010-07-12 2012-01-12 Siliconware Precision Industries Co., Ltd. Semiconductor package without chip carrier and fabrication method thereof
CN102903680A (zh) * 2011-07-27 2013-01-30 矽品精密工业股份有限公司 半导体封装件及其制法
CN102931168A (zh) * 2012-11-14 2013-02-13 日月光半导体（上海）股份有限公司 封装基板及其制造方法
CN103298275A (zh) * 2013-05-20 2013-09-11 江苏长电科技股份有限公司 金属框多层线路基板先镀后蚀金属线路减法工艺方法

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8866301B2 (en) * 2010-05-18 2014-10-21 Taiwan Semiconductor Manufacturing Company, Ltd. Package systems having interposers with interconnection structures
US8952544B2 (en) * 2013-07-03 2015-02-10 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor device and manufacturing method thereof
US9054163B2 (en) * 2013-11-06 2015-06-09 Taiwan Semiconductor Manufacturing Company, Ltd. Method for via plating with seed layer
KR20150064976A (ko) * 2013-12-04 2015-06-12 삼성전기주식회사 인쇄회로기판 및 그 제조방법
US20150282317A1 (en) * 2014-03-28 2015-10-01 Lockheed Martin Corporation Edge contacts of circuit boards, and related apparatus and methods

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101989587A (zh) * 2009-07-30 2011-03-23 全懋精密科技股份有限公司 电路板的电性连接结构及电路板装置
US20120007234A1 (en) * 2010-07-12 2012-01-12 Siliconware Precision Industries Co., Ltd. Semiconductor package without chip carrier and fabrication method thereof
CN102903680A (zh) * 2011-07-27 2013-01-30 矽品精密工业股份有限公司 半导体封装件及其制法
CN102931168A (zh) * 2012-11-14 2013-02-13 日月光半导体（上海）股份有限公司 封装基板及其制造方法
CN103298275A (zh) * 2013-05-20 2013-09-11 江苏长电科技股份有限公司 金属框多层线路基板先镀后蚀金属线路减法工艺方法

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107768320A (zh) * 2016-08-18 2018-03-06 恒劲科技股份有限公司 电子封装件及其制法
CN110473788A (zh) * 2018-05-10 2019-11-19 恒劲科技股份有限公司 覆晶封装基板的制法及其结构
CN110876239A (zh) * 2018-08-31 2020-03-10 庆鼎精密电子（淮安）有限公司 电路板及其制作方法
CN111883508A (zh) * 2019-05-02 2020-11-03 恒劲科技股份有限公司 覆晶封装基板及其制法
CN111883508B (zh) * 2019-05-02 2023-02-28 恒劲科技股份有限公司 覆晶封装基板及其制法

Also Published As

Publication number Publication date
US20160163627A1 (en) 2016-06-09
US10283442B2 (en) 2019-05-07

Similar Documents

Publication Publication Date Title
TWI587412B (zh) 封裝結構及其製法
US20160079205A1 (en) Semiconductor package assembly
EP3035383A1 (en) Semiconductor package assembly
CN102386104B (zh) 四边扁平无接脚封装方法
CN107424973B (zh) 封装基板及其制法
TWI569390B (zh) 電子封裝件及其製法
CN105720031A (zh) 中介基板及其制法
CN103165484B (zh) 堆迭式封装及其制造方法
TWI542263B (zh) 中介基板及其製法
TWI517269B (zh) 層疊式封裝結構及其製法
US20130249083A1 (en) Packaging substrate
CN102456648B (zh) 封装基板的制法
US10050020B2 (en) Stack-type semiconductor package
TWI545997B (zh) 中介基板及其製法
CN102386105A (zh) 四边扁平无接脚封装方法及其制成的结构
CN118553622A (zh) 承载结构的制法
TWM521807U (zh) 封裝結構及其中介板
TWM537303U (zh) ３ｄ多晶片模組封裝結構（二）
TW201737415A (zh) 封裝基板的製作方法
TWI623251B (zh) 中介基板之製法
TWI554169B (zh) 中介基板及其製法
CN105514081A (zh) 封装结构及其制法
CN107622981B (zh) 电子封装件及其制法
CN101252107A (zh) 半导体封装结构及其制造方法
TWI552657B (zh) 中介基板及其製法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
RJ01 Rejection of invention patent application after publication
RJ01 Rejection of invention patent application after publication

Application publication date: 20160629