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CN105702576B - 具有电子元件的电子器件和形成工艺 - Google Patents

具有电子元件的电子器件和形成工艺 Download PDF

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CN105702576B
CN105702576B CN201510638881.4A CN201510638881A CN105702576B CN 105702576 B CN105702576 B CN 105702576B CN 201510638881 A CN201510638881 A CN 201510638881A CN 105702576 B CN105702576 B CN 105702576B
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Abstract

本发明涉及具有电子元件的电子器件和形成工艺。在实施例中，形成电子器件的工艺可以包括提供具有第一主侧和至少部分地在沿着第一主侧的半导体衬底内的电子元件的半导体衬底；工艺可以进一步包括减薄半导体衬底以限定沿着与第一主侧相对的第二主侧的第二主表面；选择性移除沿着第二主侧的半导体衬底的一部分以限定具有远端表面的沟槽。工艺可以进一步包括形成邻近沟槽或在沟槽内的特征。特征可以包括掺杂区、导电结构等。在另一个实施例中，电子器件可以包括半导体衬底和沟槽内的导电结构。导电层可以横向围绕沟槽内的支柱。

Description

具有电子元件的电子器件和形成工艺
技术领域
本公开涉及电子器件和形成电子器件的工艺，并且更具体地，涉及具有电子元件的电子器件及其形成工艺。
背景技术
绝缘栅双极型晶体管可以具有物理层，其中发射区、体接触和栅电极沿着衬底的一侧，且集电区沿着相对侧。可以减小晶体管的尺寸以提高器件的性能。已经使用了许多不同的技术以尝试减小晶体管的集电区和体区之间的距离；然而，这种尝试不是最佳的。期望在绝缘栅双极型晶体管中有进一步改进。
附图说明
本公开以举例的方式示例了实施例并且不限于附图。
图1包括工件的一部分的示例，工件的一部分包括半导体衬底、阱区、焊垫层、栅电层、栅电极和场隔离区。
图2包括在形成层间介质层之后的图1的工件的示例。
图3包括在形成接触开口和保护层之后的图2的工件的示例。
图4包括在施加保护层和减薄半导体衬底背侧之后的图3的工件的示例。
图5包括在图形化半导体衬底的背侧以限定沟槽之后的图4的工件的示例。
图6包括在沿着半导体衬底的背侧并邻近沟槽的远端表面形成掺杂区之后的图5的工件的示例。
图7包括在施加保护层和形成互连之后的图6的工件的示例。
图8包括在形成钝化层和导电垫片之后的图7的工件的示例。
图9包括在施加保护层、进一步减薄半导体衬底以及沿着半导体衬底的背侧形成导电层之后的图8的工件的示例。
图10包括在将工件放在基板贴装上以及移除保护层之后的图9的工件的示例。
图11包括依据可选择的实施例在图形化半导体衬底的背侧以限定沟槽内具有支柱的沟槽之后的工件的一部分的示例。
图12包括表明沟道内的示例的、非限制形状的支柱的图11的工件的放大部分的示例。
图13包括表明用于电子器件的一部分的示例的、非限制性的布局的图11的工件的示例。
图14包括在沿着半导体衬底的背侧并邻近沟槽的远端表面形成掺杂区之后的图11的工件的示例。
图15包括在形成沟槽内的导电层之后的图14的工件的示例。
本领域技术人员应意识到图中的要素用于简单和清楚的说明并且没必要按比例绘图。例如，可以使图中的一些要素的尺寸相对于其他要素增大以帮助提高对本发明的实施例的理解。
具体实施方式
以下的描述结合图被提供以帮助对本文公开的教导的理解。以下的讨论将集中于教导的实施例和具体实现。该焦点提供以帮助描述教导并且不应当解释为对教导的范围或适用性的限制。然而，其他实施例可以基于本申请中公开的教导使用。
术语“正常操作”和“正常操作状态”指的是在此条件下电子元件或器件设计为操作的条件。这些条件可以从关于电压、电流、电容、电阻或其他电学参数的其他信息或数据表获得。因此，正常操作不包括在远远超出它的设计限值下操作电子元件或器件。
术语“功率晶体管”指的是设计为当晶体管处于关断状态时晶体管的源和漏或晶体管的发射极和集电极之间的电压差保持至少50V的晶体管。例如，当晶体管处于关断状态时，在没有结击穿或其他不期望的状况发生的情况下，源和漏之间保持50V。
术语“包括”、“包含”、“具有”或它们的其他变形，意在覆盖非排他性的包括。例如包含一系列特征的方法、物品或设备不需要仅限于那些特性而是可以包括没有明确列出的其他特征或这个方法、物品或设备固有的其他特征。另外，除非有明确地相反的说明，“或”指的是包容性“或”而不是排他性“或”。例如，条件A或B由以下任意一个满足：A为真(或存在的)并且B为假(或不存在的)，A为假(或不存在的)并且B为真(或存在的)，和A和B两者均为真(或存在的)。
还有，“一个”或“一种”的使用是用于描述在本文中描述的要素和元件。这样做仅仅为了方便并且为了给出一般意义上的本发明的范围。本说明应当阅读为将包括一个、至少一个或单数为也包括复数，或反之亦然，除非它清楚地另有含义。例如当单个项目在本文中描述，多于一个项目可以用于代替单个项目。类似的，在本文中描述的多于一个项目，单个项目可以取代所述多于一个项目。
相应于元素周期表内的列的族编号基于2011年1月21日出版的IUPAC元素周期表。
除非另外限定，本文中使用的所有技术的和科学的术语具有如本发明领域的技术人员一般理解的相同意义。材料、方法和举例仅是示例并且不意在受限制。对于没有在本文中描述的范围，关于具体材料和工艺行为的许多细节是常规的并且可以在半导体和电子领域的教科书和其他资源中发现。
在一个方面，形成电子器件的工艺可以包括提供包括沿着半导体衬底的主侧的电子元件的半导体衬底。工艺可以包括减薄半导体衬底的相对的主侧，并且选择地移除沿着相对的主侧的半导体衬底的一部分以限定沟槽。在选择性地移除半导体衬底的一部分之后，可以执行多个不同的工艺操作以完成电子器件的形成。例如，可以邻近沟槽形成掺杂区或在沟槽内形成导电结构。当电子元件的尺寸减小，工艺可以允许更好的工艺控制。在具体实施例中，可以从相对的主表面形成掺杂区，并且与沿着具有电子元件的主表面掺杂或在工艺早期形成埋置掺杂层相比，可以提供更好的结深控制。在另一方面，可以在沟槽内形成导体。
在进一步的方面，电子器件可以包括具有第一主侧、与第一主侧相对的第二主侧以及沿着第一主侧的第一主表面的半导体衬底。电子器件可以包括电子元件区和邻近电子元件区的外围区。在第一外围区内的半导体衬底可以比在电子元件区内的半导体衬底厚。电子器件可以进一步包括沿着第二主侧位于沟槽内的导电结构，其中沟槽从第二主表面朝向第一主表面延伸，其中导电结构在电子元件区内并且包括横向围绕半导体衬底的一部分的位于沟槽内支柱形式的导电材料。
图1包括工件的一部分的截面图的示例，其中包括具有至少形成一个电子元件的元件区112和元件区112外的外围区114的半导体衬底100。半导体衬底100可以包括14族元素(例如碳、硅、锗或它们的任意组合)并且可以是轻n型掺杂或p型掺杂。为了本说明的目的，重掺杂意味着峰值掺杂浓度至少为1x1019 atoms/cm3，而轻掺杂意味着峰值掺杂浓度小于1x1019 atoms/cm3。在实施例中，半导体衬底100具有不大于1x1019 atoms/cm3的掺杂浓度。在具体实施例中，半导体衬底100是n型掺杂。阱区104沿着半导体衬底100的主侧形成并且具有与半导体衬底100相反的导电类型。形成阱区104的主侧也称为前侧。阱区104被轻掺杂并且具有大于半导体衬底100的掺杂浓度。阱区104的部分对应于电子元件的沟道区。
焊垫层106和抗氧化物层(未示出)形成于阱区104之上。焊垫层106和抗氧化物层被图形化，并且当焊垫层106和抗氧化物层被移除时形成场隔离区120。之后可以移除抗氧化物层。可以形成掺杂的隔离区122并且延伸穿过阱区104进入半导体衬底100中。掺杂的隔离区122可以具有与半导体衬底100的导电类型相反的导电类型。
在工件之上形成掩模(未示出)并且限定将形成栅结构的开口。执行刻蚀以移除焊垫层106、阱区104和半导体衬底100的部分以限定沟槽。为了减小栅-漏电容，沟槽可以仅轻微地延伸入半导体衬底100中。刻蚀可以以定时刻蚀的方式或使用端点检测(例如，基于干涉)与定时过刻来形成。掩模可以在沟槽形成之后移除。栅介质层142沿着沟槽的暴露的表面形成。可以淀积导电层并移除沟槽外面的导电层部分来形成栅电极144。可以形成另一掩模并限定将要形成发射区162的开口。发射区162也可以是指源区。发射区162具有与阱区104的导电类型相反的导电类型。发射区162为重掺杂，并且在具体实施例中为砷掺杂。沿着沟槽的侧壁并且在发射区162和半导体衬底100之间的阱区104部分为沟道区。
参考图2，栅电极144可以凹进沟槽内以减少栅-源电容。在如示例的实施例中，栅电极跨越沟道区并轻微延伸超出发射区-阱区界面以及阱区-半导体衬底界面。层间介质(ILD)层200在工件之上形成。ILD层200可以包括单个膜或多个膜。ILD层200可以包括氧化物层、氮化物层或氮氧化物层。在具体实施例中，ILD层200可以包括相对薄的刻蚀停止层、相对厚的氧化物层和相对薄的抗反射层。在ILD层200上的多个其他变型是可能的，并且ILD层200可以针对具体的应用量身定做。
在工艺中可以此时或稍后形成接触开口。以下的描述基于接触开口在半导体衬底100减薄之前形成。参考图3，形成并图形化掩模(未示出)以限定将形成到发射区162和栅电极144的接触的开口。关于发射区162，ILD层200和发射区162被刻蚀以限定对发射区162和对阱区104的接触区的接触开口300。因此，阱区104的一部分可以被刻蚀以确保制作了对于阱区104的接触。尽管没有示例出，ILD层200被刻蚀以暴露用于形成栅电极144的导电层部分。在形成接触开口300之后，移除掩模，并且可以在ILD层之上以及接触开口300内形成保护层310。在具体实施例中，保护层310可以提供防划伤保护并可以包含氮化物。在另一个实施例中，保护层310可以包括可以选择性地移除以氧化的不同材料和硅。示例的实施例的图的其余部分与在背侧工艺之后形成的接触开口有关。
参考图4，另一个保护层410覆盖在ILD层200、接触开口310(如果存在)、发射区162和栅电极144之上。保护层410可以是带(例如，背面研磨带)、静电载体或聚合物涂层。半导体衬底100可以被减薄。在实施例中，半导体衬底100可以通过背面研磨或刻蚀半导体衬底100来减薄。减薄的量可以被机械支撑、电子元件尺寸或它们的结合所影响。在实施例中，在减薄之前，半导体衬底100具有小于1000微米的厚度，例如小于800微米。对于电子元件期望的尺寸可以小于90微米；然而，当半导体衬底100的厚度与期望的尺寸相同时，半导体衬底100可能不具有足够的机械支撑。当半导体衬底100的宽度(直径)增大时，提供足够的机械支撑的最小厚度可以类似地增大。在实施例中，半导体衬底100可减薄为使得减薄后的厚度是初始半导体衬底厚度的至少15％、至少20％或至少25％。在另一个实施例中，半导体衬底100可减薄为使得减薄后的厚度是初始半导体衬底厚度的不大于60％、不大于50％或不大于40％。就实际尺寸而言，在实施例中，半导体衬底100可减薄为使得减薄后的厚度是至少110微米、至少150微米或至少200微米。在另一个实施例中，半导体衬底100可以减薄为使得减薄后的厚度不大于400微米、不大于350微米或不大于300微米。在另一个实施例中，半导体衬底100可以不被减薄。在半导体衬底100被减薄之后，半导体衬底100具有主表面400，该主表面400沿着与具有栅电极144和发射区162的主侧的主表面相对的主侧。与主表面400相对应的主侧也称为背侧。
在实施例中，在半导体衬底100之上形成掩模(未示出)，半导体衬底100被选择性地移除以限定图5中示例的沟槽510。沟槽510在元件区112内，在主表面400的半导体衬底100的一部分对应外围区114。沟槽510中的每一个从主表面400朝向半导体衬底100的相对主侧延伸，并且具有如图5可见的侧壁以及也可以称为底部的远端表面512。沟槽刻蚀可以以定时刻蚀的方式或使用端点检测(例如，基于干涉或来自前侧沟槽的信号)与定时过刻来形成。
半导体衬底100剩余的厚度由电子元件期望的尺寸决定。因此，沟槽510的深度为主表面400和沟槽510内远端表面512之间的高度差并且可以取决于具体的电子参数。在示例的实施例中，电子元件的漂移区的长度可以用于确定沟槽510的深度。漂移区的长度可以取决于电子元件的额定电压。相对较浅的沟槽对应漂移区的较长的长度并且可以支持更大的电压，相对较深的沟槽对应漂移区的较短的长度并且可以支持更小的电压。因此，沟槽510的深度可以取决于电子元件的电子特性而变化。
在实施例中，沟槽510可以具有外围区114(减薄后)内的厚度的至少25％、至少40％或至少50％的深度。在另一个实施例中，沟槽510可以具有外围区(减薄后)内的厚度的不大于90％、不大于80％或不大于70％的深度。就实际尺寸而言，在实施例中，沟槽510可以具有至少50微米、至少70微米或至少60微米的深度。在另一个实施例中，沟槽510可以具有不大于300微米、不大于250微米或不大于200微米的深度。尽管在形成沟槽510中显著量的半导体衬底100被移除，但是对应于图5中主表面400的外围区允许足够的机械支撑以允许工件的适当处理。
使用沟槽510可以执行多个不同的工艺操作。在示例的实施例中，可以执行一个或多个掺杂操作。参考如图6示例的实施例，可以形成设置电子元件的漂移区的长度的场停止区610。场停止区610可使用单个注入或一组注入在邻近沟槽510的远端表面512形成，其中每个注入以不同能量执行以向半导体衬底100内提供不同的投射范围。因此，场停止区610可以被示例为沟槽的一组掺杂区(接近远端表面)或一个区(沟槽外或邻近沟槽)。漂移区的长度612是阱区104和场停止区610之间的距离。场停止区610可以具有在1x1014 atoms/cm3到1x1017 atoms/cm3范围内的掺杂浓度。集电区620可以在沟槽510的远端表面512形成。集电区620具有至少10x1019 atoms/cm3的掺杂浓度。场停止区610的导电类型与电子元件的漂移区的导电类型相同而与阱区104的导电类型相反，集电区620的导电类型与阱区104的导电类型相同而与场停止区610的导电类型相反。因此，形成的电子元件为绝缘栅双极型晶体管。一旦形成注入区610和620，使用高温退火或快速热退火(900℃到1200℃)的热激活可以被用于激活注入并用于退火注入损伤。在形成温度敏感的前侧互连之前的退火允许激活和注入损伤的移除，而不需要激光退火、热注入或其他不太理想的激活方法。
在另一个实施例中，可以形成不同的元件。例如，可以将集电区620替换为重掺杂n型漏区。在该实施例中，电子元件是垂直绝缘栅场效应晶体管。在又一个实施例中，可以使用相同的半导体衬底100形成电子元件的不同的设计。沟槽510的深度、掺杂操作(包括掺杂剂类型、掺杂剂元素、注入参数或它们的任意组合)可以用于允许漂移区的不同的长度。因此，具有不同额定电压的电子元件、电子元件的不同类型以及它们的任意组合可以形成在相同的半导体衬底100上。在另一个实施例中，相同元件区内的沟槽510的深度可以是不同的，以获得相同管芯内的不同击穿电压。
保护层410被移除而前侧工艺继续。在接触开口形成在背侧工艺之前的实施例中，保护层310被移除。在接触开口还没形成的另一个实施例中，接触开口可以如之前描述的形成。对于任何之前描述的实施例，在工艺中此时，阱区104沿着接触开口的底部暴露。注意，发射区162、阱区104、场停止区610和集电区620存在但未示例在图7中以简化本文描述的概念。
可以执行掺杂操作来形成到阱区104的体接触区。导电插塞可以形成在接触开口内。导电插塞中的一些与发射区162和体接触区接触，而其他导电插塞与栅电极144接触。在可选择的实施例中，可以不形成导电插塞。用于互连的导电层可以在ILD层200之上形成。导电层与导电插塞接触，或如果导电插塞不存在，则导电层与发射区162、体接触区和栅电极144接触。导电层和导电插塞中的每一个可以包括一个或多个膜。例如，导电插塞、导电层或两者可以包括构成大多数导电插塞、导电层或两者的导电膜、粘附膜和隔离膜。导电膜可以包括超过90wt％的W用于导电插塞或超过90wt％的Al或Cu用于导电层。
参考图7，保护层710沿着工件的第二主侧放置并覆盖沟槽510。保护层710可以是带(例如背面研磨带)、载体晶圆、静电载体或聚合物涂层。如果需要或期望用于具体应用，与保护层410相比，保护层710可以更硬。导电层被图形化以形成互连720。一组互连电连接到发射区162和体接触区，而另一组互连电连接到栅电极144。
参考图8，钝化层810可以在互连720和ILD层200之上形成并且被图形化以限定暴露部分互连720的开口。在具体实施例中，钝化层810可以包括感光聚合物，例如聚酰亚胺。导电垫片820可以在开口内形成并且与互连720接触。导电垫片820可以包括一个或多个膜。导电垫片820可以在互连720的每一个或仅仅互连720的一些之上形成。例如，导电垫片820可以在电连接到发射区162的互连720之上形成，并且导电垫片820不在电连接到栅电极144的互连720之上形成，反之亦然。如果需要或期望用于具体应用，保护层710可以被移除，钝化层810可以被固化。
参考图9，保护层910沿着工件的第一主侧放置并且覆盖钝化层810、互连710和导电垫片820。保护层910可以是带(例如，背面研磨带)、静电载体或聚合物涂层。工件可以被研磨以获得用于随后切单的最终期望厚度。在实施例中，半导体衬底100在外围区内高度高于沟槽510远端表面的大部分或所有可以被移除。在实施例中，沟槽510内的远端表面512和基本面(ground surface)之间的高度差可以不大于50微米、不大于20微米或不大于10微米。邻近沟槽510的远端表面5112的集电区620和场停止区610不被移除。导电层920可以在移除后沿着第二主侧形成。导电层920电连接到集电区620。在具体实施例中，导电层920可以包括一个或多个膜并且可以帮助随后的到封装基板的端子的焊接。在可选实施例中，导电层920可以在背面研磨之前实施。
如图10所示，工件可以放置在基板贴装上用于切单。基板贴装可以包括框架1002和带1004。保护膜910在执行切单之前被移除。工件可以被切单，切单生成的管芯可以组装成封装的电子器件。
在另一个实施例中，沿着第二主表面的沟槽可以包括支柱。工艺可以如图1到图4描述和示例的执行。掩模(未示出)可以在半导体衬底100之上形成，并且半导体衬底100被图形化以限定如图11所示例的沟槽1110。沟槽1110在元件区内，对应于主表面1100的部分半导体衬底100对应于外围区。确定沟槽1110的深度的考虑基本与先前描述的关于沟槽510的相同。
不同于沟槽510，支柱1120在沟槽1110内。支柱1120对应半导体衬底100在沟槽1110内未被刻蚀的剩余部分。相比于沟槽510，不具有支柱的沟槽510可以称为空腔。图12包括沟槽1110中的一个的一部分的放大视图，该部分包括示例支柱1120。支柱的其他设计在US 8492260和US 2014/0070375中描述和示例，其中它们的关于支柱的形成和形状(也被称为特征)的教导，均并入于本文中。
在具体实施例中，支柱1120的宽度1220可以被控制以允许需要或期望的支柱下方的掺杂剂的足够的迁移。宽度1220可以不大于9微米、不大于5微米或不大于2微米。宽度1220可以足够宽以允许足够的机械支撑。宽度1220可以是至少0.1微米、至少0.2微米或至少0.5微米。图13包括对应元件区和围绕沟槽1110的外围区1300的沟槽1110的俯视图。
类似于先前描述的实施例，多个不同的工艺操作可以被执行。在示例的实施例中，一个或多个掺杂操作可以被执行。使用单个注入或一组注入可以邻近沟槽1110的远端表面形成场停止区1410，其中每个注入以不同的能量执行以向半导体衬底100中提供不同的投射范围。漂移区的长度1112将是阱区104和场停止区1410之间的距离。场停止区1410可以具有1x1016 atoms/cm3到1x1019 atoms/cm3范围的掺杂浓度。集电区1420可以在沟槽1110的远端表面形成。集电区1420具有至少10x1019 atoms/cm3的掺杂浓度。场停止区1410的导电类型与电子元件的漂移区的导电类型相同而与阱区104的导电类型相反，集电区1420的导电类型与阱区104的导电类型相同而与场停止区1410的导电类型相反。因此，电子元件是绝缘栅双极型晶体管。
在另一个实施例中，可以形成不同的元件。例如，集电区1420的一个或多个可以被替换为重掺杂n型漏区。在该实施例中，电子元件是垂直绝缘栅场效应晶体管。在又一个实施例中，使用相同的半导体衬底可以形成电子元件的不同设计。沟槽1110的深度、掺杂操作(包括掺杂剂类型、掺杂元素、注入参数或它们的任意组合)可以用于允许漂移区的不同的长度。因此，具有不同额定电压的电子元件、电子元件的不同类型或它们的任意组合可以在相同的半导体衬底上形成。
导电层1510沿着主侧并在沟槽1110内形成。导电层可以具有包括金属或半导体材料的一个或多个膜。导电层1510可以部分地或完全地填充沟槽。如果导电层1510部分地填充沟槽，沟槽的剩余部分可以由绝缘体或构成大部分半导体衬底100的材料(例如硅)填充。如果需要或期望，位于沟槽1110外的导电层1510的部分可以被移除以形成导电结构。
可以继续进行与先前关于图7到图9示例和描述的基本相同的工艺。可以如先前描述的形成互连720、钝化层810和导电垫片820。如果需要或期望，可以移除沿着主表面的具有沟槽1110和导电层的工件的一部分。导电层920可以沿着第二主侧形成。导电层920电连接到集电区1420并与沟槽1110内的导电层1510接触。在具体实施例中，导电层920可以包括一个或多个膜并且可以帮助随后的到封装基板的端子的焊接。从此时，工艺如先前描述的继续。
本文中描述的实施例允许更多的器件尺寸和性能的控制，以及允许电子器件的更敏感部分(例如阱区104、漂移区和栅介质层142)内的注入引起的损伤的降低的可能性。具体地，对场停止区610和1410以及集电区620和1420的掺杂剂从与形成阱区104和栅介质层142的主表面相对的半导体衬底100主侧形成。因此，为了形成场停止区610和1410以及集电区620和1420，离子不穿过阱区104和漂移区。
可以实现更好的衬底到衬底在尺寸方面的控制。与US2002/0137264中描述的工艺相比，本文中描述的实施例不需要在工艺早期以及互连形成之前形成埋置掺杂区。因此，由于场停止区610形成在工艺后期，可以实现对掺杂区更精细的控制和激活，特别是可以实现对场停止区610更精细的控制和激活。此外，通过在形成沟槽之前减薄半导体衬底100，允许对于沟槽更短的刻蚀时间，并且允许对沟槽的深度的更好的控制。
电子器件的敏感区中的更少的注入损伤、更好的工艺控制以及高温激活允许形成相同或不同的生产批次中的不同半导体衬底形成的电子器件之间的具有更小性能变化的更高质量的电子器件。
许多不同的方面或实施例是可能的。这些方面和实施例中的一些描述如下。在阅读本发明书之后，本领域技术人员应当理解，这些方面和实施例仅是示例并且不会限制本发明的范围。实施例可以根据如下列出的项目中的任何一个或多个。
项目1、一种形成电子器件的工艺包括：
提供半导体衬底，所述半导体衬底具有第一主侧和沿着所述第一主侧至少部分地位于所述半导体衬底内的电子元件；
减薄所述半导体衬底以限定沿着与所述第一主侧相对的第二主侧的第二主表面；
选择性移除沿着所述第二主侧的所述半导体衬底的一部分以限定具有远端表面的沟槽，其中：
所述沟槽从所述第二主表面延伸并且仅部分地穿过所述半导体衬底的厚度；和
选择性地移除在减薄所述半导体衬底之后执行；和
邻近所述沟槽的远端表面形成掺杂区，其中形成掺杂区在减薄所述半导体衬底之后沿着所述半导体衬底的所述第二主侧执行。
项目2、如项目1所述的工艺，进一步包括在减薄所述半导体衬底之前形成到所述电子元件的接触开口。
项目3、如项目1所述的工艺，进一步包括在所述沟槽内形成导电结构。
项目4、如项目1所述的工艺，其中所述掺杂区包括场停止区。
项目5、如项目4所述的工艺，进一步包括沿着所述沟槽的所述远端表面形成集电区，其中所述集电区具有与所述场停止区的导电类型相反的导电类型，所述场停止区被设置在所述集电区和所述半导体衬底的所述第一主侧之间。
项目6、如项目1所述的工艺，其中选择性移除限定具有从所述沟槽的所述远端表面延伸的支柱形式的部分半导体衬底的沟槽；和
项目7、如项目6所述的工艺，进一步包括在所述沟槽内形成导电结构，其中所述导电层包括横向围绕所述支柱的导电材料。
项目8、如项目1所述的工艺，其中选择性移除限定如下沟槽，所述沟槽是不具有从沟槽的远端表面延伸的半导体衬底的一部分且从沟槽的侧壁间隔开的空腔。
项目9、如项目8所述的工艺，其中在形成互连之前执行覆盖空腔。
项目10、如项目1所述的工艺，进一步包括形成到电子元件的一部分的互连，其中形成互连在形成场停止区之后执行。
项目11、如项目1所述的工艺，其中电子元件包括绝缘栅双极型晶体管的至少一部分。
项目12、如项目1所述的工艺，进一步包括：
激活掺杂区内的掺杂剂；和
在激活掺杂剂之后沿着第一主表面形成互连。
项目13、如项目1所述的工艺，其中：
提供所述半导体衬底和电子元件包括沿着所述半导体衬底的所述第一主侧形成绝缘栅双极型晶体管的发射区、阱区和所述绝缘栅双极型晶体管的栅电极，其中所述阱区具有与所述发射区相反的导电类型；
所述工艺进一步包括：
在形成所述发射区和所述栅电极之后并且在减薄所述半导体衬底之前覆盖所述半导体衬底的所述第一主侧；
沿着所述沟槽的所述远端表面形成掺杂区，其中所述掺杂区具有与所述场停止区的导电类型相反的导电类型；
形成电连接到所述掺杂区且位于所述沟槽内的导电层，其中所述掺杂区被设置在所述场停止区和所述导电结构之间；和
形成到所述发射区和所述栅电极的互连。
项目14、一种形成电子器件的工艺，包括：
提供具有第一主侧、与所述第一主侧相对的第二主侧和沿着所述第一主侧至少部分地位于所述半导体衬底内的电子元件的半导体衬底；
沿着所述第二主侧减薄所述半导体衬底；
选择性移除沿着所述第二主侧的所述半导体衬底的一部分以限定仅部分地穿过所述半导体衬底的厚度延伸的沟槽，其中选择性移除在减薄所述半导体衬底之后执行；
形成到所述电子元件的互连，其中形成所述互连在减薄所述半导体衬底之后执行。
项目15、如项目14所述的工艺，进一步包括在选择性移除所述半导体衬底的所述部分之后并且在形成所述互连之前邻近所述沟槽形成场停止区。
项目16、如项目15所述的工艺，进一步包括沿着所述沟槽的远端表面形成掺杂区，其中：
所述掺杂区具有与所述场停止区的导电类型相反的导电类型；和
所述场停止区被设置在所述掺杂区和所述半导体衬底的所述第一主侧之间。
项目17、如项目16所述的工艺，进一步包括形成电连接到掺杂区的沟槽内的导电材料。
项目18、一种电子器件，包括：
半导体衬底，具有第一主侧、与所述第一主侧相对的第二主侧和沿着所述第一主侧的第一主表面；
电子元件区；
邻近所述电子元件区的第一外围区，其中所述第一外围区内的半导体衬底比所述电子元件区内的半导体衬底厚；和
沿着所述第二主侧位于沟槽内的导电结构，其中所述沟槽从所述第二主表面朝向所述第一主表面延伸，其中所述导电结构在所述电子元件区内并且包括横向围绕所述沟槽内支柱形式的所述半导体衬底的一部分的导电材料。
项目19、如项目18所述的电子器件，其中所述电子元件包括功率晶体管。
项目20、如项目18所述的电子器件，其中所述电子元件包括绝缘栅双极型晶体管。
注意到不是一般性描述或举例的上述所有活动都被需要，具体活动的一部分可能不被需要，除了那些描述之外，一个或多个进一步活动可以被执行。更进一步地，列出的活动的顺序不一定是活动执行的顺序。
益处、其他优势和解决问题的方案已经关于具体实施例在上文中描述。然而，益处、优势、解决问题的方案，和可能导致任何好处、优势或解决方案发生或变得更明显的任何特征不应被解释为任意或所有权利要求的关键的、必需的或本质的特征。
本文中描述的实施例的说明书和示例意在提供各种实施例的结构的一般理解。说明书和示例并非意在作为使用本文中描述的结构或方法的系统和设备的所有要素和特征的详尽和全面的描述。分开的实施例也可以提供与单个实施例结合，相反地，为了简便起见，在单个实施例上下文中描述的多个特征也可以分开地或以任意再组合提供。此外，在范围内规定的参考值包括范围内的每一个值。仅在阅读本说明书之后，许多其他实施例对本领域技术人员来说可能是显而易见的。可以从本公开使用或推导其他实施例，以使得可以在不脱离本公开的范围的情况下做出结构性替代、逻辑性替代或其他变化。因此，本公开要被认为是说明性的而非限制性的。

Claims (10)

1.一种形成具有元件区和外围区的电子器件的工艺，包括：
提供半导体衬底，所述半导体衬底具有第一主侧和沿着所述第一主侧至少部分地位于所述半导体衬底内的电子元件；
减薄所述半导体衬底以限定沿着与所述第一主侧相对的第二主侧的第二主表面；
选择性移除沿着所述第二主侧的所述半导体衬底的一部分以限定具有远端表面的沟槽，其中所述沟槽从所述第二主表面延伸并且仅部分地穿过所述半导体衬底的厚度；和
邻近所述沟槽的远端表面并在所述元件区内形成第一掺杂区，以及
在所述沟槽外、所述外围区内以及沿着所述半导体衬底的第二主侧形成第二掺杂区，
其中所述第一掺杂区和第二掺杂区具有相同的导电类型，并且在减薄所述半导体衬底之后形成所述第一掺杂区和第二掺杂区，并且所述第一掺杂区和第二掺杂区彼此不相邻，
其中所述第二掺杂区直接与在所述外围区内并具有与所述第二掺杂区相反导电类型的第三掺杂区相邻。
2.如权利要求1所述的工艺，进一步包括在减薄所述半导体衬底之前形成到所述电子元件的接触开口。
3.如权利要求1所述的工艺，其中：
所述第一掺杂区包括第一场停止区；和
所述工艺进一步包括沿着所述沟槽的所述远端表面形成集电区，其中所述集电区具有与所述场停止区的导电类型相反的导电类型，所述场停止区被设置在所述集电区和所述半导体衬底的所述第一主侧之间。
4.如权利要求1所述的工艺，其中：
选择性移除限定具有从所述沟槽的所述远端表面延伸的支柱形式的部分半导体衬底的沟槽；和
所述工艺进一步包括在所述沟槽内形成导电结构，其中所述导电结构包括横向围绕所述支柱的导电材料。
5.如权利要求3所述的工艺，其中：
提供所述半导体衬底和电子元件包括沿着所述半导体衬底的所述第一主侧形成绝缘栅双极型晶体管的发射区、阱区和所述绝缘栅双极型晶体管的栅电极，其中所述阱区具有与所述发射区相反的导电类型；
所述工艺进一步包括：
在形成所述发射区和所述栅电极之后并且在减薄所述半导体衬底之前覆盖所述半导体衬底的所述第一主侧；
形成电连接到所述集电极区且位于所述沟槽内的导电层，其中所述集电极区被设置在所述第一场停止区和所述导电层之间；和
形成到所述发射区和所述栅电极的互连。
6.如权利要求1至5的任意一个所述的工艺，其中所述电子元件包括绝缘栅双极型晶体管的至少一部分。
7.一种形成电子器件的工艺，包括：
提供半导体衬底，所述半导体衬底具有第一主侧、与所述第一主侧相对的第二主侧和沿着所述第一主侧至少部分地位于所述半导体衬底内的电子元件；
沿着所述第二主侧减薄所述半导体衬底；
选择性移除沿着所述第二主侧的所述半导体衬底的一部分以限定仅部分地穿过所述半导体衬底的厚度延伸的沟槽；
在限定所述沟槽之后，沿着所述衬底的第二主侧放置保护层，其中所述保护层包括聚合物；
形成到所述电子元件的第一互连，其中所述互连沿着所述半导体衬底的第一主侧，并且在减薄所述半导体衬底之后以及在沿着所述第二主侧放置保护层之后形成；
在形成所述第一互连之后移除所述保护层；以及
形成到所述电子元件的第二互连，其中所述第二互连沿着所述衬底的第二主侧并且在移除所述保护层之后形成。
8.如权利要求7所述的工艺，进一步包括：
在选择性移除所述半导体衬底的所述部分之后并且在形成所述互连之前邻近所述沟槽形成场停止区；和
沿着所述沟槽的远端表面形成集电极区，其中：
所述集电极区具有与所述场停止区的导电类型相反的导电类型；和
所述场停止区被设置在所述集电极区和所述半导体衬底的所述第一主侧之间。
9.一种绝缘栅双极晶体管，包括：
半导体衬底，具有第一主侧、与所述第一主侧相对的第二主侧、沿着所述第一主侧的第一主表面和沿着所述第二主侧的第二主表面，其中所述半导体衬底限定从所述第二主表面朝向所述第一主表面延伸的沟槽，并且其中所述沟槽具有远端表面；
电子元件区，包括邻近所述沟槽的所述远端表面的第一掺杂区；
邻近所述电子元件区的第一外围区，其中：
所述第一外围区域包括第二掺杂区，所述第二掺杂区位于所述沟槽的外部并且沿着所述半导体衬底的所述第二主表面；
所述第一掺杂区和第二掺杂区具有相同的导电类型且彼此不相邻，以及
所述第一外围区内的半导体衬底比所述电子元件区内的半导体衬底厚；和
沿着所述第二主侧位于所述沟槽内的导电结构，其中所述导电结构在所述电子元件区内并且包括横向围绕所述沟槽内支柱形式的所述半导体衬底的一部分的导电材料。
10.一种形成具有元件区和外围区的电子器件的工艺，包括：
提供半导体衬底，所述半导体衬底具有第一主侧和沿着所述第一主侧至少部分地位于所述半导体衬底内的电子元件；
减薄所述半导体衬底以限定沿着与所述第一主侧相对的第二主侧的第二主表面；
选择性移除沿着所述第二主侧的所述半导体衬底的一部分以限定位于所述元件区且不位于所述外围区内的沟槽，每个沟槽具有远端表面，其中所述沟槽内的所述半导体衬底的剩余部分在所述选择性移除期间不被移除，其中所述沟槽从所述第二主表面延伸并且仅部分地穿过所述半导体衬底的厚度至至少50微米的深度；和
邻近所述沟槽的远端表面并在所述元件区内形成第一掺杂区，以及
在所述沟槽外、所述外围区内以及沿着所述半导体衬底的第二主侧形成第二掺杂区，其中所述第一掺杂区和第二掺杂区具有相同的导电类型，并且所述第一掺杂区和第二掺杂区不相邻，
沿着所述第二主侧并且在所述沟槽内形成导电层以填充所述沟槽；以及
移除所述沟槽之外的所有导电层以形成从所述第二主表面朝向所述第一掺杂区延伸的导电结构，其中在完成的电子器件中，所述导电结构仅部分且不完全地延伸穿过所述半导体衬底。
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