[go: up one dir, main page]

CN105655243A - 组合两个衬底的方法 - Google Patents

组合两个衬底的方法 Download PDF

Info

Publication number
CN105655243A
CN105655243A CN201510830557.2A CN201510830557A CN105655243A CN 105655243 A CN105655243 A CN 105655243A CN 201510830557 A CN201510830557 A CN 201510830557A CN 105655243 A CN105655243 A CN 105655243A
Authority
CN
China
Prior art keywords
substrates
substrate
combining
atmosphere
dew point
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201510830557.2A
Other languages
English (en)
Other versions
CN105655243B (zh
Inventor
D·朗德吕
C·德拉热
F·富尔内尔
E·贝什
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Soitec SA
Commissariat a lEnergie Atomique et aux Energies Alternatives CEA
Original Assignee
Soitec SA
Commissariat a lEnergie Atomique et aux Energies Alternatives CEA
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Soitec SA, Commissariat a lEnergie Atomique et aux Energies Alternatives CEA filed Critical Soitec SA
Publication of CN105655243A publication Critical patent/CN105655243A/zh
Application granted granted Critical
Publication of CN105655243B publication Critical patent/CN105655243B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/20Deposition of semiconductor materials on a substrate, e.g. epitaxial growth solid phase epitaxy
    • H01L21/2003Deposition of semiconductor materials on a substrate, e.g. epitaxial growth solid phase epitaxy characterised by the substrate
    • H01L21/2007Bonding of semiconductor wafers to insulating substrates or to semiconducting substrates using an intermediate insulating layer
    • BPERFORMING OPERATIONS; TRANSPORTING
    • B32LAYERED PRODUCTS
    • B32BLAYERED PRODUCTS, i.e. PRODUCTS BUILT-UP OF STRATA OF FLAT OR NON-FLAT, e.g. CELLULAR OR HONEYCOMB, FORM
    • B32B37/00Methods or apparatus for laminating, e.g. by curing or by ultrasonic bonding
    • B32B37/0007Methods or apparatus for laminating, e.g. by curing or by ultrasonic bonding involving treatment or provisions in order to avoid deformation or air inclusion, e.g. to improve surface quality
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/324Thermal treatment for modifying the properties of semiconductor bodies, e.g. annealing, sintering
    • BPERFORMING OPERATIONS; TRANSPORTING
    • B32LAYERED PRODUCTS
    • B32BLAYERED PRODUCTS, i.e. PRODUCTS BUILT-UP OF STRATA OF FLAT OR NON-FLAT, e.g. CELLULAR OR HONEYCOMB, FORM
    • B32B38/00Ancillary operations in connection with laminating processes
    • B32B38/0036Heat treatment
    • B32B2038/0048Annealing, relaxing
    • BPERFORMING OPERATIONS; TRANSPORTING
    • B32LAYERED PRODUCTS
    • B32BLAYERED PRODUCTS, i.e. PRODUCTS BUILT-UP OF STRATA OF FLAT OR NON-FLAT, e.g. CELLULAR OR HONEYCOMB, FORM
    • B32B2250/00Layers arrangement
    • B32B2250/022 layers
    • BPERFORMING OPERATIONS; TRANSPORTING
    • B32LAYERED PRODUCTS
    • B32BLAYERED PRODUCTS, i.e. PRODUCTS BUILT-UP OF STRATA OF FLAT OR NON-FLAT, e.g. CELLULAR OR HONEYCOMB, FORM
    • B32B2307/00Properties of the layers or laminate
    • B32B2307/70Other properties
    • B32B2307/728Hydrophilic
    • BPERFORMING OPERATIONS; TRANSPORTING
    • B32LAYERED PRODUCTS
    • B32BLAYERED PRODUCTS, i.e. PRODUCTS BUILT-UP OF STRATA OF FLAT OR NON-FLAT, e.g. CELLULAR OR HONEYCOMB, FORM
    • B32B2309/00Parameters for the laminating or treatment process; Apparatus details
    • B32B2309/60In a particular environment
    • BPERFORMING OPERATIONS; TRANSPORTING
    • B32LAYERED PRODUCTS
    • B32BLAYERED PRODUCTS, i.e. PRODUCTS BUILT-UP OF STRATA OF FLAT OR NON-FLAT, e.g. CELLULAR OR HONEYCOMB, FORM
    • B32B2313/00Elements other than metals
    • BPERFORMING OPERATIONS; TRANSPORTING
    • B32LAYERED PRODUCTS
    • B32BLAYERED PRODUCTS, i.e. PRODUCTS BUILT-UP OF STRATA OF FLAT OR NON-FLAT, e.g. CELLULAR OR HONEYCOMB, FORM
    • B32B2457/00Electrical equipment
    • B32B2457/14Semiconductor wafers
    • BPERFORMING OPERATIONS; TRANSPORTING
    • B32LAYERED PRODUCTS
    • B32BLAYERED PRODUCTS, i.e. PRODUCTS BUILT-UP OF STRATA OF FLAT OR NON-FLAT, e.g. CELLULAR OR HONEYCOMB, FORM
    • B32B38/00Ancillary operations in connection with laminating processes
    • B32B38/0036Heat treatment
    • GPHYSICS
    • G01MEASURING; TESTING
    • G01DMEASURING NOT SPECIALLY ADAPTED FOR A SPECIFIC VARIABLE; ARRANGEMENTS FOR MEASURING TWO OR MORE VARIABLES NOT COVERED IN A SINGLE OTHER SUBCLASS; TARIFF METERING APPARATUS; MEASURING OR TESTING NOT OTHERWISE PROVIDED FOR
    • G01D2207/00Indexing scheme relating to details of indicating measuring values
    • G01D2207/10Displays which are primarily used in aircraft or display aircraft-specific information
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76Making of isolation regions between components
    • H01L21/762Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76251Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76Making of isolation regions between components
    • H01L21/762Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76251Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques
    • H01L21/76254Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques with separation/delamination along an ion implanted layer, e.g. Smart-cut, Unibond

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Quality & Reliability (AREA)
  • Thermal Sciences (AREA)
  • Crystals, And After-Treatments Of Crystals (AREA)
  • Chemical & Material Sciences (AREA)
  • Cleaning Or Drying Semiconductors (AREA)
  • Analytical Chemistry (AREA)
  • Organic Chemistry (AREA)
  • Pressure Welding/Diffusion-Bonding (AREA)
  • Ceramic Products (AREA)
  • Electroluminescent Light Sources (AREA)
  • Piezo-Electric Or Mechanical Vibrators, Or Delay Or Filter Circuits (AREA)
  • Coupling Device And Connection With Printed Circuit (AREA)
  • Adhesives Or Adhesive Processes (AREA)
  • Lining Or Joining Of Plastics Or The Like (AREA)
  • Combinations Of Printed Boards (AREA)

Abstract

本发明涉及一种组合两个衬底的方法。一种通过分子附着力组合两个衬底(1,2)的方法包括:第一步骤(a),将第一衬底(1)和第二衬底(2)紧密接触以形成具有组合界面(4)的组件(3);第二步骤(b),将组件(3)的附着度增强至超过附着阈值的,在所述阈值,水不再能够沿着组合界面进行扩散。根据本发明,所述方法还包括:在露点低于-10℃的处理气氛下对第一衬底(1)和第二衬底(2)进行无水处理的步骤(c);以及从无水处理步骤(c)直至第二步骤(b)结束,对第一衬底(1)和第二衬底(2)所暴露于的工作气氛的露点进行控制,从而限制或避免键合缺陷在组合界面处的出现。

Description

组合两个衬底的方法
技术领域
本发明涉及一种通过分子附着力组合两个衬底的方法。
背景技术
通过分子附着力组合衬底(晶片直接键合)是一种应用在微电子、光电子、机电微系统领域中的公知技术,例如用于绝缘体上硅衬底、多结光伏电池的生产和3D结构的制造。
根据这种技术,两个衬底紧密接触以使它们的表面彼此充分接近,从而在它们之间形成原子键和/或分子键(羟基键或共价键)。在组合界面处水的存在有利于这些键的形成。以这种方式在接触的两个表面之间产生附着力,而无需使用任何的中间粘附层(如粘合剂层或聚合物层)。
然后通常对所得到的组件在可以在50℃和1200℃之间变化的温度下(取决于衬底的性质以及预期的应用)进行热处理,从而增强附着力。
在某些情况下,通过分子附着力获得的组件会导致在键合界面处出现缺陷,称为键合缺陷。其可以是“气泡”类型的缺陷(键合空隙)。键合缺陷可以是由于组合衬底的表面之间气体物质的捕获和积聚而造成的。这些物质可以对应于组合之前在制备衬底时衬底表面上所吸附的物质;这些物质可以对应于化学反应(特别的水的化学反应)的残留物,所述反应在将衬底紧密接触时或在键合增强退火过程中发生。对在通过分子附着力组合的过程中所发生的化学现象的描述在例如文章“Hydrophiliclow-temperaturedirectwaferbonding(亲水性低温直接晶片键合)”,C.Ventosa等,JournalofAppliedPhysics104,123534(2008)或文章“Areviewofhydrophilicsiliconwaferbonding(亲水性硅晶片键合综述)”V.Masteika等,ECSJournalofSolidStateScienceandTechnology,3(4)Q42-Q54(2014)中进行描述。
在组合界面处键合缺陷的存在对于所制造的结构的品质非常不利。例如,当在组合步骤之后进行通过磨削或根据SmartCutTM技术将两个衬底减薄以形成层的步骤时,在键合缺陷处两个表面之间附着力的缺乏可能导致在此处层的局部撕开。对于部件的3D集成的情况而言,键合缺陷阻止在衬底的每个上所形成的部件形成电接触,这使得这些部件不能实现其功能。
为了减少组合缺陷(特别是键合缺陷)所设想的一个解决方案在文献US2013/0139946中提出。该文献公开了一种通过分子附着力进行组合的方法,所述方法包括在衬底组合之前在衬底的表面上进行气体流的循环。
这种方法通过气体流的循环而将在所述表面上解吸的水分子从键合腔室排出。并且,根据这篇文献,通过阻止腔室的气氛中水的饱和,所述方法保持了从一个组件至另一个组件的品质恒定。
然而,应用这种方法是棘手的并且会(例如根据所组合的衬底的性质以及进行增强处理之后的性质)导致衬底之间不充足的附着度或者导致残留物键合缺陷的存在。特别地,应当注意,气体流是微粒污染的重要载体,而因为微粒会产生键合缺陷,所以分子附着力对微粒污染非常敏感。
发明内容
因此本发明的一个目标为提出一种可靠的方法,其用于在通过分子附着力组合两个衬底时,减少键合缺陷的数量,或甚至完全避免键合缺陷的出现。本发明的另一目的为在组合的衬底之间提供令人满意的附着度。
为了实现这些目的中的至少一个,本发明的主题为提出一种用于通过分子附着力组合两个衬底的方法,所述方法包括:
-第一步骤,将第一衬底和第二衬底紧密接触以形成具有组合界面的组件;
-第二步骤,增强组件附着度至超过阈值,在所述阈值,水不再能够沿着组合界面扩散。
根据本发明,所述方法包括:
-在露点低于-10℃的处理气氛下,对第一衬底和第二衬底进行无水处理的步骤;以及
-从无水处理步骤直至第二步骤结束,对第一衬底和第二衬底所暴露于的工作气氛的露点进行控制,从而限制或避免在组合界面处键合缺陷的出现。
-因此,通过控制该露点,阻止水从组件的周围气氛到组合界面的扩散,并避免或限制了键合缺陷的出现。
根据本发明其它有利的且非限制性的特征,采取以下单独的特征或其组合:
-对工作气氛的露点进行控制包括:从无水处理步骤c直至第二步骤b结束,保持工作气氛的露点高于-10℃的时间少于10分钟;
-对工作气氛的露点进行控制包括:从无水处理步骤c直至第二步骤b结束,保持工作气氛的露点低于-10℃;
-工作气氛为方法进行所在的环境的气氛;
-无水处理步骤在限制处理气氛的腔室中进行;
-第二步骤包括在50℃至1200℃之间的温度下对组件进行热退火;
-退火的温度高于300℃;
-退火在中性退火气氛下进行;
-处理气氛为静态的;
-处理气氛处于大气压力;
-进行紧密接触的步骤a在室温下进行;
-所述方法包括制备第一衬底和第二衬底的亲水性表面的再先步骤;
-所述方法包括在无水处理步骤和第二步骤之间存储组件的步骤;
-无水处理步骤在进行紧密接触的第一步骤之前进行,或者与进行紧密接触的第一步骤同时进行;
-在将第一衬底和第二衬底紧密接触之前,无水处理步骤至少持续30秒;
-无水处理步骤在进行紧密接触的第一步骤a之后进行;
-进行紧密接触的第一步骤在露点高于-10℃的气氛下进行;
-无水处理步骤在20℃和150℃之间的温度下进行;
-第一衬底或第二衬底由硅制成,并且无水处理步骤的温度在40℃和60℃之间;
-无水处理步骤的持续时间在1小时和100天之间。
附图说明
通过以下参照附图对本发明的具体非限制性实施方案所进行的描述,本发明将得以更好的理解,在所述附图中:
-图1显示通过声学显微镜对两个硅衬底的组合界面所进行的观察,一个硅衬底设置有10nm的氧化硅层。
-图2a和2b显示通过声学显微镜对两对衬底的组合界面所进行的观察,所述两对衬底分别在潮湿的环境下存储了5天和60天。
-图3显示通过声学显微镜对一对在无水环境下存储20天的衬底的组合界面所进行的观察。
-图4为表示根据存储温度的在组合界面处水的扩散距离的图表。
-图5描述本发明的第一实施方案。
-图6描述本发明第一实施方案的变体。
-图7描述本发明的第二实施方案。
具体实施方式
本发明源自于由本申请人所进行的以及在下文所报告的观察。
一个空白的硅衬底与另一个设置有10nm厚度的氧化硅薄层的硅衬底组合。在具有50%的标准相对湿度(对应于9℃的露点)的无尘室气氛中进行将衬底紧密接触的步骤;然后通过在550℃下退火2小时而进行增强两个组合衬底附着的步骤。
这种组合对于键合缺陷的出现特别敏感,特别是由于组合界面处氧化硅层的薄度。
在该程序结束时,通过声学显微镜对组合界面进行观察。图1显示了该观察的结果:在观察的表面上分布的黑点对应于键合缺陷,也就是说在组合的界面没有发生附着并可能填充有气体的区域。在该图1以及在接下来的图2a、图2b和图3中还可以看到由两个衬底所形成的组件的轮廓。
然后进行其它两组实验。
在第一组中,通过将与形成图1的结果的衬底相同的衬底进行组合而形成两个组件。在紧密接触结束时,将两个组件在潮湿气氛下(露点高于-10℃)分别保持5天和60天。在这些时间期满时,分别对每个组件在550℃进行增强退火2小时,然后在声学显微镜下观察组合界面。这些观察显示在图2a和2b中。
通过与图1进行比较,可以看出在紧密接触和增强处理之间进行在潮湿气氛下的存储导致键合缺陷的数量及其密度的相当程度地增大。还观察到这种增大通过从衬底的边缘向衬底中心传播的方式而随着存储的持续时间而变化。
在第二组实验中,通过将与产生图1结果的衬底相同的衬底进行组合而形成组件。在紧密接触结束时,将组件在湿度水平低于10ppm(露点<-63℃)的无水气氛下保持20天。在该时间期满时,施加相同的550℃退火2小时。
图3显示在该退火之后组件的组合界面在声学显微镜下的观察结果。通过图1与图3的比较,可以看出在无水气氛下的存储导致键合缺陷的数量减少,特别的在组件的外围边缘处。
因此,通过这些实验观察到,与既定的看法相反,在衬底紧密接触之后,水仍然易于在组合界面和组件的周围气氛之间扩散。因此,相对潮湿的环境导致水从组件的外围边缘进入,随着时间而向中心扩散。相反,相对干燥的气氛导致水从组件的外围边缘排出。
补充实验能够更加精细地分析这种现象。看起来,通过相对干燥的气氛促进水向组合界面外部的扩散还对组件所暴露于的温度敏感。
图4为对这种现象的图形表示。Y轴包括在将紧密接触的组件无水存储300小时并进行与先前实验类似的退火之后完全没有键合缺陷的环形区域的尺寸(以毫米计)。该尺寸可以类比于在存储过程中在组合界面处水扩散的距离。在该图4中,X轴对应于存储温度(以摄氏度计)。
可以看出该距离在存储温度为约50℃时最大。通过将组件暴露于存储温度下所引起的附着能量的增加对立于水的移动性,并因而导致当存储温度增加时扩散长度的显著受限。
自然地,在该图4中所示的结果取决于所使用的具体的实验条件(特别是在紧密接触之前的表面处理,在衬底的一个表面上形成的氧化硅的厚度等),但是仍然非常好地表现了依据存储温度的在组合界面处发生的扩散现象。特别地,最大扩散长度可以不同于出现在该图上的50℃。在任何情况下,存在组件的附着度的阈值,超过该阈值时则可以认为水不再易于在组合界面处扩散。因此,当至少衬底1,2中的一个由硅制备时,可以认为当退火温度高于300℃时达到该阈值。
本发明利用刚刚所呈现的由实验所揭示的现象,以阐述一种特别有利的通过分子附着力进行的组合方法,下文是对所述方法的具体描述。
参考图5至7,该组合方法包括(如本身公知的),将第一衬底1与第二衬底2紧密接触以形成具有组合界面4的组件3的第一步骤a。优选地,出于简化实施的原因,紧密接触的步骤a在室温(即在10℃和30℃之间)下进行。衬底1,2的一个或者另一个可以为任何性质,但是本发明特别关注于衬底1,2中的至少一个形成或包括与水进行化学反应的材料的情况。如先前所看到的,该化学反应可以引起键合缺陷,所述键合缺陷在两个衬底的组合界面处发展。
特别地,半导体材料(如硅、锗、碳化硅、InP或GaAs)或金属(如铜、钛、钨、铝或镍)即是这种情况。
而如果与水发生化学反应的材料位于另一种不与水发生反应但是可以使水通过的材料(如氧化硅或非晶氧化铝)的下方,于是水能够与下方的材料反应的情况也是这种情况。
在紧密接触的步骤a之前,两个衬底1,2可以已经进行了亲水表面处理,如通过等离子体或抛光进行清洗或活化。衬底1,2中的一个或另一个或两者可以设置有中间层,如氧化硅或氮化硅。
组合方法还包括增强组件3的附着度至超过附着阈值,使得水不再能够扩散至组合界面的第二步骤b。
第二增强步骤b可以包括或对应于热处理,特别是例如在50℃和1200℃之间的退火,并且退火的持续时间可以从几秒延伸至数小时。退火可以在中性气氛下进行。
使水不再能够扩散(特别是在组合界面处)的附着阈值的准确值可以根据组合的材料的性质而变化,或者甚至根据围绕组件的气氛的湿度而变化。然而,当至少衬底1,2中的一个由硅制备时,可以认为当退火温度高于300℃时达到该阈值。本领域技术人员将很容易地能够确定对于其它材料的阈值,例如根据与前文公开的那些实验类似的实验。
根据本发明,组合方法还包括在露点低于-10℃的处理气氛下对第一衬底1和第二衬底2进行无水处理的步骤c。该步骤c在增强附着度的步骤b之前。
可以回想到,露点被定义为气体可以经受而不会因为饱和而出现的液态水的形成的最低温度。这是对气体湿气水平的传统且可靠的测量。
因此本发明的无水处理在特别干燥的气氛下进行以限制或减少在组合界面处的水的量。因此,可以将无水处理的露点选择为低于-10℃、低于-50℃或甚至低于-85℃。
为了限制键合缺陷的发展而同时能够获得令人满意的附着度,本发明还提供从无水处理步骤c直至增强附着度的第二步骤b结束对两个衬底1,2所暴露于的工作气氛的露点进行控制。
“控制”意指该露点必须在无水处理的步骤c结束和增强附着度的第二步骤b之间流逝的时间期间保持足够低,以便阻止来自工作气氛的水在组合界面处扩散而导致键合缺陷的出现或发展。同时,可以调节该露点使得组合界面具有足够的水使得可以在两个衬底1,2之间形成充分的附着度。该控制的性质将在下文描述的本发明各个实施方案中进行更加详细的描述。
图5示出本发明的第一实施方案。在该第一实施方案中,无水处理步骤c先于第一衬底和第二衬底紧密接触的第一步骤a进行,或与第一衬底和第二衬底紧密接触的第一步骤a同时进行。
这能够通过数种方式实现。根据第一方式(其可以另外在本发明的每个实施方案中实施),工作气氛为实施组合方法所在的环境气氛(通常称为“无尘室”)。这种气氛保持露点低于-10℃。因此构成该方法的所有步骤和工艺操作,特别是进行紧密接触的步骤a,在特别干燥的气氛中进行,在衬底的表面和组合界面处保持受控的水的量。
在微电子领域和衬底组合领域中,通常保持工作环境的相对湿度在30%和50%之间(对应于3℃和9℃之间的露点)。然而,确实存在工作气氛通常具有低于-10℃的露点的领域,如电池制造领域。本发明进行无水处理的这种方式可能需要相对复杂的设备,但是具有提供从无水处理的步骤c直至第二步骤b结束的对工作气氛的露点控制的优点。
在这种情况下,对工作气氛露点进行控制包括:在整个这段时间,保持组件3在工作空间的气氛中处于小于-10℃的露点下。根据在方法中步骤的顺序,该段时间可以在1小时和100天之间或更久。
根据图6中描述的应用步骤c的第二种方式,无水处理与紧密接触的第一步骤a同时进行。因此,步骤c和步骤a可以在用于限制处理气氛的壳体5中同时进行。封闭壳体5可以为组合设备的腔室,在所述腔室中进行紧密接触的步骤a。
然后通过合适的手段将壳体5或腔室保持在低于-10℃的露点。其可以是例如用于纯化进入壳体或腔室中的气体的单元6。构成处理气氛的气体在其进入壳体或腔室之前通过分子筛7(例如由铜制备)而在纯化单元中循环,所述分子筛由来自气氛的水而得到填充,从而产生特别干燥的气体,可以对所述干燥的气体的露点进行控制。
当第一衬底1和第二衬底2被引入至封闭壳体5或组合腔室时,它们都暴露于露点低于-10℃的受限气氛。于是这种暴露构成本发明的无水处理步骤c。
优选地,为了简化实施,受限的无水处理气氛处于大气压并且受限的处理气氛可以为静态的,即该气氛不以在腔室中引起的流动的形式进行循环。通过这种方式,避免了在组合之前由于微粒而污染表面。
有利地,在将第一衬底1和第二衬底2紧密接触之前,使衬底的表面暴露于受限的无水处理气氛中持续至少30秒。以这种方式,确保了存在于这些衬底1,2的表面上的水的量处于所需的平衡。出于相同原因,可以选择例如在20℃和150℃之间加热受限的处理气氛。紧密接触的步骤可以在相同的受限环境下进行。
在这些步骤结束时,在该第一实施方案中无论使用哪一种方式进行无水处理步骤c,都可以得到在组合界面4处具有受控的水的量的,通过组合第一衬底1和第二衬底2形成的组件3。
如先前看到的,该第一步骤a之后是增强组件附着度至超过阈值,因而使水不再易于扩散的第二步骤b。
为了保持组合界面4处水的量减少至限制键合缺陷逐渐出现的水平,在这两个步骤之间,对组件3所暴露于的工作气氛的露点进行控制。
如先前看到的,当方法进行所在的空间的整体气氛保持在例如低于-10℃的露点时,可以实现这种控制。
在可替选形式中,特别是当无水处理步骤c在封闭壳体的内部进行时,实施组合方法,使得组件3不会暴露于具有高于-10℃的露点的气氛中超过10分钟。换句话说,在这种情况下,对工作气氛的露点进行控制包括从无水处理步骤c直至第二步骤b结束,保持露点高于-10℃的时间小于10分钟。
经验已表明,通过这样限制暴露于高于-10℃的露点的最长时间为10分钟,可以限制在组合界面处水的扩散并且可以保持该键合的品质,特别是对于键合缺陷。
这可以通过对所述方法进行定序来实现,使得从封闭壳体中取出组件3之后在10分钟内开始进行第二步骤b。
根据优选的实施方案,步骤b对应于退火,并且形成退火气氛的气体具有低于-10℃的露点。因此这确保了在该增强退火的第一时刻,当附着度还没有达到阈值时,存在于退火气体中的水不会在组合界面处扩散。
当在退火炉中循环的气体不干燥时(即露点高于-10℃),应当确保在无水处理步骤c结束和第二步骤开始之间的暴露的持续时间,加上实现附着阈值的必要退火时间,实际上小于10分钟。
在小于10分钟内不能系统地连续进行无水处理步骤c和第二步骤b的情况下,本发明制定为为在具有露点低于-10℃的气氛的区域(如烘箱)中存储组件3。该存储可以持续任意时间,例如从1小时至100天或更久,而没有在组合界面处引入过量的水并因此影响键合品质的风险。
该存储还可以在露点大大低于-10℃的气氛中进行,例如-30℃或-80℃,在例如从20℃至150℃的任意温度下。这些布置能够进一步改善键合的品质。
在图7所示的本发明的第二实施方案中,无水处理步骤c在将两个衬底1,2紧密接触的第一步骤a之后进行。因此本发明利用前述观察而控制在组件3的组合界面4处的水的量,根据所述观察,水易于从该界面向其外部环境扩散。
在这种情况下,紧密接触的第一步骤a可以因此在露点高于-10℃的气氛中进行。因此不需要在受限的环境(如腔室)中进行步骤a和/或设置具有纯化单元的组合设备。因此这是特别有利的。
再者,假若无水处理步骤c设置在第二步骤b之前,并且假若在无水处理步骤c和第二步骤b结束之间的工作气氛是受控的,那么组合方法的主要部分能够在任何气氛下进行。
因此,在紧密接触的第一步骤a和无水处理步骤c之间,能够设定为在任意气氛下,持续任意时间地存储组件3。
在该第二实施方案中,通过组合第一衬底1和第二衬底2形成的并且在第一步骤a结束时获得的组件3在其组合界面4处具有未受控的水的量。
为了改善组合的品质,特别是对于键合缺陷,在步骤c期间对组件进行无水处理,所述无水处理具有露点为低于-10℃,例如-30℃或-80℃。
优选地,该处理在烘箱中进行以在20℃和150℃之间加热组件3从而促进水的扩散(特别是从组合界面4向其外部环境的扩散)。
如在先前的实施方案中那样,为了提供低于-10℃的露点,烘箱可以与用于纯化其气氛的单元相关联,而能够在烘箱壳体中循环露点低于-10℃的干燥气体。
该无水处理的持续时间可以根据环境进行修改。如果希望例如在组合界面4处的所有过量的水(在接触表面的整个范围)扩散,则将该时间调整至适于衬底1,2的尺寸。
因此,下表给出了对于圆形的硅衬底1,2,在无水处理过程中,当组件3被加热至50℃并经受-50℃的露点时该无水处理的持续时间:
衬底1,2的直径(以mm计) 处理持续时间(以天计)
50 2.6
100 11
150 24
200 43
300 97
应注意到上面示出的实验值对应于平均值,并且可以进行调节,特别是根据无水处理之前在组合界面处存在的水的量进行调节。
在其它情形下,可能不需要使水在组合界面4的整个范围扩散,在小的边缘距离的扩散就可能是足够的。在这种情况下,能够减少在上表中给出的无水处理的持续时间。
组合方法的增强附着度的第二步骤b在无水处理步骤c之后进行。根据优选的实施方案,形成退火气氛的气体具有低于-10℃的露点。因此确保了,在该增强退火的第一时刻期间,当附着能量还没有达到阈值时,存在于退火气体中的水在组合界面处不会过量扩散。
如在第一实施方案中那样,在无水处理步骤c和第二步骤b之间组件3所暴露于的工作气氛是受控的。在关于第一实施方案的内容中所描述的相同手段也适用于第二实施方案,因此将不再重复。
示例1
由硅<001>制成的两个衬底具有200mm的直径和在1和50ohm/cm之间的电阻率p,对所述两个衬底使用具有40mg/l臭氧的经臭氧化的水溶液,使用氨、过氧化氢和去离子水的含量分别为0.25/1/5的APM溶液(ammoniumperoxidemixture,过氧化氢铵混合物)进行清洗。然后,干燥两个晶片,并将晶片置于组合腔室中,在组合腔室中,主要为室温,并且氮气气氛具有低于-85℃的露点。等待1分钟之后,将两个表面进行组合,组件从腔室中形成。不到10分钟之后,将组件置于管式炉中处于氮气下,所述氮气具有小于100ppb的水(-90℃的露点)。无论退火温度依照50℃和1200℃之间的哪一个温度,键合都没有显示出任何键合缺陷的出现。此外,在两个衬底之间的附着度足以对两个衬底中的一个进行机械减薄。
示例2
该示例中,对两个与示例1的衬底相同的衬底进行同样的制备。干燥之后,将两个衬底在室温下进行暂时组合。然后,将由两个组合的衬底构成的组件置于含有露点低于-40℃的空气的无尘室中或具有露点低于-85℃的氮气气氛的壳体中。然后将两个衬底分离,使它们的表面暴露于该无水气氛。等待1分钟之后,将两个衬底在室温下进行组合并从无尘室或壳体中取出。在不到10分钟之后,将组件放置于管式炉中处于氮气下,所述氮气具有小于100ppb的水(-90℃的露点)。在温度上升之前,该气氛保留10分钟。无论退火温度依照50℃和1200℃之间的哪一个温度,键合都没有显示任何键合缺陷的出现。此外,在两个衬底之间的附着度足以对两个衬底中的一个进行机械减薄。
示例3
在含有露点低于-40℃的空气的无尘室中,由硅<001>制成的两个衬底具有200mm的直径以及1至500ohm/cm之间的电阻率,所述两个衬底使用与示例1相同的方式进行清洗。在干燥后,两个衬底在室温下进行组合。在不离开该干燥的无尘室的情况下,将组件放置于管式炉中处于氮气下,所述氮气具有小于100ppb的水(-90℃的露点)。在温度上升之前,这种气氛保留10分钟。无论退火温度依照20℃和1200℃之间的哪一个温度,键合都没有显示出任何键合缺陷的出现。此外,在两个衬底之间的附着度足以对两个衬底中的一个进行机械减薄。
示例4
该示例中,对两个与示例1的衬底相同的衬底进行同样的制备。干燥之后,组合两个衬底。然后,在含有露点低于-40℃的空气的无尘室中,分离衬底并将衬底暴露于该无尘室的空气中1分钟。然后在室温下再次键合衬底。在不离开该干燥的无尘室的情况下,将由两个组合的衬底所形成的组件放置于管式炉中处于氮气下,所述氮气具有小于100ppb的水(-90℃的露点)。在温度上升之前,这种气氛保留10分钟。无论退火温度依照20℃和1200℃之间的哪一个温度,键合都没有显示任何键合缺陷的出现。此外,在两个衬底之间的附着度足以对两个衬底中的一个进行机械减薄。
示例5
由硅<001>制成的两个衬底具有200mm的直径,并与先前示例的衬底相似并以与先前示例相同的方式进行制备,将该两个衬底在不具有受限腔室的键合设备中进行组合。两个衬底在具有9℃标准露点的气氛中(即相对湿度为50%),在室温下进行组合。然后将组合的衬底放置于烘箱中持续43天,在烘箱中,中性氮气在50℃的温度下循环,所述中性气体具有-80℃的露点。然后将键合件直接放置于管式炉中处于具有小于100ppb水(露点-90℃)的氮气下。无论退火温度依照300℃和1200℃之间的哪一个温度,在该热处理之后观察到的键合都没有显示任何键合缺陷的出现。此外,在两个衬底之间的附着度足以对两个衬底中的一个进行机械减薄。
示例6
由硅<001>制成的两个衬底具有200mm的直径,并使用与先前示例相同的方式制备。然后将组合的衬底放置于烘箱中持续43天,在烘箱中中性氮气在50℃的温度下循环,该中性气体具有-80℃的露点。在该时间结束时,直接在存储烘箱中进行300℃的退火,并因此无需将晶片转移至管式炉中。类似于先前的示例,在该退火结束时的键合没有显示出任何键合缺陷。此外,在两个衬底之间的附着度足以对两个衬底中的一个进行机械减薄。
当然,本发明并不限制于上述实施方案并且可以在不偏离根据权利要求所限定的本发明的范围的情况下进行改变。
本发明对于所有导致显著键合缺陷的衬底的组合具有特别的优势,如具有非常薄(小于50nm)的绝缘体中间层的衬底的组合,用于形成结(如光伏电池的结)的异质III-V材料的直接键合,或者已经受到强烈表面活化步骤(如等离子活化或通过机械化学抛光进行的活化)的衬底的键合。
本发明还对除了位于晶片边缘的区域而通常不会导致键合缺陷出现的衬底组合具有优势。这种结构可以联系于由于键合波的传播而导致的在该点的水的积聚,如在例如文献WO2013/160841中所描述的那样。本发明,特别是在无水环境中的存储,使得能够在这种情况下去除这种水的积聚并阻止由此可能发生于此处的缺陷的形成。
尽管在本发明的描述中给出了因为易于获得和进行实验而使用了硅晶片的示例,但是本发明绝不限制于这种材料。此外,衬底的一个或另一个可以具有如绝缘体的表面层。衬底的一个或另一个可以包括微电子部件或简单的金属连接衬垫。并且尽管根据本发明所述,附着度增强的步骤b简单地通过退火实施,但也可以使用其它处理方式(特别是热处理)用于这种增强。例如可以是微波处理或激光处理。
本发明的组合方法之后可以进行通过磨削、研磨和/或化学蚀刻来减薄衬底1,2的一个或两个。也可以是沿着在组合之前形成(例如根据SmartCutTM技术)的断裂面而部分分离两个衬底1,2中一个的步骤。

Claims (15)

1.一种通过分子附着力组合两个衬底的方法,包括:
-第一步骤(a),将第一衬底(1)和第二衬底(2)紧密接触以形成具有组合界面(4)的组件(3);
-第二步骤(b),将组件(3)的附着度增强至超过附着阈值,在所述阈值,水不再能够沿着组合界面(4)进行扩散;
所述方法特征在于其包括:
-在露点低于-10℃的处理气氛下,对第一衬底(1)和第二衬底(2)进行无水处理的步骤(c);
-从无水处理步骤(c)直至第二步骤(b)结束,对第一衬底(1)和第二衬底(2)所暴露于的工作气氛的露点进行控制,从而限制或避免键合缺陷在组合界面处的出现。
2.根据权利要求1所述的通过分子附着力组合两个衬底的方法,其中,对工作气氛的露点进行控制包括:从无水处理步骤(c)直至第二步骤(b)结束,维持工作气氛的露点高于-10℃的时间少于10分钟。
3.根据权利要求1或2所述的通过分子附着力组合两个衬底的方法,其中,对工作气氛的露点进行控制包括:从无水处理步骤(c)直至第二步骤(b)结束,维持工作气氛的露点低于-10℃。
4.根据前述权利要求中任一项所述的通过分子附着力组合两个衬底的方法,其中,第二步骤包括在50°和1200℃之间的温度下对组件(3)进行热退火。
5.根据前述权利要求中任一项所述的通过分子附着力组合两个衬底的方法,其中,所述处理气氛是静态的。
6.根据前述权利要求中任一项所述的通过分子附着力组合两个衬底的方法,其中,所述处理气氛处于大气压。
7.根据前述权利要求中任一项所述的通过分子附着力组合两个衬底的方法,其中,进行紧密接触的步骤(a)在室温下进行。
8.根据前述权利要求中任一项所述的通过分子附着力组合两个衬底的方法,包括制备第一衬底(1)和第二衬底(2)的亲水表面的在先步骤。
9.根据前述权利要求中任一项所述的通过分子附着力组合两个衬底的方法,包括在无水处理步骤(c)和第二步骤(b)之间存储组件(3)的步骤。
10.根据前述权利要求中任一项所述的通过分子附着力组合两个衬底的方法,其中,无水处理步骤(c)先于进行紧密接触的第一步骤(a)进行,或者与进行紧密接触的第一步骤(a)同时进行。
11.根据前述权利要求中任一项所述的通过分子附着力组合两个衬底的方法,其中,在将第一衬底(1)和第二衬底(2)紧密接触之前,无水处理步骤(c)持续至少30秒。
12.根据权利要求1至9中任一项所述的通过分子附着力组合两个衬底的方法,其中,无水处理步骤(c)在进行紧密接触的第一步骤(a)之后进行。
13.根据前述权利要求中任一项所述的通过分子附着力组合两个衬底的方法,其中,进行紧密接触的第一步骤(a)在露点高于-10℃的气氛下进行。
14.根据权利要求12或13所述的通过分子附着力组合两个衬底的方法,其中,无水处理步骤(c)在20℃和150℃之间的温度下进行。
15.根据前述权利要求中任一项所述的通过分子附着力组合两个衬底的方法,其中,第一衬底(1)或第二衬底(2)由硅制成,并且无水处理步骤(c)的温度在40℃和60℃之间。
CN201510830557.2A 2014-11-27 2015-11-25 组合两个衬底的方法 Active CN105655243B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
FR1461544 2014-11-27
FR1461544A FR3029352B1 (fr) 2014-11-27 2014-11-27 Procede d'assemblage de deux substrats

Publications (2)

Publication Number Publication Date
CN105655243A true CN105655243A (zh) 2016-06-08
CN105655243B CN105655243B (zh) 2020-05-15

Family

ID=53298424

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201510830557.2A Active CN105655243B (zh) 2014-11-27 2015-11-25 组合两个衬底的方法

Country Status (7)

Country Link
US (1) US9718261B2 (zh)
JP (1) JP6643873B2 (zh)
KR (1) KR102446438B1 (zh)
CN (1) CN105655243B (zh)
AT (1) AT516576B1 (zh)
DE (1) DE102015223347A1 (zh)
FR (1) FR3029352B1 (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111640814A (zh) * 2020-06-05 2020-09-08 天津三安光电有限公司 一种太阳电池结构及其制备方法

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI747517B (zh) 2015-11-19 2021-11-21 日商勃朗科技股份有限公司 被冷凍生鮮動植物或其部分之製造方法、及被解凍物或其加工物
CN110637203B (zh) 2017-05-18 2021-11-09 布兰克特克株式会社 状态变化控制装置及状态变化控制方法
US12040513B2 (en) 2022-11-18 2024-07-16 Carbon Ventures, Llc Enhancing efficiencies of oxy-combustion power cycles

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07193203A (ja) * 1993-12-27 1995-07-28 Canon Inc 半導体基体の製造方法
CN101764052A (zh) * 2008-12-22 2010-06-30 硅绝缘体技术有限公司 键合两个衬底的方法
CN103035562A (zh) * 2011-10-03 2013-04-10 索泰克公司 制造绝缘体上硅结构的工艺
CN103875062A (zh) * 2011-10-04 2014-06-18 法国原子能及替代能源委员会 双层转移方法

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1018153A1 (en) * 1997-08-29 2000-07-12 Sharon N. Farrens In situ plasma wafer bonding method
US7575988B2 (en) * 2006-07-11 2009-08-18 S.O.I.Tec Silicon On Insulator Technologies Method of fabricating a hybrid substrate
FR2903808B1 (fr) * 2006-07-11 2008-11-28 Soitec Silicon On Insulator Procede de collage direct de deux substrats utilises en electronique, optique ou opto-electronique
EP2091071B1 (en) 2008-02-15 2012-12-12 Soitec Process for bonding two substrates
WO2012136267A1 (de) * 2011-04-08 2012-10-11 Ev Group E. Thallner Gmbh Verfahren zum permanenten bonden von wafern
FR2990054B1 (fr) 2012-04-27 2014-05-02 Commissariat Energie Atomique Procede de collage dans une atmosphere de gaz presentant un coefficient de joule-thomson negatif.
US8796054B2 (en) * 2012-05-31 2014-08-05 Corning Incorporated Gallium nitride to silicon direct wafer bonding
FR3000092B1 (fr) * 2012-12-26 2015-01-16 Commissariat Energie Atomique Traitement de surface par plasma chlore dans un procede de collage

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07193203A (ja) * 1993-12-27 1995-07-28 Canon Inc 半導体基体の製造方法
CN101764052A (zh) * 2008-12-22 2010-06-30 硅绝缘体技术有限公司 键合两个衬底的方法
CN103035562A (zh) * 2011-10-03 2013-04-10 索泰克公司 制造绝缘体上硅结构的工艺
CN103875062A (zh) * 2011-10-04 2014-06-18 法国原子能及替代能源委员会 双层转移方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111640814A (zh) * 2020-06-05 2020-09-08 天津三安光电有限公司 一种太阳电池结构及其制备方法

Also Published As

Publication number Publication date
AT516576A2 (de) 2016-06-15
JP6643873B2 (ja) 2020-02-12
CN105655243B (zh) 2020-05-15
JP2016103637A (ja) 2016-06-02
DE102015223347A1 (de) 2016-06-02
US20160152017A1 (en) 2016-06-02
KR20160064011A (ko) 2016-06-07
US9718261B2 (en) 2017-08-01
FR3029352B1 (fr) 2017-01-06
FR3029352A1 (fr) 2016-06-03
AT516576A3 (de) 2017-11-15
KR102446438B1 (ko) 2022-09-22
AT516576B1 (de) 2019-11-15

Similar Documents

Publication Publication Date Title
US8859393B2 (en) Methods for in-situ passivation of silicon-on-insulator wafers
US7645392B2 (en) Methods for preparing a bonding surface of a semiconductor wafer
JP4379943B2 (ja) 半導体基板の製造方法および半導体基板製造装置
JP5572347B2 (ja) Soi基板の作製方法
TWI595561B (zh) Method of manufacturing hybrid substrate and hybrid substrate
EP1993123A2 (en) Method and apparatus for heat-treating an SOI substrate and method of preparing an SOI substrate by using the same
US7235461B2 (en) Method for bonding semiconductor structures together
KR101541940B1 (ko) Soi 기판의 제조 방법
JP2009532872A (ja) 酸素種の除去のため熱処理を用いた接合基板構造体製造のための方法及び構造
KR20080006490A (ko) 전자 공학, 광학 또는 광전자 공학용의 2개 기판의 직접본딩 방법
CN105655243B (zh) 组合两个衬底的方法
JP2010278341A (ja) 貼り合わせsos基板
JP2008021992A (ja) 接合界面安定化のための熱処理
KR102138949B1 (ko) Sos 기판의 제조 방법 및 sos 기판
CN113345803A (zh) 晶圆键合方法
KR102562239B1 (ko) 반도체 도너 기판으로부터의 층 전이를 용이하게 하는 광 지원형 소판 형성
JP4549726B2 (ja) 半導体ウエハの接着前表面処理
JP6117134B2 (ja) 複合基板の製造方法
RU2382437C1 (ru) Способ изготовления структуры кремний-на-изоляторе
JP4619949B2 (ja) ウェハの表面粗さを改善する方法
JP5364345B2 (ja) Soi基板の作製方法
JP4626175B2 (ja) Soi基板の製造方法
JP2007527604A (ja) ウェハの表面粗さを改善する方法
KR20170085443A (ko) 구조의 표면을 평활화하는 프로세스
JP2006303088A (ja) シリコン基板の洗浄方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant