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CN105609413B - 用于制造半导体器件的方法和半导体器件 - Google Patents

用于制造半导体器件的方法和半导体器件 Download PDF

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CN105609413B
CN105609413B CN201510774099.5A CN201510774099A CN105609413B CN 105609413 B CN105609413 B CN 105609413B CN 201510774099 A CN201510774099 A CN 201510774099A CN 105609413 B CN105609413 B CN 105609413B
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dielectric
semiconductor device
forming
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Infineon Technologies Austria AG
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Abstract

本发明涉及用于制造半导体器件的方法和半导体器件。一种制造半导体器件的方法包括：提供具有主表面（101）的半导体基底（199）和在相邻半导体台面（191、192）之间的沟槽（190）内的栅电极（150）。栅电极（150）通过各自的电介质层与相邻半导体台面（191、192）绝缘。在相邻半导体台面（191、192）中的每个上形成各自的立柱（201、202），从而在沟槽（190）之上在立柱（201、202）之间留下开口（400）。沿各自的立柱侧壁在开口（400）中形成电介质接触间隔物（211、212）以收窄栅电极（150）之上的开口（400）。形成与栅电极（150）具有界面（610）的导体（330）。界面（610）沿栅电极（150）的延伸而延伸，并且导体（330）具有比栅电极（150）的电导率更大的电导率。

Description

用于制造半导体器件的方法和半导体器件
技术领域
本文中描述的实施例涉及包括栅电极诸如沟槽内的栅电极的半导体器件。进一步的实施例涉及用于制造这样的半导体器件的方法。
背景技术
设计能够在苛求条件下可靠执行的半导体器件是所期望的。半导体器件性能规格可以受特征尺寸影响。例如，晶体管尺寸的减小可以导致器件性能的折衷。例如，诸如栅电极的导电特征的收窄可以导致栅电阻的增大、欧姆损耗和/或特别当器件在高电流密度下操作时半导体器件不期望的变热。因此，存在对在允许微型化的同时维持或甚至提升器件性能规格的期望。
发明内容
根据一个实施例，一种用于制造半导体器件的方法包含：提供包括主表面的半导体基底和在相邻半导体台面之间的沟槽内的栅电极，其中，所述栅电极通过各自的电介质层与所述相邻半导体台面电气地绝缘；在所述相邻半导体台面的每个上形成各自的立柱，从而在所述沟槽上在所述立柱之间留下开口；沿各个立柱侧壁在所述开口中形成电介质接触间隔物以收窄所述栅电极之上的开口；以及，在形成所述电介质接触间隔物之后，形成与所述栅电极具有界面的导体，所述界面沿所述栅电极的延伸而延伸，其中，所述导体具有比所述栅电极的电导率更大的电导率。
根据一个实施例，一种半导体器件包含：包括主表面的半导体基底；栅电极，其当在垂直于所述主表面的横截面中观察时在相邻半导体台面之间的沟槽内，其中，所述栅电极通过各自的电介质层与所述相邻半导体台面电气地绝缘；导体；以及所述导体与所述栅电极的界面，所述界面沿所述栅电极延伸，其中，所述导体至少部分上被布置在相邻电介质接触间隔物之间，并且所述导体具有比所述栅电极的电导率更大的电导率。
通过阅读下面的详细说明书和通过观察附图，本领域的技术人员将认识到额外的特征和优点。
附图说明
附图中的部件不必成比例，替代地将重点放在图示本发明的原理上。此外，在附图中，相似的参考标号指定对应的部分。在附图中：
图1示出了根据本文中描述的实施例的半导体器件；
图2A到2I示出了根据本文中描述的实施例的用于制造半导体器件的方法。
图3示出了根据本文中描述的实施例的半导体器件。
具体实施方式
在下面的详细说明中，对附图进行参考，所述附图形成详细说明的一部分，并且在其中借助于图示示出了在其中可以实践本发明的特定实施例。在这点上，诸如“顶”、“底”、“前”、“后”、“首”、“尾”、“横向”、“纵向”等方向术语参考正被描述的（一个或多个）附图的定向来使用。因为实施例的部件可以以许多不同的定向来定位，所以方向术语用于图示的目的，并且决不是限制性的。应当理解，在不脱离本发明的范围的情况下，可以使用其它实施例并且可以做出结构和逻辑的改变。因此，下面的详细说明不应当在限制性意义上来理解，并且本发明的范围由所附权利要求定义。所描述的实施例使用特定语言，这不应当理解为限制所附权利要求的范围。
在该说明书中，半导体基底的第二侧面或表面被认为由下或后侧的侧面或表面形成，而第一侧面或表面被认为由半导体基底的顶或主侧面或表面形成。如用在该说明书中的术语“在…之上”和“在…之下”，与“顶”和“底”相同地，因此在考虑该定向的情况下描述结构特征对另一结构特征的相对位置。此外，诸如“在…下面”、“在…之下”、“下”、“在…上面”、“上”等的空间相对术语用于容易描述以便解释一个特征相对于第二特征的定位。这些术语旨在涵盖除了与附图中描绘的那些不同的定向之外的器件的不同定向。进一步地，诸如“第一”、“第二”等的术语也用于描述各种特征、区域、部段等，并且也不旨在是限制性的。贯穿说明，相似的术语可以指相似的特征。
在本文中，特别当涉及沟槽、栅电极和/或导体时，例如，“长度”、“延伸”和“广度”可以可互换地使用，并且可以指特征的长轴。“宽度”可以指与延伸垂直的结构的方向。“宽度”和“长度”还可以分别指在宽度和长度方向上的尺寸。
术语“电连接”和“电气连接”可以描述两个特征之间的欧姆连接。
在本文中，到平面或表面上的“法线投影”表示到平面或表面上的垂直投影。换句话说，观察方向垂直于表面或平面。
在本文中，“电介质层”可以指可选连接的多个电介质层。例如，电介质层将栅电极150与（一个或多个）半导体台面191、192分离，以及可选地将场电极160与栅电极150和（一个或多个）半导体台面191、192中的每个分离。
在本文中，如在本文中所描述的“界面”可以例如通过诸如SEM和/或能量色散x射线光谱法的电子显微学方法来检测。
半导体基底可以由适于制造半导体部件的任何半导体材料制成。举例来说，这样的材料的示例包含但不限于：诸如硅（Si）的元素半导体材料，诸如碳化硅（SiC）或硅锗（SiGe）的IV族化合物半导体材料，诸如砷化镓（GaAs）、磷化镓（GaP）、磷化铟（InP）、氮化镓（GaN）、氮化铝镓（AlGaN）、磷化铟镓（InGaPa）或磷化铟镓砷（InGaAsP）的二元、三元或四元III-V半导体材料，以及诸如碲化镉（CdTe）和碲镉汞（HgCdTe）的二元或三元II-VI半导体材料。上面提到的半导体材料也称为同质结半导体材料。当将两个不同的半导体材料组合时，形成异质结半导体材料。异质结半导体材料的示例包含但不限于硅（SixC1-x）和SiGe异质结半导体材料。对于大功率半导体应用来说，当前主要使用Si、SiC和GaN材料。
当用在本文中时，术语“具有”、“含有”、“包含”、“包括”等是开放式术语，其指示所陈述元件或特征的出现，但不排除额外的元件或特征。除非上下文另外明确指出，冠词“一（a）”、“一个（an）”和“该”旨在包含复数以及单数。在考虑上面的变型和应用范围的情况下，应当理解，本发明不受前述描述限制也不受附图限制。替代地，本发明仅受下面的权利要求及其法律等价项的限制。
在本文中，“重掺杂多晶硅”可以指大约大于1017、1018或1019原子/cm3（诸如大约1020原子/cm3）的掺杂剂浓度。在本文中，多晶硅可以包含重掺杂多晶硅。
图1示出了根据本文中描述的实施例的半导体器件1。半导体器件1具有半导体基底199的主表面101。主表面101可以看作可以是平直和不弯的几乎连续的表面。为了描述半导体器件1的特征的相对位置，主表面101可以特别有用。主表面101可以看作这样的平面：所述平面连续延伸从而使其与半导体基底199的顶或主侧面共面。
如图1中图示的，半导体器件1具有栅电极150，所述栅电极150当在垂直于主表面101的横截面中观察时在相邻半导体台面191、192之间的沟槽190内。半导体台面191、192可以向上延伸至主表面101。栅电极150通过各自的电介质层200与相邻半导体台面191、192电气地绝缘，所述电介质层200例如可以在沟槽190内和/或沿沟槽190的壁，特别是底和侧壁。电介质层200可以向上延伸至主表面101，以便使栅电极150与相邻半导体台面191、192绝缘。例如，半导体器件1可以包含在栅电极150和电介质层200的边界处的多晶硅/GOX界面。
场电极160可以在栅电极150之下被布置在沟槽190中的每个中。
电介质层200例如包含各自的晶体管单元的栅电介质262以及比各自的栅电介质262更厚的场电介质或场氧化物261。栅电介质262被布置在栅电极150与半导体台面191、192的邻接半导体材料之间，并且可以具有3 nm与30 nm之间的厚度。
场电介质或场氧化物261被布置在场电极160与半导体台面191、192的邻接半导体材料之间，并且可以具有20 nm与300 nm之间的厚度以承受半导体器件的额定阻断电压。该额定阻断电压大于施加到栅电极150的电压。
如图1中图示的，半导体器件1还包含导体330，所述导体330形成或具有与栅电极150的界面610。有益的是：导体330具有比栅电极150的电导率更大的比电导率，诸如栅电极150的电导率的多于3倍或优选地多于5倍的电导率。例如，可以是包含重掺杂多晶硅的多晶硅的栅电极150的材料的薄层电阻是导体330的材料的薄层电阻的多于3倍并且优选地多于5倍。例如，当器件包含相对高导电的导体（特别是相对于栅电极）时，诸如当在高电流下操作时，可以存在较少欧姆损耗和热量生成。导体330可以有益地减小半导体器件1的栅电阻。半导体器件1的开关速度也可以增加。
导体330可以包含金属、金属合金、金属氮化物、金属硅化物及其组合。导体例如可以包含钨、钛、钴和/或铜；导体330可以包含诸如硅化钛、硅化钴和/或硅化铜的金属硅化物；导体330可以包含诸如氮化钛的氮化物。包含钛和氮化钛或由钛和氮化钛组成的导体330是有益的，就像氮化钛和钨那样。导体330可选地可以是金属，所述金属具有少于5倍于栅电极150的薄层电阻的薄层电阻，所述栅电极150可以是多晶硅。导体330的的电导率可以导致总体减少的栅电阻和/或增加的半导体器件1的开关速度。
沟槽190的宽度可以在100 nm和200 nm之间。部分上或完全地将导体330嵌入栅电极150中对具有小横截面积的栅电极150特别有益。
导体330当在垂直于主表面101的横截面中观察时在相邻半导体台面191、102之间的沟槽190内，即，导体330典型地以相同的距离与邻接台面191、192的侧壁间隔开。
栅电极150与导体330之间的界面610可以沿栅电极150延伸，特别是在垂直于图1的横截面视图的方向上，诸如在平行于主表面101的方向上沿栅电极150的长度。界面610可以在沟槽190内延伸，诸如在主表面101之下。
界面610可以是导体330与栅电极150之间的2维或3维直接界面，以在导体330与栅电极150之间形成良好欧姆接触。
导体330可以至少部分上被布置在相邻的电介质接触间隔物211、212之间。电介质接触间隔物211、212可以使导体330与诸如可以通向相邻半导体台面191、192的电接触315的相邻特征绝缘。可以通向半导体台面191、192的电接触315可以与相邻半导体台面191、192中的至少一个的进行电接触，并且可以称为源接触。电接触315与栅电极150和导体330中任一个之间的电短路可以通过介入电介质材料来避免。例如，电介质层200、电介质间隔物211、212和/或诸如第一和第二电介质层231、232的进一步电介质层可以被布置在电接触315与栅电极150和导体330中的至少一个之间。
在实施例中，半导体器件1的导体330可以在主表面101之上延伸。导体330可以从主表面101之下延伸到主表面101之上。例如，导体330的底面和导体330的侧面的一部分可以与栅电极150形成界面610，并且因此与栅电极150电连接。
在实施例中，半导体器件1可以包含栅电极150中的凹陷345。导体330的区域可以被布置在凹陷345中。凹陷345可以形成界面610的至少一部分。凹陷345可以在导体330与栅电极150之间导致鲁棒的电接触。凹陷345可以导致导体330具有增加的横截面以及界面610的增加的界面面积，这可以减小栅电阻和/或增加半导体器件1的开关速度。
在实施例中，导体330的顶表面350可以在电介质接触间隔物211、212之间，诸如在相邻电介质接触间隔物211、212之间。导体330的顶或主表面350可以与导体330与栅电极150的界面610相对。
在实施例中，在到主表面101的法线投影中，导体330可以在栅电极150内，即，沿平行于主表面101的线的横向宽度在栅电极150内。这可以帮助提供导体330与电接触315之间的足够绝缘，并且例如可以有益地增加击穿电压。
在实施例中，栅电极150的材料的薄层电阻可以是导体330的材料的薄层电阻的多于3倍并且优选地多于5倍。栅电极150的材料例如可以是多晶硅和/或重掺杂多晶硅。高导电的导体330是合期望的，并且可以导致减小的栅电阻。
在实施例中，沟槽190的宽度可以多于例如多于两倍于半导体台面191和相邻半导体台面192中任一个的宽度。沟槽的增加的宽度可以有益地增加可用于导体330的区域横截面，因此减小栅电阻。
在实施例中，导体330可以包含金属、金属合金、金属氮化物和金属硅化物中的至少一个。将这样的材料用于导体330例如可以减小栅电阻。
沿栅电极150的长度中的至少某个，导体330的顶表面350可以例如通过至少一个电介质层231、232（第一和第二电介质层）与器件的主表面101绝缘。栅电极150和导体330由此可以与诸如源接触的电接触绝缘，所述电接触可以被设置在器件的顶上，包含例如（一个或多个）电介质层231、232（第一和第二电介质层）的顶上。前面提到的被设置在器件的顶上的电接触可以是源接触，所述源接触旨在电气连接到（一个或多个）半导体台面，并且旨在与栅电极绝缘。
半导体器件可以是具有在半导体基底199中形成的多个晶体管单元的功率半导体器件。栅电极150形成各自晶体管单元的栅电极。导体330减小栅电极150的有效电阻以改进栅信号到晶体管单元中的每个的分配。半导体器件例如可以是MOSFET或IGBT。
参考图2A至2I描述了实施例，所述图2A至2I图示了根据本文中描述的实施例的用于制造半导体器件1的方法。
图2A示出了根据本文中描述的实施例的具有主表面101的半导体基底199和栅电极150。栅电极150当在垂直于主表面101的横截面中观察时可以在相邻半导体台面191、192之间的沟槽190内。栅电极150可以通过各自的栅电介质262与相邻半导体台面191、192绝缘。
半导体基底199可以包含弱n掺杂漂移区123、p掺杂主体区122和高n掺杂源区121。当对栅电极150施加例如相对于主体区122的正电压的栅电压时，沿栅电介质262在主体区122中形成导电沟道以提供源区121与漂移区123之间的欧姆连接。
半导体基底199可以进一步包含在其下侧处的n掺杂漏区124以形成功率MOSFET。可替换地，半导体基底199可以包含在其下侧处的p掺杂发射极区124以形成IGBT。
栅电极150可以是高n掺杂多晶硅材料，这可以在沉积期间被原位掺杂或借助于分离的掺杂过程。例如，栅电极150可以与源区121一起被掺杂。
诸如在栅电极150之下可以还存在场电极160。如图2A中图示的，场电极160和栅电极150可以通过内沟槽绝缘263彼此分离和绝缘。
在相邻半导体台面191、192的每个上，可以形成各自的立柱201、202。立柱201、202可以在栅电极150被提供之后来形成。例如，立柱201、202可以通过半导体台面191、192的暴露的上部分的热氧化来形成，从而立柱201、202在暴露的部分处选择地形成。立柱201、202因此相对于沟槽190自对准地被形成。立柱201、202的内侧壁251、252例如可以位于距离沟槽190的横向侧壁给定横向距离处。此外，侧壁251、252与沟槽190的各自侧壁具有相同的横向距离，从而立柱201、202的布置相对于沟槽190是对称的。以相对于立柱201、202自对准的方式形成的任何结构特征因此相对于沟槽190也将是对称的。例如，如下面描述的，导体330将与沟槽190的侧壁相等地间隔开，因为导体330使用立柱201、202和电介质接触间隔物211、212作为掩模来形成，所述电介质接触间隔物211、212与立柱201、202并且因此与沟槽190自对准而被形成。
典型地，源区121和主体区1222在形成立柱201、202之前被形成。用于形成半导体台面191、192的热过程还可以用于将用于源和主体区的注入的掺杂剂进一步扩散到半导体基底199中。
为易于图示，源区121、主体区122、漂移区123和漏区124仅在图2A中图示，但也将在图2B至2I中出现。
在沟槽190之上，开口400典型地仍然在立柱201、202之间。由于立柱201、202的自对准形成，开口400相对于沟槽190自对准。
电介质接触间隔物211、212可以沿各自的立柱侧壁251、252在开口400中被形成，以在栅电极150之上收窄开口400。电介质间隔物211、212等同地收窄开口400，从而当在垂直于主表面的横截面中观察时，收窄的开口400与台面191、192的侧壁等同地间隔开。在形成电介质接触间隔物211、212之后，收窄的开口400因此在向主表面101的正轴投影中观察时可以在栅电极150内。
电介质接触间隔物211、212例如可以通过下述来形成：共形沉积绝缘材料层，之后是各向异性回蚀刻。绝缘材料层的厚度应当小于相邻台面191、192之间的横向距离或开口400的宽度（沉积电介质接触间隔物211、212之前的宽度）的一半，以避免开口被该层的绝缘材料完全充满。绝缘材料典型地不同于立柱201、202的材料，以便允许相对于立柱201、202对该层的绝缘材料以及因此对电介质接触间隔物211、212进行选择蚀刻。
根据实施例，立柱201、202的材料是诸如氧化硅的氧化物，并且电介质接触间隔物211、212的材料是诸如氮化硅的氮化物。
电介质接触间隔物211、212将开口400收窄到使得剩余开口当在横截面视图中观察时小于栅电极150的横向宽度（沿平行于主表面101的线）的程度。例如，电介质接触间隔物211、212比栅电介质262更厚。
根据实施例，电介质接触间隔物211、212将开口400收窄大约相对于开口400的原始宽度的至少15%。例如，开口400可以具有150 nm与250 nm之间的原始宽度，并且电介质接触间隔物211、212中的每个可以具有20 nm与50 nm之间的横向宽度。
图2B图示了根据本文中描述的实施例的凹陷345的可选形成，所述凹陷345可以使用电介质接触间隔物211、212作为蚀刻掩模被蚀刻到栅电极150的顶表面155中。在形成导体330特别是与栅电极150具有界面610的导体330之前，对凹陷345进行蚀刻。凹陷345可以增加导体330与栅电极150之间的界面610的面积。这可以允许导体330的增加的区域横截面，并且特别在包含长埋栅电极的实施例中减小栅电阻。
凹陷345使用例如具有用于防止凹陷345延伸远至栅电极150的底的时间控制蚀刻的各向异性蚀刻过程来蚀刻。例如，凹陷345可以延伸到栅电极150的总纵向厚度的约10%至30%的、从栅电极150的顶表面155测量的栅电极150的纵向深度。
如图2C中图示的，根据本文中描述的实施例，导体330至少部分上在凹陷345中被形成。如果在栅电极150中不形成凹陷，则在可选地移除在栅电极150的顶表面155上形成的可选氧化物层之后，导体在栅电极150的顶表面155上被形成。
导体330在形成电介质接触间隔物211、212之后被形成。电介质接触间隔物211、212中的至少一个可以辅助提供使栅电极150和/或导体330与可以随后形成的金属接触315绝缘的绝缘材料。电介质接触间隔物211、212还可以辅助形成导体，使得导体330被形成为窄于栅电极150。
导体330可以与栅电极150进行接触，所述栅电极150可以位于导体330与电介质层200和/或（一个或多个）半导体台面191、192之间。
导体与电介质层200和/或（一个或多个）半导体台面191、192之间的直接接触可以被避免，特别如果导体330的材料可以迁移到诸如（一个或多个）半导体台面191、192的半导体材料中从而影响掺杂剂浓度以及影响击穿电压和其它器件参数时，所述直接接触可能是不合期望的。特别是其中导体330的界面610与栅电极150特别是其顶表面155进行接合，所图示的几何形状因此可以避免关联于电迁移的问题。额外地，导体可以减少器件的发热，否则这可以是显著的，特别在操作于高电流密度下的器件中。
更具体地，由于电介质接触间隔物211、212在自对准立柱201、202的侧壁上被形成，导体330也相对于立柱201、202并且因此相对于台面191、192的侧壁自对准地被形成，并且因此与栅电介质262等同地间隔开，以避免金属与栅电介质262之间的直接接触。
导体330具有沿平行于主表面101的线的这样的横向宽度，所述横向宽度小于栅电极150沿该线的横向宽度。
导体330可以被形成为与栅电极150具有界面610，界面610诸如在平行于主表面101的方向上沿栅电极150的延伸而延伸。因此，导体330可以形成相对低的电阻路径，特别是相比于在其中电流沿仅栅电极150的广度诸如沿沟槽长度行进的器件。栅电极150的长度可以影响栅电阻，这可以进而显著影响器件性能极限。如在本文中所描述的，导体330可以减小栅电阻，并且改进器件性能。
导体330可以具有大于栅电极150的电导率的比电导率或总电导率。这可以有益地减小栅电阻。
可选地，导体330被形成，使得导体330的顶表面350在电介质接触间隔物211、212之间的开口400中。如果导体330的顶表面350在开口400中，则导体330的横截面积可以被有益地增加，从而减小栅电阻和/或增加半导体器件1的开关速度能力。
应当指出，减小的栅电阻率可以允许形成更窄的栅电极，这可以允许器件的晶体管的区域密度的增加。此外，通过在对导体330的沉积中利用自对准过程，半导体台面191、192可以被收窄。这可以有益地增加半导体器件1的晶体管的密度。此外，收窄台面191、192允许增加半导体台面191、192之间的漂移区123的掺杂浓度，这减小半导体器件的导通电阻。导体330可以被形成，使得导体330从主表面101之下延伸到主表面101之上。
导体330的形成可以包含对形成导体330的材料进行沉积，可选地之后是对形成导体的材料的一部分进行蚀刻。这可以导致对导体330的横截面积的最优控制，诸如最大化导体330的面积以减小栅电阻和/或增加器件开关速度。
导体330可以包含金属、金属合金、金属氮化物、金属硅化物及其组合中的至少一个。在一些实施例中，导体可以排除多晶硅（包含重掺杂硅），并且使用更导电的材料，例如用以最小化栅电阻。
图2D图示了根据本文中描述的实施例的填充物材料340的沉积。填充物材料340可以是可以保留直到完成半导体器件的形成的诸如氮化物的绝缘体。可替换地，如在一些实施例中那样，特别是如果期望从上面与导体330电接触时，填充物材料340可以是可移除的。例如，可移除的填充物材料340可以是可以被灰化的碳基材料，例如碳和/或诸如抗蚀剂的聚合物。填充物材料340可以至少部分上保护底层导体330免于在随后的处理步骤期间被移除，所述处理步骤诸如是立柱201、202的移除。填充物材料340可以掩蔽导体330的顶表面350。
图2E图示了根据本文中描述的实施例的对立柱201、202的移除。立柱201、202可以在形成导体330之后例如通过蚀刻而被移除。立柱201、202的移除可以暴露各自的相邻半导体台面191、192的顶表面196、197。立柱201、202的移除还可以暴露电介质接触间隔物211、212的外侧壁221、222。布置在给定沟槽1990之上的电介质接触间隔物211、212的暴露的外侧壁221、222背向彼此。
填充物材料340也可以被移除，这导致给定沟槽190之上的电介质接触间隔物211、212的暴露的内侧壁223、224，该内侧壁223、224面向彼此并且因此面向开口400。
图2F到2H图示了根据本文中描述的实施例的电介质接触间隔物211、212的加宽和电介质接触间隔物211、212之间的区域的掩蔽。加宽电介质接触间隔物211以减少半导体台面191、192的顶表面196、197的暴露的表面积可以在形成电接触315之前被完成。在导体150之上，电介质接触间隔物211、212之间的区域可以例如与加宽电介质接触间隔物211、212同时地被掩蔽。
电介质接触间隔物211、212之间的区域的掩蔽可以辅助使导体330与诸如源接触的电接触315绝缘，所述电接触315可以沿半导体器件1的主表面的大部分延伸。
加宽电介质接触间隔物211可以对形成电绝缘有益，例如使随后形成的诸如源金属的与半导体台面的电接触与导体330和/或栅电极150绝缘。
如图2F中图示的，根据本文中描述的实施例，加宽电介质接触间隔物211可以包括沉积进一步的电介质材料以在半导体台面191、192的顶表面196、197上形成第一绝缘层230。形成第一绝缘层230的进一步电介质材料还可以被沉积在导体150之上的电介质接触间隔物211、212之间的区域中。第一绝缘层230可选地可以完全填充导体150之上电介质接触间隔物211、212之间的开口400。
图2F图示了一种可替换项，其中第一绝缘层230形成共形层，所述共形层进一步收窄电介质接触间隔物211、212的内侧壁223、224之间的开口400，并且还收窄半导体台面191、192之上电介质接触间隔物211、212的外侧壁221、222之间的空间。第一绝缘层230不完全填充电介质接触间隔物211、212的内侧壁223、224之间的空间。
为完全填充电介质接触间隔物211、212的内侧壁223、224之间的空间，如图2G中图示的，进一步的电介质材料可选地可以被沉积以形成第二绝缘层235，以填充导体150之上电介质接触间隔物211、212的内侧壁之间的区域。
第一绝缘层230可以沿在导体150之上的区域内面向彼此的电介质接触间隔物的外侧壁221、222和内侧壁223、224被沉积。
在可选的进一步过程中，如图2G中图示的，第二绝缘层235典型地通过共形沉积过程被沉积到第一绝缘层230上。沉积的第二绝缘层235完全填充导体150之上的区域内的电介质接触间隔物211、212的内侧壁223、224之间的剩余空间，从而不保留开口400。
由于半导体台面191、192之上的第一绝缘层230的外侧壁271（该外侧壁271面向彼此）之间的剩余距离dout大于沟槽190之上的第一绝缘层230的内侧壁272（该内侧壁272面向彼此）之间的剩余距离din（见图2F），所以第二绝缘层235完全填充侧壁272之间的空间。另一方面，如图2G中所示，空间275保留在台面191、192之上在第一绝缘层230的外侧壁271之间。
如图2H中所示，第二绝缘层235可以被各向异性地进行蚀刻使得形成间隔物，所述间隔物用作对第一绝缘层230进行蚀刻的蚀刻掩模。使用各向异性蚀刻的第二绝缘层235对第一绝缘层230进行蚀刻暴露半导体台面191、192的顶表面196、176的部分。第一绝缘层230和第二绝缘层235的电介质材料可以沿外侧壁221、222至少部分上保留，从而半导体台面191、192的顶表面196、197的暴露的表面积在横向上被减小。此外，沟槽190之上电介质接触间隔物212之间的区域或空间可以在蚀刻期间保持被掩蔽。
第二绝缘层235可以被各向异性地蚀刻以形成用于对第一绝缘层230进行蚀刻的蚀刻掩模，之后是使用由第二绝缘层235形成的蚀刻掩模对第一绝缘层230进行蚀刻。在进一步的过程中，第一和第二绝缘层230、235这两者都使用电介质接触间隔物211、212作为停止被回抛光。所产生的结构在图2H中图示，其中被蚀刻和回抛光的第一绝缘层230形成第一电介质层231，并且被蚀刻和回抛光的第二绝缘层235形成第二电介质层232。
可替换地，第一和第二绝缘层230、235这两者都可以首先使用电介质接触间隔物211、212作为停止被回抛光，之后是第二绝缘层235的各向异性蚀刻以形成用于对第一绝缘层230进行蚀刻的蚀刻掩模，所述第一绝缘层230随后使用由第二绝缘层235形成的蚀刻掩模被蚀刻。所产生的结构也在图2H中图示。
图2H图示了根据本文中描述的实施例的每个具有被部分暴露的顶表面197的半导体台面191、192。更具体地说，顶表面的部分197在多于一个半导体台面191、192的可以被部分暴露的区域中被暴露。
第二电介质层232完全填充被布置在沟槽190之上的第一绝缘层230的内侧壁272和被布置在台面191、192之上的第一绝缘层230的外侧壁271之间的开口或空间。沟槽190之上的开口因此被完全填充，而开口401在台面191、192之上保留以暴露台面191、192的顶表面196、197的一部分。
至少一个顶表面196、197可以诸如通过蚀刻到至少一个半导体台面191、192中而形成凹陷。
如在图1和2I中可见，电接触315可以诸如通过将导电材料沉积到半导体台面191、192中的至少一个的暴露的顶表面196上而被形成。电接触315可以关于相邻半导体台面191、192自对准，并且可以接触相邻半导体台面191、192中的至少一个。可以使电接触315与导体330绝缘。电接触315可以提供由半导体器件1形成的至少一个晶体管的源接触。
金属接触315可以这样来形成：结合可以形成半导体器件的源金属化的顶金属化316，或通过使用分离过程来形成接触315和顶金属化316。
图3图示了根据本文中描述的实施例的半导体器件1。半导体器件1具有半导体基底199的主表面101。导体330通过电接触317被电气接触，所述电接触317提供到典型地不同于顶金属化316的金属化318的连接。电接触317可以向栅150提供电流和/或施加电压。例如，图3中图示的横截面表示在器件上的至少一个位置处的器件横截面。在图3中图示的器件位置处，导体330可以被电接触317电气接触。
器件可以被配置，从而沿可以垂直于所述横截面的沟槽的长度或延伸的大部分，没有到导体330的电接触317。在实施例中，其中没有到导体330的电接触317的半导体器件1的位置中（例如，诸如图1中图示那个的横截面区域），到（一个或多个）半导体台面191、192的电接触315可以存在。到（一个或多个）半导体台面191、192的电接触315可以沿栅电极150的延伸而延伸，诸如平行于栅电极150。
栅电极150可以电气连接到源或与源绝缘。
上面提到的器件和方法特别就包含诸如电接触的自对准特征的器件及其制造方法进行了设想，其中可以使半导体台面宽度变得越来越窄。设想可以使可以自对准的（一个或多个）电接触315、317中的至少一个位于栅电极150和/或（一个或多个）半导体台面内。
上面描述的半导体器件及其制造方法的好处在于，可以减小间距，这可以导致更高的晶体管区域密度。
通过考虑上面的变型和应用的范围，应当理解，本发明不受前述说明限制也不受附图限制。替代地本发明仅受下面的权利要求及其法律等价项限制。
参考列表
1 半导体器件
101 主表面
121 源区
122 主体区
123 漂移区
124 漏区/发射极区
150 栅电极
155 顶表面（栅电极）
190 沟槽
191、192 半导体台面
196、197 顶表面（台面）
199 半导体基底
200 电介质层
201、202 立柱
211、212 电介质接触间隔物
221、222 外侧壁（间隔物）
223、224 内侧壁（间隔物）
230 第一绝缘层
231 第一电介质层
232 第二电介质层
235 第二绝缘层
251、252 立柱侧壁
261 场电介质/场氧化物
262 栅电介质
263 沟槽内绝缘
271、272 侧壁
275 空间
315 电气接触
316、318 金属化
330 导体
332 侧壁（导体）
345 凹陷
350 顶表面（导体）
400 沟槽之上的开口
401 台面之上的开口
610 材料界面（导体和栅）。

Claims (23)

1.一种制造半导体器件（1）的方法，所述方法包括：
提供包括主表面（101）的半导体基底（199）和在相邻半导体台面（191、192）之间的沟槽（190）内的栅电极（150），其中，所述栅电极（150）通过各自的电介质层（200）与所述相邻半导体台面（191、192）电气地绝缘；
在所述相邻半导体台面（192）中的每个上形成各自的立柱（201、202），从而在所述沟槽（190）之上在所述立柱（201、202）之间留下开口（400）；
沿各自的立柱侧壁（251、252）在所述开口（400）中形成电介质接触间隔物（211、212）以收窄所述栅电极（150）之上的所述开口（400）；以及
在形成所述电介质接触间隔物（211、212）之后，形成与所述栅电极（150）具有界面（610）的导体（330），所述界面（610）沿所述栅电极（150）的延伸而延伸，其中，所述导体（330）具有比所述栅电极（150）的电导率更大的电导率；
在形成所述导体（330）之后移除每个所述相邻半导体台面（192）上的所述立柱（201，202），以暴露所述相邻半导体台面（191，192）的顶表面（196，197）；以及
沉积共形电介质层，所述共形电介质层接触所述相邻半导体台面（191，192）的暴露的顶表面（196，197）、所述电介质接触间隔物（211，212）和所述导体（330）。
2.根据权利要求1所述的方法，进一步包括：
在形成所述导体（330）之前，使用所述电介质间隔物（211、212）作为蚀刻掩模将凹陷（345）蚀刻到所述栅电极（150）的顶表面中。
3.根据权利要求1或2所述的方法，其中，所述立柱（201、202）在提供所述栅电极（150）之后被形成。
4.根据权利要求1所述的方法，进一步包括：
形成电接触（315），所述电接触（315）关于所述相邻半导体台面（191、192）自对准，并且与所述相邻半导体台面（191、192）中的至少一个电气接触，其中，所述电气接触（315）与所述导体（330）绝缘。
5.根据权利要求4所述的方法，进一步包括：
在形成所述电接触（315）之前，掩蔽所述导体（330）之上的所述电介质接触间隔物（211、212）之间的区域。
6.根据权利要求4或5所述的方法，其中，形成所述电接触（315）包括将导电材料沉积到所述半导体台面（191、192）中的至少一个的暴露的顶表面（196、197）上。
7.根据权利要求4或5所述的方法，其中，形成所述导体（330）使得所述导体（330）的顶表面（350）在所述电介质接触间隔物（211、212）之间的开口（400）中。
8.根据权利要求4或5所述的方法，其中，形成所述导体（330）使得所述导体（330）从所述主表面（101）之下延伸到所述主表面（101）之上。
9.根据权利要求4或5所述的方法，其中，在到所述主表面（101）上的法线投影中，所述导体（330）被形成在所述栅电极（150）内，其中，在所述法线投影中，在形成所述电介质接触间隔物（211、212）之后被收窄的开口（400）在所述栅电极（150）内。
10.根据权利要求4或5所述的方法，其中，形成所述导体（330）包括沉积形成所述导体（330）的材料。
11.根据权利要求10所述的方法，其中，形成所述导体（330）还包括在沉积形成所述导体（330）的材料之后对形成所述导体（330）的材料的一部分进行蚀刻。
12.根据权利要求4或5所述的方法，其中，形成所述导体（330）包括形成金属、金属合金、金属氮化物、金属硅化物及其组合中的至少一个。
13.一种半导体器件（1），包括：
包括主表面（101）的半导体基底（199）；
在相邻半导体台面（191、192）之间的沟槽（190）内的栅电极（150），其中，所述栅电极（150）通过各自的电介质层（200）与所述相邻半导体台面（191、192）电气地绝缘；
导体（330）；
所述导体（330）与所述栅电极（150）的界面（610），所述界面（610）沿所述栅电极（150）延伸，以及
共形电介质层，所述共形电介质层接触所述相邻半导体台面（191，192）的顶表面（196，197）、所述电介质接触间隔物（211，212）和所述导体（330）；其中
所述导体（330）至少部分地被布置在相邻电介质接触间隔物（211、212）之间，并且所述导体（330）具有比所述栅电极（150）的电导率更大的电导率。
14.根据权利要求13所述的半导体器件（1），其中，所述导体（330）从所述主表面（101）之下延伸到所述主表面（101）之上，或者其中，所述导体（330）延伸到所述主表面（101）之上。
15.根据权利要求13或14所述的半导体器件（1），进一步包括：
所述栅电极（150）中的凹陷（345），其中，所述导体（330）的区域被布置在所述凹陷（345）中，其中，所述凹陷（345）形成所述界面（610）的至少一部分。
16.根据权利要求13到14中任一项所述的半导体器件（1），其中，与所述导体（330）与所述栅电极（150）的界面（610）相对的所述导体（330）的顶表面（350）在所述电介质接触间隔物（211、212）之间。
17.根据权利要求13到14中任一项所述的半导体器件（1），其中，在到所述主表面（101）的法线投影中，所述导体（330）在所述栅电极（150）内。
18.根据权利要求13到14中任一项所述的半导体器件（1），其中，所述栅电极（150）的材料的薄层电阻是所述导体（330）的材料的薄层电阻的多于3倍。
19.根据权利要求18所述的半导体器件（1），其中，所述栅电极（150）的材料是多晶硅。
20.根据权利要求19所述的半导体器件（1），其中，所述栅电极（150）的材料是重掺杂的多晶硅。
21.根据权利要求18所述的半导体器件（1），其中，所述栅电极（150）的材料的薄层电阻是所述导体（330）的材料的薄层电阻的多于5倍。
22.根据权利要求13到14中任一项所述的半导体器件（1），其中，所述沟槽（190）的宽度是所述相邻半导体台面（191、192）中任一个的宽度的多于两倍。
23.根据权利要求13到14中任一项所述的半导体器件（1），其中，所述导体（330）包括金属、金属合金、金属氮化物、金属硅化物及其组合中的至少一个。
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