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CN104067384A - 用于具有自对准源极和栅极的氮化镓垂直jfet的方法和系统 - Google Patents

用于具有自对准源极和栅极的氮化镓垂直jfet的方法和系统 Download PDF

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CN104067384A
CN104067384A CN201280068146.9A CN201280068146A CN104067384A CN 104067384 A CN104067384 A CN 104067384A CN 201280068146 A CN201280068146 A CN 201280068146A CN 104067384 A CN104067384 A CN 104067384A
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epitaxial loayer
couple
metal structure
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唐纳德·R·迪斯尼
伊舍克·C·克孜勒亚尔勒
聂辉
林达·罗马诺
理查德·J·布朗
马丹·拉伊
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A Woji Co Ltd
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Abstract

一种半导体器件，包括：第III族氮化物衬底；耦接到第III族氮化物衬底并且具有台面的第一第III族氮化物外延层；以及耦接到台面的顶表面的第二第III族氮化物外延层。该半导体器件还包括：耦接到台面的侧表面的第III族氮化物栅极结构；以及配置成提供第二第III族氮化物外延层与第III族氮化物栅极结构之间电绝缘的隔离物。

Description

用于具有自对准源极和栅极的氮化镓垂直JFET的方法和系统
相关申请的交叉引用
下面的常规美国专利申请通过引用并入本申请中用于所有目的：
·2011年8月4日提交的题为“METHOD AND SYSTEM FOR GANVERTICAL JFET UTILIZING A REGROWN GATE”的第13/198655号申请，以及
·2011年8月4日提交的题为“METHOD AND SYSTEM FOR AGAN VERTICAL JFET UTILIZING A REGROWN CHANNEL”的第13/198659号申请。
背景技术
功率电子器件广泛用在各种应用中。功率电子器件通常用在电路中以改变电能的形式，例如，从AC到DC，从一个电压电平到另一电压电平，或者以一些其他方式。这样的器件可以在宽范围的功率电平内操作，从移动器件中的几毫瓦至高压输电系统中的几百兆瓦。尽管在功率电子器件中取得了进展，但是在本领域中还对改进的电子系统和操作该改进的电子系统的方法存在需求。
发明内容
本发明一般性涉及电子器件。更具体地，本发明涉及使用自对准技术形成垂直结型场效应晶体管(JFET)。仅通过示例的方式，本发明已经应用于使用氮化镓(GaN)基外延层制造垂直JFET的方法及系统。该方法和技术可以应用于包括n沟道垂直JFET和p沟道垂直JFET的各种化合物半导体系统，所述化合物半导体系统可以提供常断或常通功能性。
根据本发明的一个实施方案，提供了一种用于制造垂直JFET的方法。该方法包括：提供第一导电类型的第III族氮化物衬底；形成耦接到第III族氮化物衬底的第一导电类型的第一第III族氮化物外延层；以及形成耦接到第一第III族氮化物外延层的第一导电类型的第二第III族氮化物外延层。该方法还包括：形成耦接到第二第III族氮化物外延层的第一掩模层；以及去除第一掩模层和第二第III族氮化物外延层的至少一部分以露出第二第III族氮化物外延层的垂直侧壁和第一第III族氮化物外延层的水平表面。该方法还包括：形成耦接到第二第III族氮化物外延层的垂直侧壁和第一第III族氮化物外延层的水平表面的隔离物(spacer)；以及去除第一第III族氮化物外延层的至少一部分以形成垂直JFET的沟道区，其中隔离物被用作蚀刻掩模。
根据本发明的另一实施方案，提供了一种半导体器件。该半导体器件包括：第III族氮化物衬底；耦接到第III族氮化物衬底并且具有台面的第一第III族氮化物外延层；以及耦接到台面的顶表面的第二第III族氮化物外延层。该半导体器件还包括：耦接到台面的侧表面的第III族氮化物栅极结构；以及配置成提供第二第III族氮化物外延层与第III族氮化物栅极结构之间电绝缘的隔离物。
根据本发明的又一实施方案，提供了一种用于制造垂直JFET的方法。该方法包括：提供第III族氮化物衬底；形成具有耦接到第III族氮化物衬底的第一表面和与第一表面基本相反的第二表面的第一第III族氮化物外延层；以及形成耦接到第一第III族氮化物外延层的第二表面的第二第III族氮化物外延层。该方法还包括去除第二第III族氮化物外延层和第一第III族氮化物外延层的至少一部分以形成沟槽。该沟槽具有相对于垂直第二表面的维度以一定的角度设置的至少一个侧壁。该方法还包括：形成耦接到至少一个侧壁的绝缘层；去除绝缘层的一部分以露出至少一个侧壁的一部分；以及形成耦接到至少一个侧壁的一部分的第III族氮化物栅极结构使得绝缘层的一部分设置在第III族氮化物栅极结构与第二第III族氮化物外延层之间。
通过本发明的方法实现了优于常规技术的许多益处。例如，本发明的实施方案使得能够利用可减少光刻和去除(例如，蚀刻)步骤的量的自对准技术，还有助于确保源极和栅极的准确定位。另外，本发明的实施方案提供了垂直JFET的源极与栅极之间的绝缘，有助于减少漏电流并且总体上使得性能能够更好。结合下文以及附图对本发明的这些实施方案和其他实施方案以及本发明的许多优点和特征进行更详细地描述。
附图说明
图1至图9为示出根据本发明的一个实施方案的制造垂直结型场效应晶体管(JFET)的简化横截面图；
图10A至图10B为示出根据一个实施方案的制造具有自对准源极和栅极的垂直JFET的方法的简化流程图；
图11至图14为示出根据本发明的另一实施方案的制造垂直结型JFET的简化横截面图；以及
图15为示出根据本发明的另一实施方案的制造具有氧化物隔离物的垂直JFET的方法的简化流程图。
在附图中，相似的部件和/或特征可以具有相同的附图标记。此外，同一类型的各种部件可以通过在附图标记后面跟有划线和区分相似部件的第二标记来进行区分。如果在说明书中使用了仅第一附图标记，则该描述适用于具有相同第一附图标记的相似部件中的任意一个部件，而不考虑第二附图标记。
具体实施方式
本发明的实施方案涉及电子器件。更具体地，本发明涉及使用自对准技术形成垂直结型场效应晶体管(JFET)。仅通过示例的方式，本发明已经应用于使用氮化镓(GaN)基外延层制造垂直JFET的方法和系统。该方法和技术可以应用于多种化合物半导体系统，包括可以提供常断或常通功能性的n沟道垂直JFET和p沟道垂直JFET。
GaN基电子器件和光电器件正经历快速发展。与GaN和相关合金以及异质结构相关联的期望性能包括：对于可见光发射和紫外光发射的高带隙能量、有利的传输特性(例如，高电子迁移率和高饱和速率)、高击穿电场以及高热导率。根据本发明的实施方案，采用在拟块体GaN衬底上氮化镓(GaN)外延来制造使用常规的技术所不能制造的垂直GaN基半导体器件。例如，生长GaN的常规方法包括使用异质衬底(例如，碳化硅(SiC))。这可由于GaN层与异质衬底之间热膨胀系数和晶格常数上的差而限制生长在异质衬底上的可用GaN层的厚度。在GaN与异质衬底之间的界面处的高缺陷密度进一步使得制造包括功率电子器件(例如JFET以及其他场效应晶体管)的垂直器件的尝试复杂化。
另一方面，本文中描述的实施方案利用块体GaN衬底上的同质外延GaN层提供优于常规技术和器件的特性。例如，对于给定的背景掺杂水平N，电子迁移率μ更高。这提供了低电阻率ρ，原因是电阻率与电子迁移率成反比，如公式(1)所示：
ρ = 1 qμN - - - ( 1 )
其中q是元电荷。
由在块体GaN衬底上的同质外延GaN层提供的另一优越特性是对于雪崩击穿(avalanche breakdown)的高临界电场。高临界电场使得与具有较低的临界电场的材料相比能够在更小的长度L上支持更大的电压。电流流经更小的长度和较低的电阻率导致比其他材料更低的电阻R，原因是电阻可以由以下公式确定：
R = ρL A - - - ( 2 )
其中A是沟道或者电流路径的横截面面积。
通常，在器件关断状态下支持高电压需要的器件的物理尺寸与使电流在导通状态下经过具有低电阻的相同器件的能力之间存在折衷。在许多情况下，在最小化这种折衷和使性能最大化方面，GaN比其他的材料更优选。另外，生长在块体GaN上的GaN层与生长在不匹配的衬底上的层相比具有低的缺陷密度。这种低缺陷密度会产生优异的热导率，较少的陷阱相关的效应例如动态导通电阻，以及更好的可靠性。
所预期的垂直器件结构之一为垂直JFET。根据掺杂水平、物理尺寸、导电类型(例如，n型或p型材料)以及其他因素，垂直JFET可以设计为具有常断或常通功能性。常断型垂直JFET由于在没有电压施加到栅极上的情况下防止电流流动的能力而特别有用，常断型垂直JFET可以用作在电力应用中使用的垂直JFET的安全装置等。
常断型垂直JFET可以用多种方法制造。例如，可以通过p+栅极在任一侧上对从源极到漏极的n型电流路径进行栅控。通过足够低的背景掺杂以及由于在p+栅极中高的空穴浓度的高的正电荷，沟道可以耗尽载流子或在零偏压下夹断。当向栅极施加正电压的时候，沟道可以再打开以接通器件。因此，在本发明的实施方案中，由于电流在源极与漏极之间通过栅控区域垂直流动，所以垂直JFET被称为垂直结型场效应晶体管。
垂直JFET是常通还是常断可以取决于垂直JFET的不同特征，例如，沟道区的宽度，沟道区和栅极中的掺杂浓度等。例如，如果沟道区足够宽和/或掺杂浓度足够高则可以形成常通型垂直JFET，在这种情况下，当施加到栅极的电压VG为0V时，耗尽区可以不夹断电流。当VG达到负阈值电压时，常通型垂直JFET可以被关断。可替选地，对于常断型垂直JFET，当VG为0V时沟道是夹断的，并且当VG达到正阈值电压时，常断型垂直JFET可以被导通。本文中描述的制造技术可以应用到常通型垂直JFET和常断型垂直JFET两者。
除了支持高电压、低电阻JFET应用的能力之外，本文中描述的GaN垂直JFET在其他方面可以不同于传统的垂直JFET。例如，可以使用用于制造垂直JFET的其他半导体，比如SiC，改变制造模式。另外，GaN外延层的使用可以允许在垂直JFET的各个层内作为厚度函数的非均匀掺杂浓度，这可以优化器件的性能。
可以以多种方式实现垂直JFET的制造。传统的技术可以包括许多光刻和蚀刻步骤，这可以使制造的时间变长等。然而，本文提供的技术包括提供自对准源极和栅极同时减少光刻和蚀刻步骤的数量的制造方法。另外，实施方案提供可以帮助阻止垂直JFET中源极与栅极之间的漏电流的氧化物隔离物。
图1至图9示出了利用用来形成栅极和源极的自对准技术制造垂直JFET的工艺。参考图1，在GaN衬底110上形成第一GaN外延层120。如上所示，GaN衬底110可以为其上生长有第一GaN外延层120的拟块体GaN材料。GaN衬底110的掺杂浓度(例如，掺杂密度)可以变化。例如，GaN衬底110可以具有掺杂浓度在1×1017cm-3至1×1019cm-3范围内的n+的导电类型。尽管，GaN衬底110示出为包括单一材料组分，但是也可以提供多层作为衬底的一部分。此外，在外延生长工艺期间，可以使用粘合层、缓冲层和其他层(未示出)。本领域普通技术人员将认识到许多变化方案、修改方案以及替代方案。
第一GaN外延层120的性质也可以根据期望功能性而变化。第一GaN外延层120可以用作垂直JFET的沟道和漂移区，并且因此第一GaN外延层120可以是相对低掺杂的材料。在一些实施方案中，第一GaN外延层120的掺杂浓度低于GaN衬底110的掺杂浓度。例如，第一GaN外延层120可以具有掺杂浓度在1×1014cm-3至1×1018cm-3范围内的n-的导电类型。此外，掺杂浓度可以是均匀的，或者可以是例如，作为漂移区和/或沟道的厚度的函数而变化。在一些实施方案中，第一GaN外延层120可以包括可以具有不同的物理特性(例如，掺杂浓度、掺杂均匀性等)的两个或更多个子层。
第一GaN外延层120的厚度也可以根据期望功能性而显著变化。如上所述，同质外延生长可以使第一GaN外延层120能够生长为远厚于使用常规方法形成的层。例如，在一些实施方案中，厚度可以在0.5μm至100μm或更大之间变化。得到的垂直JFET的击穿电压可以根据实施方案而变化。一些实施方案提供至少100V、至少300V、至少600V、至少1.2kV、至少1.7kV、至少3.3kV、至少5.5kV、至少13kV、或至少20kV的击穿电压。
可以使用不同的掺杂剂来制造本文中所公开的n型和p型GaN外延层和结构。例如，n型掺杂剂可以包括硅、氧等。p型掺杂剂可以包括镁、铍、锌等。
可以将第二GaN外延层130耦接到第一GaN外延层120。最终可以包括垂直JFET的源极的第二GaN外延层130可以是与第一GaN外延层120和GaN衬底110相同导电类型的高掺杂外延层。总之，第二GaN外延层130的掺杂浓度可以超过第一GaN外延层120的掺杂浓度。例如，第二GaN外延层130的n型掺杂剂浓度可以等于或大于1×1018cm-3。
第二GaN外延层130的厚度可以影响垂直JFET的接触电阻和电流流动特性。在一些实施方案中，厚度可以在至1μm之间，例如，0.1μm。
将第一掩模层140均匀地形成在第二GaN外延层130之上。第一掩模层140可以包括可以用作下面描述的选择蚀刻工艺中的掩模的各种材料中的任意一种材料，例如，氧和/或氮。第一掩模层140的厚度可以根据组成和制造有关方面变化。在一些实施方案中，第一掩模层140的厚度在0.1μm至5μm之间。
在一些实施方案中，可以将第二掩模层150均匀地形成在第一掩模层140之上。与第一掩模层140相似，第二掩模层150可以包括可以用作下面描述的选择去除(例如，蚀刻)工艺中的掩模的各种类型的材料中的任意一种材料。例如，在一些实施方案中，第二掩模层150包括多晶硅和/或相对第一掩模层140具有非常高蚀刻选择性的另一种材料。在此，同样，第二掩模层150的厚度可以根据组成、随后的蚀刻工艺以及其他有关方面而变化。在一些实施方案中，第二掩模层150的厚度在0.1μm至5μm之间。
参照图2，将光致抗蚀剂掩模210耦接到第二掩模层150，并且去除第二掩模层150、第一掩模层140和第二GaN外延层130的一部分以露出第一GaN外延层120的顶表面121。为了帮助确保第二GaN外延层130的所述一部分被完全去除，去除工艺也可以包括去除第一GaN外延层120的一部分。这可以在第一GaN外延层120中产生可以根据去除工艺的准确性和容差在深度上变化的垂直表面123。例如，如果第二GaN外延层130为0.1μm，则去除工艺可以配置成去除0.15μm的材料，以确保第二GaN外延层130的所述一部分被完全去除。在该实施例中，这将导致约0.05μm的垂直表面123的深度。
第二掩模层150、第一掩模层140和第二GaN外延层130的去除可以包括包含一系列的蚀刻步骤的单一蚀刻工艺，这可以减少工艺时间。因为不同的层由不同的材料组成，各个蚀刻步骤可以包括不同气体和其他工艺参数以改变在各个蚀刻步骤中各个层的蚀刻速率。例如，第一蚀刻步骤可以提供第二掩模层150的高蚀刻速率，第二蚀刻步骤可以为第一掩模层提供高蚀刻速率，以及第三蚀刻步骤可以为GaN层130和GaN层120提供高蚀刻速率。
图3和图4示出了可以如何沉积和/或以其他方式形成隔离层310以覆盖第一GaN外延层120的顶表面121以及其他结构，然后，进行去除(例如蚀刻)以制造耦接到掩模层150、绝缘层140、第二GaN外延层130的侧面的隔离物410。隔离层310可以包括绝缘材料例如，二氧化硅、氮化硅或相似的材料。去除隔离层310的一部分可以包括干蚀刻，例如，反应离子蚀刻(RIE)，其相对隔离层310是选择性的，即该蚀刻步骤对于隔离层310比对于GaN层120和第一掩模层150可以具有更高的蚀刻速率。第二掩模层150因此可以保护第一掩模层140不受蚀刻工艺的影响，使得第一掩模层140能够在随后的工艺步骤中起到保护GaN层130的作用。隔离层310的沉积和各向异性蚀刻产生了制造沿着GaN层130和GaN层120的垂直表面123的侧壁的一个或更多个隔离物410的自对准工艺。
图5为示出在制造垂直JFET的工艺中去除第一GaN外延层120的至少一部分以形成沟道区530和漂移区540的简化横截面图。可以通过相对GaN具有选择性的可控蚀刻(即其中GaN比第一掩模层140和隔离物410具有更高的蚀刻速率的蚀刻)执行去除。在一些实施方案中，第二掩模层150可以通过该蚀刻步骤基本上被蚀刻或完全去除。掩模层140防止该蚀刻步骤侵蚀GaN层130和GaN层120的基底部分。可以使用电感耦接等离子体(ICP)蚀刻和/或其他普通GaN蚀刻工艺。这将导致在第一GaN外延层120中产生台面，该台面与形成垂直JFET的源极的第二GaN外延层130的垂直表面123是侧向自对准的。
沟道区530的宽度550可以根据许多因素变化，例如，垂直JFET的期望功能性、沟道区530的掺杂浓度以及其他因素。例如，对于沟道区530掺杂浓度在1×1014cm-3至1×1017cm-3之间的常断型垂直JFET，沟道区530的宽度550可以在0.5μm至10μm之间。对于常通型垂直JFET,沟道区530的宽度550可以更大。
去除第一GaN外延层120的一部分还可以确定沟道区530的长度510，其可以根据期望功能性变化。例如，尽管相对长的沟道区530可以提供JFET的增强控制，也可以具有在许多应用中不希望的增加的电阻率。在一些实施例中，长度510可以在0.25μm至10μm之间。
隔离物410可以提供垂直JFET的源极结构和栅极结构之间的电绝缘。因此，隔离物410的物理特性可以根据期望功能性调节。例如，根据一些实施方案，隔离物410的宽度520可以在0.1μm至0.5μm之间。
图6示出了形成同时起到垂直JFET的栅极的作用的栅极结构610。栅极结构610具有不同于沟道区530的导电类型。例如，如果沟道区530由n型GaN材料形成，则栅极结构610将由p型GaN材料形成，反之亦然。
栅极结构610可以通过选择性外延再生长工艺形成。由于隔离物410和第一掩模层140的组合，抑制了GaN在外延生长工艺期间形成在隔离物410和第一掩模层140上。这导致了邻近JFET的沟道区530的区中栅极结构610的选择性形成(即，耦接到形成在第一GaN外延层120中的台面的侧表面)，从而以自对准的方式形成了栅极。尽管图6的栅极结构610示出为具有与隔离物410的底面近似水平的顶表面，但是这可以在不同实施方案之间变化。在一些实施方案中，栅极结构610的顶表面可以在隔离物410的底表面之上或之下。因为氧化物隔离物设置在栅极结构610与第二GaN外延层130之间，所以这提供了垂直JFET的源极与栅极之间的电绝缘，从而可以提高性能和防止漏电流。
栅极结构610可以是高度掺杂的，例如，在从约5×1017cm-3至约1×1020cm-3的范围内。另外，与其他外延层一样，栅极结构610的掺杂浓度可以是均匀的或者作为厚度的函数是非均匀的。在一些实施方案中，掺杂浓度随着厚度增加，使得靠近栅极结构610的底表面的掺杂浓度相对低并且掺杂浓度随着与底表面的距离的增加而增加。这样的实施方案在随后可以形成金属接触的栅极结构610的顶部提供较高的掺杂浓度。
一种形成栅极结构610以及本文描述的其他层的方法，可以通过使用原位蚀刻和扩散制备工艺的再生长工艺。这些制备工艺描述在2011年8月4日提交的题为“METHOD AND SYSTEM FOR FORMATION OFP-N JUNCTION IN GALLIUM NITRIDE BASED ELECTRONICS”的美国专利申请第13/198666号中，其全部内容通过引用并入本文。
图7示出了在栅极结构610上形成一个或更多个栅极金属结构710以形成与垂直JFET栅极的电接触。栅极金属结构710可以包括配置成提供与栅极结构610的欧姆接触的一个或更多个金属层，包括金属和/或合金。当使用p型GaN用于栅极结构610时，例如，栅极金属结构710的底层可以包括铂、钯、镍或相似的欧姆金属。对于金属结构710的上层其他金属和/或合金包括但不限于铝、钛、镍、金或其组合等。栅极金属结构710可以使用多种方法中的任意一种形成，例如，溅射或蒸镀等。
在图7中，栅极金属结构710与隔离物410横向地隔离开，如栅极金属结构710是使用光刻工艺对准的情况一样。在一些实施方案中，可以以自对准的方式沉积栅极金属结构710，使得栅极金属结构710基本覆盖栅极结构610的整个露出表面。
图8示出了如何可以将层间电介质(ILD)形成在现有结构上方并且进行蚀刻(和/或经受其他材料去除工艺)以露出金属结构710和/或第二GaN外延层130的至少一部分。ILD 810可以包括任意数目的合适的电介质层，例如，二氧化硅、氮化硅、旋涂玻璃或其他合适材料，并且蚀刻工艺可以包括利用光刻和蚀刻步骤以选择性蚀刻ILD 810的一部分以露出金属结构710和/或第二GaN外延层130。
在其他实施方案(未示出)中，可以使用一个或更多个附加掩模工艺以在第一掩模层140中形成开口，然后形成与第二GaN外延层130欧姆接触的源极金属结构。这些源极金属结构和栅极金属结构710然后可以被ILD 810覆盖，并且形成开口以露出栅极金属结构710和源极金属结构(未示出)的一部分。
图9示出了形成与第二GaN外延层130电接触的一个或更多个金属结构910，以及形成与金属结构710电接触的一个或更多个金属结构920。在一些实施方案中，这些金属结构910、金属结构920可以使用相同的材料同时形成。在这样的实施方案中，金属结构910、金属结构920的组合使得不仅形成了与第二GaN外延层130的欧姆金属接触，而且形成了与垂直JFET的栅极上金属结构710的良好接触。在其他实施方案中，金属结构910、金属结构920的蚀刻和形成可以分开，使得形成电接触第二GaN外延层130的金属结构910与形成电接触金属接触710的金属结构920分开形成，使得能够使用不同金属(和/或合金)用于金属结构910、金属结构920的每一种。金属结构910、金属结构920可以包括金属，例如，钛、铝、镍、金、铜或其他合适材料，并且可以使用多种方法中的任意一种形成，例如，溅射、剥离或蒸镀等。
图1至图9中示出的工艺仅作为实施例提供，并且不限于该实施例。此外，附图不是按比例绘制的，并且垂直JFET的制造可以包括未示出的附加步骤和/或特征。例如，可以在GaN衬底110的底部上制造欧姆金属接触以用作JFET的漏电极。本文中描述的层和/或结构可以包括用来提供本文描述的功能性的许多子层、子结构和/或其他部件。本领域普通技术人员将认识到许多变化方案、修改方案以及替代方案。
图10A和图10B为根据本发明的实施方案示出制造具有自对准源极和栅极的垂直JFET的方法的简化流程图。在一些实施方案中，垂直JFET被称为可控开关器件。参考图10A，提供第III族氮化物衬底(1005)。在一个实施方案中，第III族氮化物为n型GaN衬底。该方法还包括形成耦接到第III族氮化物衬底的第一第III族氮化物外延层(例如，n型GaN外延层)(1010)。第一第III族氮化物外延层可以以第一掺杂浓度为特征，例如，n型掺杂。使用同质外延技术，第一第III族氮化物外延层的厚度可以比使用常规技术得到的外延层的厚度的更厚，例如，在约3μm至约100μm之间。
该方法还包括形成耦接到第一第III族氮化物外延层的第二第III族氮化物外延层(例如，GaN外延层)(1015)。第二第III族氮化物外延层可以具有相同类型的并且大于第一掺杂浓度的第二掺杂浓度，例如，具有比第一第III族氮化物外延层更高掺杂浓度的n型层。该方法还包括形成耦接到第二第III族氮化物层的第一掩模层(例如，氧化物和/或氮化物)(1020)，以及形成耦接到第一掩模层的第二掩模层(1025)。如上所述，第二掩模层可以在随后的选择性蚀刻期间保护第一掩模层，否则将会去除第一掩模层的一部分。如上所述，第一掩模层可以在随后的选择性蚀刻期间保护第一第III族氮化物外延层和第二第III族氮化物外延层，否则将会去除第III族氮化物外延层的一部分。
该方法还包括去除第一掩模层、第二掩模层和第二第III族氮化物外延层的至少一部分(1030)，以露出第一第III族氮化物外延层的表面。在一些实施方案中，第一第III族氮化物外延层的一部分也在这一步期间被去除，使得露出的表面在第一第III族氮化物外延层的原始的表面之下。如先前所述，该去除工艺可以是在去除工艺期间利用不同前体气体以选择性蚀刻不同层的蚀刻。去除工艺也包括可以包括物理蚀刻部件和化学蚀刻部件的掩模工艺和蚀刻工艺。
另外，该方法包括形成隔离层(1035)。隔离层可以是使用产生覆盖露出结构(例如，掩模层和第一第III族氮化物外延层的垂直侧壁和露出表面)的隔离层的均匀沉积、生长和/或其他工艺制造的电绝缘层。然后去除隔离层的至少一部分用来形成隔离物(1040)。去除工艺可以包括其中第二掩模层保护第一掩模层不被蚀刻的选择性蚀刻步骤。得到的隔离物为耦接到包括垂直JFET的源极(第二第III族氮化物外延层)的层堆叠体的垂直侧壁的自对准结构。
该工艺还包括去除第二掩模层(1045)以及去除第一第III族氮化物层的一部分(1050)。第二掩模层和第一第III族氮化物层的去除可以发生在单个步骤中，例如，选择性蚀刻第III族氮化物和第二掩模层二者，但是不完全蚀刻第一掩模层的蚀刻。去除第一第III族氮化物层的一部分导致产生垂直JFET的沟道区，因而可以配置去除工艺。例如，去除工艺可以是配置成在垂直JFET的大约期望的沟道长度的深度处停止蚀刻第一第III族氮化物层的可控蚀刻。
应该理解的是图10A中示出的具体步骤提供了根据本发明的实施方案制造具有自对准源极的垂直JFET的具体方法。根据替代方案也可以执行其他步骤次序。例如，本发明的替代方案可以以不同顺序执行以上所列的步骤。此外，图10A中所示的单个步骤可以包括以适合于该单个步骤的各种次序进行的多个子步骤。此外，根据具体应用，可以增加或去除附加步骤。本领域普通技术人员应当认识到许多变化方案、修改方案以及替代方案。
在另一实施方案中，可能不形成第二掩模层。相反，可以增加第一掩模层的厚度使得第一掩模层的至少一部分可以经受得住隔离物蚀刻工艺。用这种方式，仍可以存在第一掩模层的至少一部分以保护第一第III族氮化物外延层和第二第III族氮化物外延层的基底部分，而不需要第二掩模层。
图10B包括为形成自对准栅极和垂直JFET的钝化层和金属化层而提供的附加步骤。可以在通过图10A中提供的步骤形成的结构上执行这些附加步骤。参考图10B，形成第III族氮化物栅极结构(1055)。这可以包括，例如，选择性外延再生长工艺。在一些实施方案中，由于阻碍外延生长的隔离物和第一掩模层的材料特性，所以不需要附加的掩模工艺，允许了耦接到垂直JFET的沟道的选择性外延生长，从而形成了栅极结构。
附加步骤还包括形成与第III族氮化物外延栅极结构耦接的第一金属结构(1060)。如先前所述，第一金属结构可以包括用来形成与第III族氮化物外延栅极结构的欧姆金属接触的多种金属中的任意一种。
为了形成与源极的电接触，去除第一掩模层的第一部分以露出第二第III族氮化物外延层的表面(1070)，以及形成耦接到第二第III族氮化物外延层的露出的表面的第二金属结构(1075)。第二金属结构可以包括在第二第III族氮化物外延层上形成欧姆金属接触的多种金属的任意一种金属，以产生与垂直JFET的源极的电接触。然后形成覆盖第一金属结构和第二金属结构的层间电介质层(ILD)(1065)。
去除ILD层的第一部分和第二部分以露出第一金属结构和第二金属结构的表面(1080)，以及形成耦接到第一金属结构和第二金属结构的露出表面的第三金属结构(1085)。第三金属结构可以包括用来产生与第一金属结构和第二金属结构的欧姆接触的多种金属中的任意一种。第三金属结构可以被图案化(例如，通过掩模工艺和蚀刻工艺或剥离工艺)使得接触第一金属结构(例如，栅电极)的部分电绝缘于接触第二金属结构(例如，源电极)的部分。
应该理解图10B中示出的具体步骤提供了根据本发明的实施方案制造具有自对准源极的垂直JFET的具体方法。根据替代方案也可以执行其他步骤次序。例如，本发明的替代方案可以以不同顺序执行以上所列的步骤。此外，图10B所示的单个步骤可以包括以适合于该单个步骤的各种次序进行的多个子步骤。此外，根据具体应用，可以增加或去除附加步骤。本领域普通技术人员应当认识到许多变化方案、修改方案以及替代方案。
图11至图14为示出用来制造垂直JFET的替代工艺的实施方案的简化横截面图，所述垂直JFET具有用来提供垂直JFET的栅极与源极之间的电绝缘的氧化物隔离物。尽管附图包括不止一个垂直JFET，但是描述的工艺可以涉及单个和/或独立的JFET的制造。参考图11，用类似于参考图1描述的方式提供了GaN衬底110、第一GaN外延层120和第二GaN外延层130。另外，层的物理特征(例如，厚度、掺杂浓度等)可以和图1的对应层中的物理特征相似。然而，在此，去除第一GaN外延层120和第二GaN外延层130的一部分以制造在垂直JFET之间的具有成角度设置的侧壁1130的沟槽1120。这样的去除工艺可以包括形成和图案化光致抗蚀剂层1110，后接蚀刻工艺。可以使用电感耦接等离子体(ICP)蚀刻和/或其他常规的GaN蚀刻工艺。
如下面更加详细讨论的，侧壁1130形成垂直JFET沟道的侧面并且相对于垂直方向(例如，正交于第一GaN外延层120的顶表面的方向)成一定角度使得随后形成的栅极结构耦接到侧壁。此外，确保侧壁1130是成一定角度的可以促进随后层的沉积和/或再生长。在一些实施方案中，去除轮廓(例如，蚀刻轮廓)可以产生凹角的轮廓。本领域普通技术人员应当认识到许多变化方案、修改方案以及替代方案。侧壁1130的角1140可以根据一些因素(例如，随后工艺步骤的类型和准确性)而变化。根据一些实施方案，侧壁1130的角1140在约1°至45°之间。根据其他的实施方案，侧壁1130不是垂直的，而是具有变化的(例如，弧形的)斜率。
图12示出了光致抗蚀剂层1110的去除和绝缘层1210的形成。与图1至图8中的第一掩模层140相似，图12中的绝缘层1210可以包括可以用来提供垂直JFET的源极与栅极之间电绝缘的多种材料中的任意一种(例如，氧化物层、氮化物层、旋涂玻璃和/或其他绝缘层)。绝缘层1210的厚度可以根据组成和制造有关方面变化。在一些实施方案中，氧化层1210的厚度在约0.1μm至5μm之间。
图13示出了去除绝缘层1210的一部分以形成露出侧壁1130的沟槽1320。去除工艺可以包括光致抗蚀剂掩模1310的形成和图案化，后接干蚀刻，例如，对绝缘层选择性的RIE。去除工艺不仅可以露出侧壁1130，而且可以配置成使得绝缘层1210的一部分形成第二GaN外延层130与沟槽1320之间的隔离物。因为垂直JFET的栅极将形成在沟槽1320中，这使得垂直JFET的源极与栅极之间能够电绝缘。
图14示出了形成垂直JFET的栅极1420，以及去除图13的光致抗蚀剂掩模1310。栅极1420可以使具有与第一GaN外延层120相反的导电类型的外延GaN结构。例如，其中第一GaN外延层为n型GaN，栅极1420可以包括p型GaN。
与关于图6描述的工艺相似，栅极1420可以通过选择性外延再生长工艺形成。例如，在选择性外延再生长工艺期间，阻碍了GaN形成在绝缘层1210上，而是形成在JFET沟道的侧壁1130上，使得得到的GaN结构能够形成栅极1420。尽管栅极1420示出为具有与隔离物的底表面近似水平的顶表面，实施方案可以包括具有在隔离物1210的底表面之上和/或之下的顶表面的得到的GaN结构。
可以通过与关于图7至图9讨论的那些步骤相似的步骤执行随后的金属化和钝化。因此，与关于图1至图9描述的工艺相似，图11至图14中示出的工艺可以提供可以防止垂直JFET中源极与栅极之间的漏电流的隔离物。然而，图11至图14的工艺没有利用用来产生自对准工艺的附加掩模层和绝缘层。
图15为根据本发明的实施方案示出制造具有隔离物的垂直JFET的方法的简化流程图。与图10A中示出的方法相似，图15的方法包括：提供第III族氮化物衬底(1510)；形成耦接到第III族氮化物衬底的第一第III族氮化物外延层(1520)；以及形成耦接到第一第III族氮化物外延层的第二第III族氮化物外延层(1530)。如前所述，第III族氮化物衬底、第一第III族氮化物外延层和第二第III族氮化物外延层的物理特征可以与图1中示出的实施方案中的对应层相似。
去除第一第III族氮化物外延层和第二第III族氮化物外延层的至少一部分以形成至少一个沟槽(1540)。如上所述，侧壁是成角度的和/或以其他方式倾斜的以使得在随后的工艺步骤中能够形成与侧壁耦接的氧化物隔离物和栅极结构。该方法还包括形成耦接到第二第III族氮化物外延层和至少一个沟槽的至少一个侧壁的绝缘层(例如，包括氧化物和/或氮化物的层)(1550)。稍后可以使用该绝缘层在随后的选择性外延再生长步骤期间用于形成隔离物并且产生掩模。在某些实施方案中，绝缘层可以包括多个绝缘子层。
去除绝缘层的至少一部分以露出沟槽的至少一个侧壁的至少一部分(1560)。如上所述，这使得栅极随后能够与至少一个侧壁耦接，这形成了垂直JFET的栅极。此外，去除工艺(可以是RIE或其他干蚀刻)可以配置成使得隔离物设置在露出的侧壁与形成垂直JFET的源极的第一第III族氮化物外延层之间。该方法还包括形成耦接到沟槽的至少一个侧壁的栅极结构(1570)。因为绝缘层可以在外延再生长工艺期间阻碍GaN生长，该工艺可以不必包括再生长之前单独掩模的形成。
应该理解的是图15中示出的具体步骤提供了根据本发明的实施方案制造具有自对准源极的垂直JFET的具体方法。根据替代方案也可以执行其他步骤次序。例如，本发明的替代方案可以以不同顺序执行以上所列的步骤。此外，图15所示的单个步骤可以包括以适合于该单个步骤的各种次序进行的多个子步骤。此外，根据具体应用，可以增加或去除附加步骤。本领域普通技术人员应当认识到许多变化方案、修改方案以及替代方案。
还应该理解的是，本文中所述的实施例和实施方案仅为说明性目的并且本领域技术人员可以提出根据实施例和实施方案的各种修改或改变并且所述各种修改和改变包括在该申请的精神和范围以及所附权利要求书的范围内。

Claims (21)

1.一种制造垂直JFET的方法，所述方法包括：
提供第一导电类型的第III族氮化物衬底；
形成耦接到所述第III族氮化物衬底的所述第一导电类型的第一第III族氮化物外延层；
形成耦接到所述第一第III族氮化物外延层的所述第一导电类型的第二第III族氮化物外延层；
形成耦接到所述第二第III族氮化物外延层的第一掩模层；
去除所述第一掩模层和所述第二第III族氮化物外延层的至少一部分以露出所述第二第III族氮化物外延层的垂直侧壁和所述第一第III族氮化物外延层的水平表面；
形成耦接到所述第二第III族氮化物外延层的所述垂直侧壁和所述第一第III族氮化物外延层的所述水平表面的隔离物；以及
去除所述第一第III族氮化物外延层的至少一部分以形成所述垂直JFET的沟道区，其中将所述隔离物用作蚀刻掩模。
2.根据权利要求1所述的方法，还包括形成耦接到所述第一掩模层的第二掩模层，其中去除所述第一掩模层的所述至少一部分包括去除所述第二掩模层的至少一部分。
3.根据权利要求2所述的方法，其中所述第二掩模层包括多晶硅或相对所述第一掩模层具有高蚀刻选择性的另一材料中的至少一种。
4.根据权利要求2所述的方法，其中
去除所述第二掩模层、所述第一掩模层和所述第二第III族氮化物外延层的所述至少一部分包括使用多个蚀刻步骤执行蚀刻；以及
将所述多个蚀刻步骤中的每一个配置成优先蚀刻所述第二掩模层、所述第一掩模层或所述第二第III族氮化物外延层中的一个或更多个。
5.根据权利要求1所述的方法，其中所述沟道区的垂直侧壁通过所述隔离物分隔于所述第二第III族氮化物外延层的所述垂直侧壁并且侧向自对准所述第二第III族氮化物外延层的所述垂直侧壁。
6.根据权利要求1所述的方法，还包括形成耦接到所述垂直JFET的所述沟道区的第二导电类型的第III族氮化物栅极结构。
7.根据权利要求6所述的方法，还包括：
形成耦接到所述第III族氮化物栅极结构的第一金属结构；
形成耦接到所述第一金属结构的电介质层；
去除所述电介质层的第一部分以露出所述第二第III族氮化物外延层的表面；以及
形成耦接到所述第二第III族氮化物外延层的露出表面的第二金属结构。
8.根据权利要求7所述的方法，还包括：
去除所述电介质层的第二部分以露出所述第一金属结构的表面；以及
形成耦接到所述第一金属结构的露出表面的第三金属结构。
9.根据权利要求6所述的方法，还包括：
形成耦接到所述第III族氮化物栅极结构的第一金属结构；
形成耦接到所述第二第III族氮化物外延层的表面的第二金属结构；
形成耦接到所述第一金属结构和所述第二金属结构的电介质层；
去除所述电介质层的至少一部分以露出所述第一金属结构和所述第二金属结构的至少一部分；
形成接触所述第一金属结构的栅电极；以及
形成接触所述第二金属结构的源电极。
10.根据权利要求1所述的方法，其中所述第一掩模层包括氧化物或氮化物中的至少一种。
11.根据权利要求1所述的方法，其中所述第一导电类型为以包括硅和氧中的至少一种的掺杂剂为特征的n型。
12.一种半导体器件，包括：
第III族氮化物衬底；
耦接到所述第III族氮化物衬底并且具有台面的第一第III族氮化物外延层；
耦接到所述台面的顶表面的第二第III族氮化物外延层；
耦接到所述台面的侧表面的第III族氮化物栅极结构；以及
配置成提供所述第二第III族氮化物外延层与所述第III族氮化物栅极结构之间的电绝缘的隔离物。
13.根据权利要求12所述的半导体器件，其中
所述第III族氮化物衬底、所述第一第III族氮化物外延层和所述第二第III族氮化物外延层为第一导电类型；并且
所述第III族氮化物栅极结构为第二导电类型。
14.根据权利要求12所述的半导体器件，还包括：
耦接到所述第III族氮化物栅极结构的第一金属结构；以及
耦接到所述第二第III族氮化物外延层的第二金属结构。
15.根据权利要求14所述的半导体器件，还包括：
耦接到所述第一金属结构和所述第二金属结构的第三金属结构；以及
设置在所述第一金属结构和所述第二金属结构的至少一部分和所述第三金属结构之间的电介质层。
16.根据权利要求12所述的半导体器件，其中
所述半导体器件包括垂直JFET；
所述第III族氮化物衬底包括所述垂直JFET的漏极；
所述第二第III族氮化物外延层包括所述垂直JFET的源极；以及
所述第III族氮化物栅极结构包括所述垂直JFET的栅极。
17.根据权利要求16所述的垂直JFET，其中
所述垂直JFET的漂移区通过所述第一第III族氮化物外延层形成；以及
所述垂直JFET的沟道区通过所述台面形成。
18.一种用于制造垂直JFET的方法，所述方法包括：
提供第III族氮化物衬底；
形成具有耦接到所述第III族氮化物衬底的第一表面和与所述第一表面基本相反的第二表面的第一第III族氮化物外延层；
形成耦接到所述第一第III族氮化物外延层的所述第二表面的第二第III族氮化物外延层；
去除所述第二第III族氮化物外延层和所述第一第III族氮化物外延层的至少一部分以形成沟槽，其中所述沟槽具有相对于垂直所述第二表面的维度以一定的角度设置的至少一个侧壁；
形成耦接到所述至少一个侧壁的绝缘层；
去除所述绝缘层的一部分以露出所述至少一个侧壁的一部分；以及
形成耦接到所述至少一个侧壁的所述一部分的第III族氮化物栅极结构，使得所述绝缘层的一部分设置在所述第III族氮化物栅极结构与所述第二第III族氮化物外延层之间。
19.根据权利要求18所述的方法，其中
所述第一第III族氮化物外延层和所述第二第III族氮化物外延层为第一导电类型；并且
所述第III族氮化物栅极结构为第二导电类型。
20.根据权利要求18所述的方法，还包括：
形成耦接到所述第III族氮化物栅极结构的第一金属结构；
形成耦接到所述绝缘层、所述第III族氮化物栅极结构和所述第一金属结构的电介质层；
去除所述电介质层的第一部分和所述绝缘层的一部分以露出所述第二第III族氮化物外延层的表面；以及
形成耦接到所述第二第III族氮化物外延层的露出表面的第二金属结构。
21.根据权利要求20所述的方法，还包括：
去除所述电介质层的第二部分以露出所述第一金属结构的表面；以及
形成耦接到所述第一金属结构的露出表面的第三金属结构。
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