[go: up one dir, main page]

CN105428420B - 半导体层结构与制备方法及薄膜晶体管 - Google Patents

半导体层结构与制备方法及薄膜晶体管 Download PDF

Info

Publication number
CN105428420B
CN105428420B CN201511002931.6A CN201511002931A CN105428420B CN 105428420 B CN105428420 B CN 105428420B CN 201511002931 A CN201511002931 A CN 201511002931A CN 105428420 B CN105428420 B CN 105428420B
Authority
CN
China
Prior art keywords
semiconductor layer
layer pattern
access terminal
connecting portion
source signal
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201511002931.6A
Other languages
English (en)
Other versions
CN105428420A (zh
Inventor
赵瑜
张占东
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Wuhan China Star Optoelectronics Technology Co Ltd
Original Assignee
Wuhan China Star Optoelectronics Technology Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Wuhan China Star Optoelectronics Technology Co Ltd filed Critical Wuhan China Star Optoelectronics Technology Co Ltd
Priority to CN201511002931.6A priority Critical patent/CN105428420B/zh
Priority to US14/915,225 priority patent/US10109648B2/en
Priority to PCT/CN2016/071710 priority patent/WO2017113451A1/zh
Publication of CN105428420A publication Critical patent/CN105428420A/zh
Application granted granted Critical
Publication of CN105428420B publication Critical patent/CN105428420B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/40—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs
    • H10D86/60—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs wherein the TFTs are in active matrices
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/1368—Active matrix addressed cells in which the switching element is a three-electrode device
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/6757—Thin-film transistors [TFT] characterised by the structure of the channel, e.g. transverse or longitudinal shape or doping profile
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/6758—Thin-film transistors [TFT] characterised by the insulating substrates
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/01—Manufacture or treatment
    • H10D86/021—Manufacture or treatment of multiple TFTs
    • H10D86/0221—Manufacture or treatment of multiple TFTs comprising manufacture, treatment or patterning of TFT semiconductor bodies
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/40—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs
    • H10D86/421—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs having a particular composition, shape or crystalline structure of the active layer

Landscapes

  • Physics & Mathematics (AREA)
  • Nonlinear Science (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Mathematical Physics (AREA)
  • General Physics & Mathematics (AREA)
  • Optics & Photonics (AREA)
  • Thin Film Transistor (AREA)

Abstract

本发明提供了一种半导体层结构，包括绝缘衬底及位于该绝缘衬底上的半导体层。该半导体层包括源极信号接入端子、漏极信号接入端子、第一半导体层图案以及第二半导体层图案。该第一半导体层图案及第二半导体层图案并联设置在该源极信号接入端子与该漏极信号接入端子之间。本发明还提供了一种薄膜晶体管以及一种半导体层结构制备方法。

Description

半导体层结构与制备方法及薄膜晶体管
技术领域
本发明涉及显示领域，尤其涉及一种薄膜晶体管中的半导体层结构、一种制备该半导体层结构的方法、以及一种具有该半导体层的薄膜晶体管。
背景技术
目前薄膜晶体管液晶显示屏(Thin Film Transistor Liquid Crystal Display，TFT-LCD)正向高像素/英寸(pixel per inch,ppi)方向发展，而限制高ppi发展的一大阻碍就是薄膜晶体管的充电速度。薄膜晶体管生产工艺都是形成传统的金属氧化物半导体层结构，电子在非晶硅中的迁移率为0.5-1.0，在多晶硅中的迁移率为30-300，同时工艺原因也会降低电子的迁移率。因此，设计出一种降低电阻的半导体层及薄膜晶体管以提高充电速度成为亟需解决的问题。
发明内容
为了解决上述技术问题，本发明提供了一种半导体层结构，包括绝缘衬底及位于该绝缘衬底上的半导体层。该半导体层包括源极信号接入端子、漏极信号接入端子、第一半导体层图案以及第二半导体层图案。该第一半导体层图案及第二半导体层图案并联设置在该源极信号接入端子与该漏极信号接入端子之间。
进一步地，该半导体层结构还包括位于该半导体层与该绝缘衬底之间缓冲层。
进一步地，该第一半导体层图案及该第二半导体层图案均呈“n”形并横跨在该源极信号接入端子及该漏极信号接入端子之间。
进一步地，该第一半导体层图案包括两个第一主体部及一个连接两个第一主体部的第一连接部，其中一个第一主体部的两端分别与该源极信号接入端子及该第一连接部连接，另外一个第一主体部的两端分别与该漏极信号接入端子及该第一连接部连接，该第二半导体层图案包括两个第二主体部及一个连接两个第二主体部的第二连接部，其中一个第二主体部的两端分别与该源极信号接入端子及该第二连接部连接，另外一个第二主体部的两端分别与该漏极信号接入端子及该第二连接部连接。
进一步地，该两个第一主体部与该两个第二主体部平行，该第一连接部与该第二连接部平行。
进一步地，该绝缘衬底为玻璃衬底。
一种薄膜晶体管，其包括如上所述的半导体层结构。
一种半导体层结构制备方法，包括如下步骤：提供一个绝缘衬底；在该绝缘衬底上形成半导体层，该半导体层包括源极信号接入端子、漏极信号接入端子、第一半导体层图案以及第二半导体层图案，该第一半导体层图案及第二半导体层图案并联设置在该源极信号接入端子与该漏极信号接入端子之间。
一种半导体层结构制备方法，包括如下步骤：提供一个绝缘衬底；在该绝缘衬底上形成一缓冲层；在该缓冲层上形成半导体层，该半导体层包括源极信号接入端子、漏极信号接入端子、第一半导体层图案以及第二半导体层图案，该第一半导体层图案及第二半导体层图案并联设置在该源极信号接入端子与该漏极信号接入端子之间。
进一步地，该第一半导体层图案包括两个第一主体部及一个连接两个第一主体部的第一连接部，其中一个第一主体部的两端分别与该源极信号接入端子及该第一连接部连接，另外一个第一主体部的两端分别与该漏极信号接入端子及该第一连接部连接，该第二半导体层图案包括两个第二主体部及一个连接两个第二主体部的第二连接部，其中一个第二主体部的两端分别与该源极信号接入端子及该第二连接部连接，另外一个第二主体部的两端分别与该漏极信号接入端子及该第二连接部连接。
本发明提供的半导体层结构、薄膜晶体管及半导体层结构制备方法通过并联设置第一半导体层图案及第二半导体层图案，一方面能够降低电阻，提高具有该半导体层结构的薄膜晶体管的充电速度；另一方面，当第一半导体层图案上出现缺陷造成像素异常，则可以剪掉出现缺陷的第一半导体层图案，此时仍有第二半导体层图案维持沟道导电，保证半导体层结构正常运作。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。
图1是本发明一实施方式提供的半导体层结构的剖面结构示意图。
图2是图1中的半导体层结构的半导体层的剖面结构示意图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
第一实施方式
请参阅图1，本发明实施方式提供的半导体层结构10为薄膜晶体管的必不可少的部分。该半导体层结构10包括一个绝缘衬底12、一个缓冲层14、以及一个半导体层16。该绝缘衬底12可为玻璃衬底。该缓冲层14及该半导体层16依次贴覆在该绝缘衬底12，且该缓冲层14位于该半导体层16与该绝缘衬底12之间，换言之，该缓冲层14在两侧贴覆有该半导体层16及该绝缘衬底12。
请参阅图2，该半导体层16包括源极信号接入端子160、漏极信号接入端子161、第一半导体层图案162、以及第二半导体层图案164。该源极信号接入端子160及该漏极信号接入端子161间隔设置在该缓冲层14上。该第一半导体层图案162及该第二半导体层图案164均呈“n”形并横跨在该源极信号接入端子160及该漏极信号接入端子161之间。具体地，该第一半导体层图案162包括两个第一主体部165及一个连接两个第一主体部165的第一连接部166，其中一个第一主体部165的两端分别与该源极信号接入端子160及该第一连接部166连接，另外一个第一主体部165的两端分别与该漏极信号接入端子161及该第一连接部166连接。该第二半导体层图案164包括两个第二主体部167及一个连接两个第二主体部167的第二连接部168，其中一个第二主体部167的两端分别与该源极信号接入端子160及该第二连接部168连接，另外一个第二主体部167的两端分别与该漏极信号接入端子161及该第二连接部168连接。本实施方式中，该两个第一主体部165与该两个第二主体部167平行，该第一连接部166与该第二连接部168平行。该第二半导体层图案164收容在该第一半导体层图案162内。
该半导体层结构10并联设置有第一半导体层图案162及第二半导体层图案164，一方面能够降低电阻，提高具有该半导体层结构10的薄膜晶体管的充电速度；另一方面，当第一半导体层图案162上出现缺陷造成像素异常，则可以剪掉出现缺陷的第一半导体层图案162，此时仍有第二半导体层图案164维持沟道导电。
可以理解，在其他实施方式中，该缓冲层14可以省略。第一半导体层图案162及第二半导体层图案164并不局限于本实施方式中的“n”形，还可以是波浪形、螺旋形、倒V形等其他任意形状，只需要满足第一半导体层图案162及第二半导体层图案164彼此无交集，并均能电性连接源极信号接入端子160及漏极信号接入端子161即可。
第二实施方式
请一并参阅图1及图2，本发明实施方式提供半导体层结构制备方法包括以下步骤：
提供一个绝缘衬底12，该绝缘衬底12可为玻璃衬底。
在该绝缘衬底12上形成一缓冲层14。
在该缓冲层14上形成一半导体层16。具体地，该半导体层16包括源极信号接入端子160、漏极信号接入端子161、第一半导体层图案162、以及第二半导体层图案164。该源极信号接入端子160及该漏极信号接入端子161间隔设置在该缓冲层14上。该第一半导体层图案162及该第二半导体层图案164均呈“n”形并横跨在该源极信号接入端子160及该漏极信号接入端子161之间。具体地，该第一半导体层图案162包括两个第一主体部165及一个连接两个第一主体部165的第一连接部166，其中一个第一主体部165的两端分别与该源极信号接入端子160及该第一连接部166连接，另外一个第一主体部165的两端分别与该漏极信号接入端子161及该第一连接部166连接。该第二半导体层图案164包括两个第二主体部167及一个连接两个第二主体部167的第二连接部168，其中一个第二主体部167的两端分别与该源极信号接入端子160及该第二连接部168连接，另外一个第二主体部167的两端分别与该漏极信号接入端子161及该第二连接部168连接。本实施方式中，该两个第一主体部165与该两个第二主体部167平行，该第一连接部166与该第二连接部168平行。该第二半导体层图案164收容在该第一半导体层图案162内。
该半导体层结构制备方法制备出的半导体层结构10并联设置有第一半导体层图案162及第二半导体层图案164，一方面能够降低电阻，提高具有该半导体层结构10的薄膜晶体管的充电速度；另一方面，当第一半导体层图案162上出现缺陷造成像素异常，则可以剪掉出现缺陷的第一半导体层图案162，此时仍有第二半导体层图案164维持沟道导电。
可以理解，在其他实施方式中，在该绝缘衬底12上形成缓冲层14在步骤可以省略，此时，半导体层16是直接形成在该绝缘衬底12上。第一半导体层图案162及第二半导体层图案164并不局限于本实施方式中的“n”形，还可以是波浪形、螺旋形、倒V形等其他任意形状，只需要满足第一半导体层图案162及第二半导体层图案164彼此无交集，并均能电性连接源极信号接入端子160及漏极信号接入端子161即可。
以上所揭露的仅为本发明较佳实施例而已，当然不能以此来限定本发明之权利范围，因此依本发明权利要求所作的等同变化，仍属本发明所涵盖的范围。

Claims (7)

1.一种半导体层结构，包括：
绝缘衬底；及
位于该绝缘衬底上的半导体层，该半导体层包括源极信号接入端子、漏极信号接入端子、第一半导体层图案以及第二半导体层图案，该第一半导体层图案及第二半导体层图案并联设置在该源极信号接入端子与该漏极信号接入端子之间，该第一半导体层图案及该第二半导体层图案均呈“n”形并横跨在该源极信号接入端子及该漏极信号接入端子之间，该第一半导体层图案包括两个第一主体部及一个连接两个第一主体部的第一连接部，其中一个第一主体部的两端分别与该源极信号接入端子及该第一连接部连接，另外一个第一主体部的两端分别与该漏极信号接入端子及该第一连接部连接，该第二半导体层图案包括两个第二主体部及一个连接两个第二主体部的第二连接部，其中一个第二主体部的两端分别与该源极信号接入端子及该第二连接部连接，另外一个第二主体部的两端分别与该漏极信号接入端子及该第二连接部连接。
2.如权利要求1所述的半导体层结构，其特征在于，该半导体层结构还包括位于该半导体层与该绝缘衬底之间缓冲层。
3.如权利要求1所述的半导体层结构，其特征在于，该两个第一主体部与该两个第二主体部平行，该第一连接部与该第二连接部平行。
4.如权利要求1所述的半导体层结构，其特征在于，该绝缘衬底为玻璃衬底。
5.一种薄膜晶体管，其包括如权利要求1至4任意一项所述的半导体层结构。
6.一种半导体层结构制备方法，包括如下步骤：
提供一个绝缘衬底；及
在该绝缘衬底上形成半导体层，该半导体层包括源极信号接入端子、漏极信号接入端子、第一半导体层图案以及第二半导体层图案，该第一半导体层图案及第二半导体层图案并联设置在该源极信号接入端子与该漏极信号接入端子之间；该第一半导体层图案及该第二半导体层图案均呈“n”形并横跨在该源极信号接入端子及该漏极信号接入端子之间，该第一半导体层图案包括两个第一主体部及一个连接两个第一主体部的第一连接部，其中一个第一主体部的两端分别与该源极信号接入端子及该第一连接部连接，另外一个第一主体部的两端分别与该漏极信号接入端子及该第一连接部连接，该第二半导体层图案包括两个第二主体部及一个连接两个第二主体部的第二连接部，其中一个第二主体部的两端分别与该源极信号接入端子及该第二连接部连接，另外一个第二主体部的两端分别与该漏极信号接入端子及该第二连接部连接。
7.一种半导体层结构制备方法，包括如下步骤：
提供一个绝缘衬底；
在该绝缘衬底上形成一缓冲层；及
在该缓冲层上形成半导体层，该半导体层包括源极信号接入端子、漏极信号接入端子、第一半导体层图案以及第二半导体层图案，该第一半导体层图案及第二半导体层图案并联设置在该源极信号接入端子与该漏极信号接入端子之间，该第一半导体层图案及该第二半导体层图案均呈“n”形并横跨在该源极信号接入端子及该漏极信号接入端子之间，该第一半导体层图案包括两个第一主体部及一个连接两个第一主体部的第一连接部，其中一个第一主体部的两端分别与该源极信号接入端子及该第一连接部连接，另外一个第一主体部的两端分别与该漏极信号接入端子及该第一连接部连接，该第二半导体层图案包括两个第二主体部及一个连接两个第二主体部的第二连接部，其中一个第二主体部的两端分别与该源极信号接入端子及该第二连接部连接，另外一个第二主体部的两端分别与该漏极信号接入端子及该第二连接部连接。
CN201511002931.6A 2015-12-28 2015-12-28 半导体层结构与制备方法及薄膜晶体管 Active CN105428420B (zh)

Priority Applications (3)

Application Number Priority Date Filing Date Title
CN201511002931.6A CN105428420B (zh) 2015-12-28 2015-12-28 半导体层结构与制备方法及薄膜晶体管
US14/915,225 US10109648B2 (en) 2015-12-28 2016-01-22 Semiconductor layer structure
PCT/CN2016/071710 WO2017113451A1 (zh) 2015-12-28 2016-01-22 半导体层结构及其制备方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201511002931.6A CN105428420B (zh) 2015-12-28 2015-12-28 半导体层结构与制备方法及薄膜晶体管

Publications (2)

Publication Number Publication Date
CN105428420A CN105428420A (zh) 2016-03-23
CN105428420B true CN105428420B (zh) 2018-12-04

Family

ID=55506485

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201511002931.6A Active CN105428420B (zh) 2015-12-28 2015-12-28 半导体层结构与制备方法及薄膜晶体管

Country Status (3)

Country Link
US (1) US10109648B2 (zh)
CN (1) CN105428420B (zh)
WO (1) WO2017113451A1 (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20230197646A1 (en) * 2021-12-21 2023-06-22 Intel Corporation Low loss microstrip and stripline routing with blind trench vias for high speed signaling on a glass core

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102201442A (zh) * 2011-04-02 2011-09-28 中国科学院苏州纳米技术与纳米仿生研究所 基于沟道阵列结构的异质结场效应晶体管
CN102332469A (zh) * 2011-09-22 2012-01-25 中山大学 纵向导通的GaN常关型MISFET器件及其制作方法
CN103681792A (zh) * 2012-09-06 2014-03-26 中国科学院苏州纳米技术与纳米仿生研究所 提高半导体电子器件击穿电压的结构及半导体电子器件
CN103872121A (zh) * 2011-04-02 2014-06-18 中国科学院苏州纳米技术与纳米仿生研究所 基于沟道阵列结构的异质结场效应晶体管

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4141138B2 (ja) * 2001-12-21 2008-08-27 株式会社半導体エネルギー研究所 半導体装置の作製方法
KR101332794B1 (ko) * 2008-08-05 2013-11-25 삼성전자주식회사 발광 장치, 이를 포함하는 발광 시스템, 상기 발광 장치 및발광 시스템의 제조 방법
US8541832B2 (en) * 2009-07-23 2013-09-24 Samsung Electronics Co., Ltd. Integrated circuit memory devices having vertical transistor arrays therein and methods of forming same
US8203216B2 (en) * 2010-07-13 2012-06-19 Headway Technologies, Inc. Layered chip package and method of manufacturing same
KR101868799B1 (ko) * 2011-05-26 2018-06-21 에스케이하이닉스 주식회사 비휘발성 메모리 장치 및 그 제조 방법
JP5551132B2 (ja) * 2011-09-16 2014-07-16 株式会社東芝 不揮発性半導体記憶装置の製造方法および不揮発性半導体記憶装置
KR20140025632A (ko) * 2012-08-21 2014-03-05 에스케이하이닉스 주식회사 비휘발성 메모리 장치 및 그 제조 방법
KR20140076961A (ko) * 2012-12-13 2014-06-23 한국전자통신연구원 열전 소자 및 그 제조 방법
DE102012224486A1 (de) * 2012-12-28 2014-04-10 Behr Gmbh & Co. Kg Wärmeübertrager
KR20160094785A (ko) * 2015-02-02 2016-08-10 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법
KR102637151B1 (ko) * 2015-02-06 2024-02-15 삼성디스플레이 주식회사 표시 장치 및 그 제조 방법

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102201442A (zh) * 2011-04-02 2011-09-28 中国科学院苏州纳米技术与纳米仿生研究所 基于沟道阵列结构的异质结场效应晶体管
CN103872121A (zh) * 2011-04-02 2014-06-18 中国科学院苏州纳米技术与纳米仿生研究所 基于沟道阵列结构的异质结场效应晶体管
CN102332469A (zh) * 2011-09-22 2012-01-25 中山大学 纵向导通的GaN常关型MISFET器件及其制作方法
CN103681792A (zh) * 2012-09-06 2014-03-26 中国科学院苏州纳米技术与纳米仿生研究所 提高半导体电子器件击穿电压的结构及半导体电子器件

Also Published As

Publication number Publication date
CN105428420A (zh) 2016-03-23
US10109648B2 (en) 2018-10-23
US20180047757A1 (en) 2018-02-15
WO2017113451A1 (zh) 2017-07-06

Similar Documents

Publication Publication Date Title
CN104022126B (zh) 一种阵列基板、其制作方法及显示装置
JP6570640B2 (ja) 配列基板と、表示パネルと、配列基板の調製方法
CN105514120B (zh) 一种双栅tft阵列基板及其制造方法和显示装置
US10025152B2 (en) Anti-electrostatic device and method for manufacturing the same, and array substrate
CN103278989B (zh) 一种显示面板及其制作方法、液晶显示器
CN104345511B (zh) 像素结构及其制造方法、显示面板
WO2017156885A1 (zh) 薄膜晶体管、阵列基板及其制作和驱动方法、显示装置
US20180122957A1 (en) Method of Manufacturing Lower Temperature Polycrystal Silicon Thin Film Transistor Array Substrate
CN104505371B (zh) 测试垫的形成方法及利用该测试垫进行阵列测试的方法
CN105428420B (zh) 半导体层结构与制备方法及薄膜晶体管
CN113629070B (zh) 阵列基板、阵列基板的制作方法及显示面板
CN204406009U (zh) 阵列基板和显示装置
CN105633103B (zh) 一种阵列基板、显示装置及阵列基板的制作方法
CN105957883A (zh) 一种薄膜晶体管、阵列基板、显示面板及显示装置
CN110034131A (zh) 阵列基板及其制造方法、显示面板和显示装置
WO2015143837A1 (zh) 薄膜晶体管及其制备方法、阵列基板及显示装置
CN102402090B (zh) 一种阵列基板及液晶显示装置、阵列基板的制造方法
CN106898654B (zh) 一种薄膜晶体管及其制备方法、阵列基板、显示装置
CN105826250A (zh) 薄膜晶体管、阵列基板、显示装置及薄膜晶体管制作方法
CN107481938A (zh) 显示面板、显示装置及低温多晶硅薄膜晶体管的制备方法
CN105185839B (zh) Tft及其制造方法、驱动电路和显示装置
CN106887406B (zh) 一种阵列基板的制作方法
CN104882488B (zh) 薄膜晶体管、阵列基板及其制作方法、显示装置
CN104465786B (zh) 薄膜晶体管及其制造方法、显示基板和显示装置
JP6262477B2 (ja) 薄膜トランジスタ、表示装置用電極基板およびそれらの製造方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant