CN105390441B - 一种改善低介电常数介质层中通孔形貌的方法 - Google Patents
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Abstract
本发明属于半导体集成电路制造工艺技术领域，公开了一种改善低介电常数介质层中通孔形貌的方法，包括以下步骤：首先提供一半导体基底,并在其表面依次形成刻蚀停止层、复合介质层以及抗反射介质层；接着在抗反射介质层的表面形成复合光刻层；然后对抗反射介质层以及复合介质层进行部分通孔的刻蚀；再接着对形成的部分通孔的内壁进行表面等离子处理；最后继续后续通孔的刻蚀，完成整体通孔结构。本发明在部分通孔结构形成后，对其内壁表面进行等离子处理，使其表面改性形成预设厚度的第一氧化层，从而提高抗刻蚀性能，并维持已形成的通孔形貌，有助于改善通孔的整体形貌。
Description
技术领域
本发明属于半导体集成电路制造工艺技术领域，涉及一种改善低介电常数介质层中通孔形貌的方法。
背景技术
随着集成电路技术的不断发展，在进入深亚微米特征尺寸后，由半导体器件后道互连带来的RC延迟已成为影响器件性能的重要因素之一，其限制了集成电路频率性能的提高。为突破这一限制，不断有新的互连材料被应用到半导体后道工艺中，例如低电阻率的铜金属和低介电常数介质的结合就可以有效改善互连线的性能。关于铜互连技术的研究及开发迄今已有几十年，为逐步降低电容C，不断有新的低介电常数介质材料进入应用领域，由此需要对各种不同的介质材料进行针对性的工艺优化及新工艺开发。
在各种介质材料的发展过程中，通过材料结构及成份的调整，使介电常数逐渐降低。与传统的氧化硅材料相比，低介电常数材料质地更为疏松，其中还有孔隙，此外通常还掺入其他杂质元素如碳以进一步降低介电常数。介质材料的上述改变带来了一定的技术困难，如相关结构容易塌陷变形、金属原子在介质中更易扩散等。就工艺实现而言，在后道工艺中，双镶嵌结构是相当成熟的集成方法，其基本结构为沟槽和通孔，通孔起着不同互连层间的连通作用，其形貌对后续金属填充工艺及器件的电学性能都有密切的关系。在低介电常数介质材料投入应用后，由于材料本身的性质使刻蚀过程的通孔形貌控制更为困难，容易在侧壁造成过大的横向刻蚀，形成凸肚形(bowing)的通孔形貌。究其原因，主要是刻蚀过程中不断有一些离子侧向轰击已形成的通孔部分，使孔径不断增大。
常规的介质刻蚀气体为碳氟类，可以通过调节气体种类、流量，以及其他相关工艺参数，以控制反应副产物(聚合物)的产生量，从而影响所形成通孔的形貌。专利号为7838432的美国专利提出了一种采用负偏置电压、高副产物的刻蚀形貌控制手段，但该方法主要通过工艺条件的调整实现期望的工艺结果，工艺开发过程比较复杂困难，且并不特别针对低介电常数材料而开发。因此，本领域技术人员亟需提供一种改善低介电常数介质层中通孔形貌的方法，简化工艺流程，降低生产成本。
发明内容
针对以上问题，为克服现有技术的不足，本发明的目的在于提供一种改善低介电常数介质层中通孔形貌的方法，可对部分通孔刻蚀后的表面进行改性处理,增强其抗蚀性能,以实现对通孔整体形貌的改善,简化工艺流程，降低生产成本。
为了解决上述技术问题，本发明提供了一种改善低介电常数介质层中通孔形貌的方法，包括以下步骤：
步骤S01，提供一半导体基底,并在其表面依次形成刻蚀停止层、复合介质层以及抗反射介质层；
步骤S02，在所述抗反射介质层的表面形成复合光刻层；
步骤S03，对所述抗反射介质层以及复合介质层进行部分通孔的刻蚀；
步骤S04，对形成的部分通孔的内壁进行表面等离子处理，以使所述部分通孔的内壁表面形成预设厚度的第一氧化层；
步骤S05，继续后续通孔的刻蚀，以形成整体通孔结构。
优选的，所述步骤S01中，采用等离子体增强化学气相沉积工艺形成所述刻蚀停止层、复合介质层以及抗反射介质层。
优选的，所述步骤S01中，所述刻蚀停止层的材料为氮化硅、碳化硅或碳氮化硅中的一种或其组合；所述复合介质层从下往上依次包括第二氧化层、第一低介电常数介质层以及第二低介电常数介质层；所述抗反射介质层的材料为氮氧化硅。
优选的，所述步骤S03中，所述部分通孔的刻蚀停止于所述第一低介电常数介质层中，所述部分通孔在第一低介电常数介质层中的刻蚀深度为所述第一低介电常数介质层的材质为黑钻石BDⅡ，第二低介电常数介质层的材质为黑钻石BDI。
优选的，所述步骤S02中，形成复合光刻层的步骤包括：
在所述抗反射介质层表面形成碳旋涂材料层；
在所述碳旋涂材料层表面形成含硅抗反射层；
在所述含硅抗反射层表面涂布光刻胶层；
图案化所述光刻胶层，以使所述光刻胶层上形成通孔图形。
优选的，所述步骤S03中，所述含硅抗反射层的刻蚀气体为CF4以及CHF3的组合，所述碳旋涂材料层的刻蚀气体为CO、CO2或其组合，所述抗反射介质层的刻蚀气体为CF4以及CHF3的组合，所述第一低介电常数介质层以及第二低介电常数介质层的刻蚀气体为C4F8、N2以及Ar的组合。
优选的，所述步骤S04中，对所述部分通孔的内壁进行表面等离子处理的气体为O2以及Ar的组合或H2以及N2的组合。
优选的，对所述部分通孔的内壁进行表面等离子处理的工艺参数为：O2的流量为100～150sccm，Ar的流量为50～70sccm，等离子处理的腔室压强为50～70mtorr，60MHz源功率范围为800～900W，2MHz偏置功率范围为200～300W，等离子处理时间为50～80秒。
优选的，对所述部分通孔的内壁进行表面等离子处理的工艺参数为：H2的流量为120～180sccm，N2的流量为40～60sccm，等离子处理的腔室压强30～50mtorr，60MHz源功率范围为700～900W，2MHz偏置功率范围为200～300W，等离子处理时间为60～120秒。
优选的，所述步骤S05中，所述后续通孔的刻蚀气体为C4F8、N2以及Ar的组合。
本发明提供了一种改善低介电常数介质层中通孔形貌的方法，在部分通孔结构形成后，对其内壁表面进行等离子处理，使其表面改性形成预设厚度的第一氧化层，从而提高抗刻蚀性能，并维持已形成的通孔形貌，有助于改善通孔的整体形貌；本发明制造工艺简单，降低了生产成本，且制备方法与传统的CMOS工艺完全兼容。
附图说明
为了更清楚地说明本发明实施例中的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本发明提出的改善低介电常数介质层中通孔形貌方法的流程示意图；
图2a-2e为本发明提出的形成低介电常数介质层中各工艺步骤通孔的剖面结构示意图。
具体实施方式
为使本发明的目的、技术方案和优点更加清楚，下面将结合附图对本发明的实施方式作进一步地详细描述。本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
上述及其它技术特征和有益效果，将结合实施例及附图对本发明提出的改善低介电常数介质层中通孔形貌的方法进行详细说明。图1为本发明提出的改善低介电常数介质层中通孔形貌方法的流程示意图；图2a-2e为本发明提出的形成低介电常数介质层中各工艺步骤通孔的剖面结构示意图。
实施例一
请参阅图1，本发明提供了一种改善低介电常数介质层中通孔形貌的方法，包括以下步骤：
步骤S01，提供一半导体基底100,并在其表面依次形成刻蚀停止层200、复合介质层300以及抗反射介质层400。
请参照图2a，具体的，本步骤中，可采用等离子体增强化学气相沉积工艺形成刻蚀停止层200、复合介质层300以及抗反射介质层400。其中，刻蚀停止层200的材料为氮化硅、碳化硅或碳氮化硅中的一种或其组合；复合介质层300从下往上依次包括第二氧化层330、第一低介电常数介质层310以及第二低介电常数介质层320；抗反射介质层400的材料优选为氮氧化硅。
本实施例刻蚀停止层200优选为碳氮化硅(NDC)单层薄膜，采用等离子体增强化学气相沉积(PECVD)工艺形成，厚度为优选为复合介质层300为氧化层、各种低介电常数介质层等材料组合而成，在本实施例中，自下而上依次为第二氧化层330(TEOS)，厚度为优选为用于防止刻蚀停止层200中氮元素向第一低介电常数介质层310的扩散；其后为第一低介电常数介质层310的材质优选为黑钻石BDⅡ(k～2.55)，厚度为优选为第二低介电常数介质层320的材质优选为黑钻石BDI(k～2.7)，厚度为优选为抗反射介质层400优选为氮氧化硅(SiON)薄膜，厚度为优选为
本步骤中的半导体基底100上已完成前道工艺，即在半导体衬底上定义器件有源区并形成隔离结构，而后形成栅极结构及源、漏区。此外，半导体基底上已形成接触孔及第一金属层，或已形成N层互联结构，本道则为第N+1层互联介质层。
步骤S02，在抗反射介质层400的表面形成复合光刻层500。
请参照图2b，本步骤中，形成复合光刻层500的步骤包括：首先在抗反射介质层400表面形成碳旋涂材料层530；接着在碳旋涂材料层530表面形成含硅抗反射层510；然后在含硅抗反射层510表面涂布光刻胶层520；最后图案化光刻胶层520，以使光刻胶层520上形成通孔图形。
基于集成工艺的不同选择，在抗反射介质层400上方可包含经图形化的金属硬掩模层(hard mask)，如TiN等材料，因与本发明相关性不大，图中未予标示。根据光刻线宽的不同，复合光刻层500可以为二层结构(底部抗反射层BARC+光刻胶)或三层结构。本实施例的光刻相关层采用三层结构，即先旋涂一层的碳旋涂材料层(spin-on carbon)530,然后沉积的含硅抗反射层(Si-ARC)510，再涂敷的ArF光刻胶520并作图形化。该复合光刻层500利用碳旋涂材料层530扩大了在刻蚀过程中对线宽的可调工艺窗口。本实施例中，通孔图形的光刻线宽为45～55nm，选优为50nm。
步骤S03，对抗反射介质层400以及复合介质层500进行部分通孔的刻蚀。
请参照图2c，本步骤中，以所述具有通孔图形的光刻胶层520为掩模，刻蚀其下各层结构。部分通孔的刻蚀停止于第一低介电常数介质层310中，部分通孔在第一低介电常数介质层310中的刻蚀深度为(自上而下测量)。
其中，首先刻蚀含硅抗反射层510,含硅抗反射层510的刻蚀气体为CF4以及CHF3的组合，具体为CF4的流量为90～110sccm，优选为100sccm；CHF3的流量90～110sccm，优选为100sccm；腔室压强100～120mtorr，优选为110mtorr；60MHz源功率范围为700～900W，优选为800W；2MHz偏置功率范围为80～120W，优选为100W，刻蚀时间根据厚度及刻蚀速率而定，优选为50秒。
然后刻蚀碳旋涂材料层530，碳旋涂材料层530的刻蚀气体为CO、CO2或其组合，本实施例为单一气体CO2的流量为150～250sccm，优选为200sccm；腔室压强10～20mtorr，优选为15mtorr；60MHz源功率范围为500～700W，优选为600W；不添加2MHz偏置功率，刻蚀时间优选为50秒。
接下来刻蚀抗反射介质层400，抗反射介质层400的刻蚀气体为CF4以及CHF3的组合，具体为CF4的流量为70～90sccm，优选为80sccm；CHF3的流量为110～130sccm，优选为120sccm；腔室压强为90～110mtorr，优选为100mtorr；60MHz源功率范围为700～900W，优选为800W；2MHz偏置功率范围为150～250W，优选为200W，刻蚀时间优选为27秒。
再接着刻蚀第二低介电常数介质层320以及第一低介电常数介质层310，第二低介电常数介质层320以及第一低介电常数介质层310的刻蚀气体为C4F8、N2以及Ar的组合。具体为C4F8的流量为13～17sccm，优选为15sccm；N2的流量为150～250sccm，优选为200sccm；Ar的流量为500～700sccm，优选为600sccm；腔室压强25～30mtorr，优选为28mtorr；60MHz源功率范围为300～500W，优选为400W；2MHz偏置功率范围为800～1200W，优选为1000W，刻蚀时间根据所需的刻蚀深度优选为18秒。
值得说明的是，以上工艺参数可根据实际效果进行调整，在上述部分通孔刻蚀完成后，由于表面膜层在刻蚀过程中的消耗，最上面的光刻胶层520、含硅抗反射层510基本上已消耗殆尽，最后形成的通孔结构如图2c所示。
步骤S04，对形成的部分通孔的内壁进行表面等离子处理，以使部分通孔的内壁表面形成预设厚度的第一氧化层340。
请参照图2d，本步骤中，对部分通孔的内壁进行表面等离子处理的气体为O2以及Ar的组合或H2以及N2的组合，可去除第二低介电常数介质层320以及第一低介电常数介质层310表面层的碳元素，使之转变为SixOy类型的材料即第一氧化层340。
其中，对部分通孔的内壁进行表面等离子处理的工艺参数为：O2的流量为100～150sccm，优选为120sccm；Ar的流量为50～70sccm，优选为60sccm；等离子处理的腔室压强为50～70mtorr，优选为60mtorr；60MHz源功率范围为800～900W，优选为850W；2MHz偏置功率范围为200～300W，优选为250W，等离子处理时间为50～80秒，优选为60秒。
或者，对所述部分通孔的内壁进行表面等离子处理的工艺参数为：H2的流量为120～180sccm，优选为150sccm；N2的流量为40～60sccm，优选为50sccm；等离子处理的腔室压强30～50mtorr，优选为40mtorr；60MHz源功率范围为700～900W，优选为800W；2MHz偏置功率范围为200～300W，优选为250W，等离子处理时间为60～120秒，优选为80秒。该条件可使第二低介电常数介质层320表面转变为氧化层，而第一低介电常数介质层310表面则有转变为氧化层。由于第一低介电常数介质层310比第二低介电常数介质层320结构更为疏松，因此，第一低介电常数介质层310的表面第一氧化层340的厚度略大一些。
步骤S05，继续后续通孔的刻蚀，以形成整体通孔结构。
请参照图2e，本步骤中，后续通孔的刻蚀气体为C4F8、N2以及Ar的组合，具体为C4F8的流量为13～17sccm，优选为15sccm；N2的流量为150～250sccm，优选为200sccm；Ar的流量为500～700sccm，优选为600sccm；腔室压强20～28mtorr，优选为24mtorr；60MHz源功率范围为300～500W，优选为400W；2MHz偏置功率范围为800～1200W，优选为1000W，刻蚀时间优选为14秒。由于前述表面处理所形成第一氧化层340的侧壁保护，在本道刻蚀中通孔上半部分基本维持原有形貌，使通孔的整体形貌呈现平顺一致，刻蚀过程终止于刻蚀停止层200内。
需要说明的是，上述所有步骤包括表面处理需要在同一机台内完成，可以在单一腔室，或是不同腔室内进行工艺，但整个过程不能暴露大气，否则会引起沾污及表面状态的不可控。
实施例二
实施例一是在通孔刻蚀过程中插入一步骤进行表面处理，可能在两步刻蚀交界处斜率有少量变化。如果设备硬件允许，可以在刻蚀中间隔进行等离子体处理。对于同样的膜层结构，在刻蚀至第二低介电常数介质层320后，交替进行刻蚀以及表面处理步骤，如先刻蚀8秒/接着表面处理6秒，重复4次刻至通孔底部。这样可以获得全程平滑的通孔形貌，该实施方式还可以一定程度上缩短单片工艺时间，提高产额。
综上所述，本发明提供了一种改善低介电常数介质层中通孔形貌的方法，在部分通孔结构形成后，对其内壁表面进行等离子处理，使其表面改性形成预设厚度的第一氧化层，从而提高抗刻蚀性能，并维持已形成的通孔形貌，有助于改善通孔的整体形貌；本发明制造工艺简单，降低了生产成本，且制备方法与传统的CMOS工艺完全兼容。
上述说明示出并描述了本发明的若干优选实施例，但如前所述，应当理解本发明并非局限于本文所披露的形式，不应看作是对其他实施例的排除，而可用于各种其他组合、修改和环境，并能够在本文所述发明构想范围内，通过上述教导或相关领域的技术或知识进行改动。而本领域人员所进行的改动和变化不脱离本发明的精神和范围，则都应在本发明所附权利要求的保护范围内。
Claims (9)
1.一种改善低介电常数介质层中通孔形貌的方法，其特征在于，包括以下步骤：
步骤S01，提供一半导体基底，并在其表面依次形成刻蚀停止层、复合介质层以及抗反射介质层；
步骤S02，在所述抗反射介质层的表面形成复合光刻层；
步骤S03，对所述抗反射介质层以及复合介质层进行部分通孔的刻蚀；
步骤S04，对形成的部分通孔的内壁进行表面等离子处理，以使所述部分通孔的内壁表面形成预设厚度的第一氧化层；其中，所述等离子处理的气体为O2以及Ar的组合或H2以及N2的组合，可去除复合介质层的低介电常数介质层表面的碳元素，使之转变为第一氧化层；
步骤S05，继续后续通孔的刻蚀，以形成整体通孔结构。
2.根据权利要求1所述的改善低介电常数介质层中通孔形貌的方法，其特征在于，所述步骤S01中，采用等离子体增强化学气相沉积工艺形成所述刻蚀停止层、复合介质层以及抗反射介质层。
3.根据权利要求1所述的改善低介电常数介质层中通孔形貌的方法，其特征在于，所述步骤S01中，所述刻蚀停止层的材料为氮化硅、碳化硅或碳氮化硅中的一种或其组合；所述复合介质层从下往上依次包括第二氧化层、第一低介电常数介质层以及第二低介电常数介质层；所述抗反射介质层的材料为氮氧化硅。
4.根据权利要求3所述的改善低介电常数介质层中通孔形貌的方法，其特征在于，所述步骤S03中，所述部分通孔的刻蚀停止于所述第一低介电常数介质层中，所述部分通孔在第一低介电常数介质层中的刻蚀深度为所述第一低介电常数介质层的材质为黑钻石BDⅡ，第二低介电常数介质层的材质为黑钻石BDI。
5.根据权利要求3所述的改善低介电常数介质层中通孔形貌的方法，其特征在于，所述步骤S02中，形成复合光刻层的步骤包括：
在所述抗反射介质层表面形成碳旋涂材料层；
在所述碳旋涂材料层表面形成含硅抗反射层；
在所述含硅抗反射层表面涂布光刻胶层；
图案化所述光刻胶层，以使所述光刻胶层上形成通孔图形。
6.根据权利要求5所述的改善低介电常数介质层中通孔形貌的方法，其特征在于，所述步骤S03中，所述含硅抗反射层的刻蚀气体为CF4以及CHF3的组合，所述碳旋涂材料层的刻蚀气体为CO、CO2或其组合，所述抗反射介质层的刻蚀气体为CF4以及CHF3的组合，所述第一低介电常数介质层以及第二低介电常数介质层的刻蚀气体为C4F8、N2以及Ar的组合。
7.根据权利要求1所述的改善低介电常数介质层中通孔形貌的方法，其特征在于，对所述部分通孔的内壁进行表面等离子处理的工艺参数为：O2的流量为100～150sccm，Ar的流量为50～70sccm，等离子处理的腔室压强为50～70mtorr，60MHz源功率范围为800～900W，2MHz偏置功率范围为200～300W，等离子处理时间为50～80秒。
8.根据权利要求1所述的改善低介电常数介质层中通孔形貌的方法，其特征在于，对所述部分通孔的内壁进行表面等离子处理的工艺参数为：H2的流量为120～180sccm，N2的流量为40～60sccm，等离子处理的腔室压强30～50mtorr，60MHz源功率范围为700～900W，2MHz偏置功率范围为200～300W，等离子处理时间为60～120秒。
9.根据权利要求1所述的改善低介电常数介质层中通孔形貌的方法，其特征在于，所述步骤S05中，所述后续通孔的刻蚀气体为C4F8、N2以及Ar的组合。
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