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CN105280602A - 半导体器件 - Google Patents

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Publication number
CN105280602A
CN105280602A CN201510364702.2A CN201510364702A CN105280602A CN 105280602 A CN105280602 A CN 105280602A CN 201510364702 A CN201510364702 A CN 201510364702A CN 105280602 A CN105280602 A CN 105280602A
Authority
CN
China
Prior art keywords
pad
region
probe
columnar electrode
opening
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN201510364702.2A
Other languages
English (en)
Inventor
小野善宏
木下顺弘
木田刚
绀野顺平
坂田贤治
森健太郎
马场伸治
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Renesas Electronics Corp
Original Assignee
Renesas Electronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Renesas Electronics Corp filed Critical Renesas Electronics Corp
Publication of CN105280602A publication Critical patent/CN105280602A/zh
Pending legal-status Critical Current

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    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
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    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13147—Copper [Cu] as principal constituent
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    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13155—Nickel [Ni] as principal constituent
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    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16104—Disposition relative to the bonding area, e.g. bond pad
    • H01L2224/16105—Disposition relative to the bonding area, e.g. bond pad the bump connector connecting bonding areas being not aligned with respect to each other
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    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16238—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bonding area protruding from the surface of the item
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    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
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    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144—Gold (Au) as principal constituent
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    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
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Abstract

本发明提高半导体装置的可靠性。在由保护绝缘膜(PIF)覆盖的焊盘(PD)的探针区域(PBR)形成有探针痕迹(PM)。并且，柱状电极(PE)具有：形成在开口区域(OP2)上的第1部分；和从开口区域(OP2)上向探针区域(PBR)上延伸的第2部分。此时，开口区域(OP2)的中心位置相对于与接合指形部相对的柱状电极(PE)的中心位置偏离。

Description

半导体器件
技术领域
本发明涉及半导体器件，例如涉及有效适用于包括形成有柱状电极的半导体芯片的半导体器件的技术。
背景技术
在日本特开平9－97791号公报(专利文献1)、日本特开2011－204840号公报(专利文献2)中，记载有包括形成有柱状电极的半导体芯片的半导体器件。
现有技术文献
专利文献
专利文献1：日本特开平9－97791号公报
专利文献2：日本特开2011－204840号公报
发明内容
例如，在通过温度循环试验等对在具有成为端子的接合指形部的布线衬底上搭载形成有柱状电极的半导体芯片的安装方式(封装方式)的半导体器件施加热负载时，观察到在半导体芯片的焊盘与柱状电极的接合界面产生剥离的现象。认为其原因在于，基于温度循环试验等的热负载所引起的加热与冷却的反复，因布线衬底与半导体芯片的线膨胀系数的不同而向介于接合指形部与焊盘之间的柱状电极与焊盘的接合部分施加交变应力。因此，例如，在将形成有柱状电极的半导体芯片搭载于具有成为端子的接合指形部的布线衬底上的安装方式的半导体器件中，从防止在半导体芯片的焊盘与柱状电极的接合界面产生的剥离的观点出发，存在改进的余地。
其他课题与新的特征将通过本说明书的记述和附图而明确。
一实施方式的半导体器件具有被保护绝缘膜部分覆盖的焊盘，在该焊盘的探针区域形成有探针痕迹。另一方面，与焊盘连接的柱状电极具有：形成在从保护绝缘膜露出的焊盘的开口区域上的第1部分；和在覆盖探针区域的保护绝缘膜上延伸的第2部分。此时，开口区域的中心位置相对于柱状电极的中心位置偏移。
发明效果
根据一实施方式，能够提高半导体器件的可靠性。
附图说明
图1是表示实施方式的半导体器件的安装结构的俯视图。
图2是实施方式的半导体器件的侧视图。
图3是实施方式的半导体器件的仰视图。
图4是实施方式的半导体器件的局部剖视图。
图5是从上表面观察布线衬底时的平面图。
图6是将图5所示的一部分区域放大表示的放大图。
图7是从主表面侧观察半导体芯片时的平面图。
图8是表示相关技术的焊盘的结构的平面图。
图9是由图8的A－A线剖切而得到的剖视图。
图10是对相关技术所存在的改进的余地进行说明的图。
图11是将实施方式的半导体芯片的一部分放大表示的平面图。
图12是表示实施方式的焊盘的结构的平面图。
图13是由图12的A－A线剖切而得到的剖视图。
图14是由图12的B－B线剖切而得到的剖视图。
图15是表示通过图13所示的焊盘结构而将形成于半导体芯片的焊盘与形成于布线衬底的接合指形部经由柱状电极连接的结构的示意图。
图16是表示通过图14所示的焊盘结构而将形成于半导体芯片的焊盘与形成于布线衬底的接合指形部经由柱状电极连接的结构的示意图。
图17是表示半导体晶片的布局结构的平面图。
图18是表示实施方式的半导体器件的制造工序的剖视图。
图19是将存在于半导体晶片的芯片区域的一部分放大表示的示意图。
图20是表示虚设焊盘与焊盘的位置关系的示意图。
图21是表示形成于虚设焊盘的探针痕迹与形成于焊盘的探针痕迹的关系的示意图。
图22是将进行电特性检查后的芯片区域的一部分放大表示的示意图。
图23是表示实施方式的半导体器件的制造工序的剖视图。
图24是表示图23之后的半导体器件的制造工序的剖视图。
图25是表示图24之后的半导体器件的制造工序的剖视图。
图26是表示图25之后的半导体器件的制造工序的剖视图。
图27是表示图26之后的半导体器件的制造工序的剖视图。
图28是表示图27之后的半导体器件的制造工序的剖视图。
图29是表示图28之后的半导体器件的制造工序的剖视图。
图30是表示形成有多个布线衬底的多件同时加工衬底的平面图。
图31是表示实施方式的半导体器件的制造工序的剖视图。
图32是表示图31之后的半导体器件的制造工序的剖视图。
图33是表示图32之后的半导体器件的制造工序的剖视图。
图34是表示图33之后的半导体器件的制造工序的剖视图。
图35是表示变形例1的焊盘结构的平面图。
图36是由图35的A－A线剖切而得到的剖视图。
图37是表示变形例2的焊盘结构的平面图。
图38是由图37的A－A线剖切而得到的剖视图。
图39是表示变形例3的焊盘结构的平面图。
图40是由图39的A－A线剖切而得到的剖视图。
图41是表示变形例4的焊盘结构的平面图。
图42是表示变形例5的焊盘结构的平面图。
图43是表示变形例6的焊盘结构的平面图。
图44是表示变形例7的半导体器件的安装结构的剖视图。
附图标记说明
OP2开口区域
PBR探针区域
PD焊盘
PE柱状电极
具体实施方式
在以下的实施方式中，为了方便，在必要时分割为多个部分或者实施方式进行说明，但是，除了在特别明示的情况之外，它们并不是彼此没有关系，而是具有一方为另一方的一部分或者全部的变形例、详细、补充说明等的关系。
另外，在以下的实施方式中，在提及要素的数等(包含个数、数值、量、范围等)的情况下，除了特别明示的情况和原理上明确被限定为特定数的情况等之外，不限定为该特定数，可以为特定数以上也可以为特定数以下。
并且，在以下的实施方式中，其构成要素(也包含要素步骤等)，除了特别明示的情况和原理上认为明确必需的情况等之外，并不一定是必需的，这自不待言。
同样，在以下的实施方式中，当提及构成要素等的形状、位置关系等时，除了特别明示的情况和原理上认为明显不是这样的情况等之外，也包括实质上与该形状等近似或者类似等情况。这对于上述数值和范围也是同样的。
另外，在用于说明实施方式的全部附图中，原则上对相同的部件标注相同的附图标记，省略其重复的说明。此外，为了容易理解附图，存在即使是俯视图(平面图)也标注阴影的情况。
(实施方式)
＜半导体器件的安装结构＞
图1是表示本实施方式的半导体器件SA的安装结构的俯视图。如图1所示，本实施方式的半导体器件SA具有矩形形状的布线衬底WB，在该布线衬底WB的中央部，经由封固材料(底部填充材料)UF搭载有矩形形状的半导体芯片CHP。如图1所示，半导体芯片CHP的尺寸比布线衬底WB的尺寸小。例如，布线衬底WB的一条边的长度为8mm～15mm左右，其厚度为0.2mm～0.6mm左右。另一方面，半导体芯片CHP的一条边的长度为3mm～10mm左右，其厚度为0.05mm～0.4mm左右。
接下来，图2是本实施方式的半导体器件SA的侧视图。如图2所示，本实施方式的半导体器件SA具有布线衬底WB，在该布线衬底WB的背面(下表面)形成有多个焊锡球SB。另一方面，在布线衬底WB的表面(上表面)搭载有半导体芯片CHP，在该半导体芯片CHP上形成有多个柱状电极PE。该柱状电极PE的高度例如为15μm～50μm左右。并且，通过这些柱状电极使半导体芯片CHP与布线衬底WB电连接。此外，如图2所示，在因存在柱状电极PE而产生的半导体芯片CHP与布线衬底WB之间的间隙填充有封固材料UF。
接着，图3是本实施方式的半导体器件SA的仰视图。如图3所示，在布线衬底WB的背面呈阵列状配置有多个焊锡球SB。在图3中，例如，示出了沿着布线衬底WB的外周部(外边缘部)配置有4列焊锡球SB的例子。这些焊锡球SB作为用于将半导体器件SA与外部设备连接的外部连接端子而发挥功能。即，焊锡球SB在将半导体器件SA搭载于例如以母板为代表的电路衬底上时使用。
图4是本实施方式的半导体器件SA的局部剖视图。如图4所示，布线衬底WB采用多层布线结构，以覆盖布线衬底WB的背面的方式形成有阻焊膜SR2。并且，以从阻焊膜SR2露出的方式形成有接合区(land)LND，以与该接合区LND接触的方式搭载有焊锡球SB。接合区LND与形成在布线衬底WB的内部的布线连接，此外，在布线衬底WB的表面形成有接合指形部FNG。并且，接合指形部FNG的一部分从阻焊膜SR1露出，而接合指形部FNG的另一部分由阻焊膜SR1覆盖。
在布线衬底WB上搭载有半导体芯片CHP，形成于半导体芯片CHP的主表面的柱状电极PE与从阻焊膜SR1露出的接合指形部FNG连接。并且，在半导体芯片CHP与布线衬底WB的间隙填充有封固材料UF。此时，以半导体芯片的主表面与布线衬底WB的表面相对的方式，将半导体芯片CHP经由柱状电极PE搭载在布线衬底WB的表面上。
接下来，图5是从上表面观察布线衬底WB时的平面图。在图5中，在形成矩形形状的布线衬底WB的表面形成有阻焊膜SR1。例如，在图5中，对形成有阻焊膜SR1的区域标注圆点。具体而言，在布线衬底WB的中央部与周边部形成有阻焊膜SR1，在中央部与周边部之间存在未形成阻焊膜SR1的区域。
图6是将图5所示的区域A放大表示的放大图。如图6所示，在未被阻焊膜SR1覆盖的区域中，多个接合指形部FNG各自的一部分露出。如图6所示，该露出的多个接合指形部FNG例如配置成交错状。该露出的接合指形部FNG的一部分与柱状电极电连接。
接着，图7是从主表面侧观察半导体芯片CHP而得到的平面图。如图7所示，本实施方式的半导体芯片CHP形成为矩形形状，在半导体芯片CHP的主表面上，沿着半导体芯片CHP的端边配置有多个焊盘PD。具体而言，在图7中，沿着半导体芯片CHP的端边，以构成2列交错配置的方式配置有多个焊盘PD。这样，在本实施方式中，作为焊盘PD的配置图案的一例，列举2列交错配置为例进行说明，但并不局限于此，本实施方式的技术构思例如也能够适用于多个焊盘PD以排成1列的方式沿着半导体芯片CHP的端边配置的配置图案。
此外，在图7中，在本实施方式的半导体芯片CHP中，在四个角部(角落部)中的、位于对角线上的两个角部，形成有在对位中使用的对准标记AM、虚设焊盘DP。关于虚设焊盘DP的功能的详细内容，将利用后述的半导体器件的制造方法进行说明。
＜相关技术中的焊盘结构＞
这里，着眼于形成在图7所示的半导体芯片CHP上的多个焊盘PD中的一个焊盘PD，对焊盘PD的结构进行说明。首先，参照附图对相关技术中的焊盘PD的结构进行说明。
图8是表示相关技术的焊盘PD的结构的平面图。如图8所示，相关技术的焊盘PD形成为长方形形状，在俯视观看时，以被该焊盘PD包围在内的方式形成有柱状电极PE，以被柱状电极PE包围在内的方式形成有开口区域OP2。此时，在相关技术中，焊盘PD的中心位置、柱状电极PE的中心位置与开口区域OP2的中心位置一致。并且，在俯视观看时，在焊盘PD的表面区域中的与开口区域OP2重叠的区域形成有探针痕迹PM。该探针痕迹PM是在电特性检查中向焊盘PD按压针体(probeneedle)而产生的痕迹。
图9是由图8的A－A线剖切而得到的剖视图。在图9中，示出了使半导体芯片的主表面朝向下侧的状态。在图9中，以与形成在半导体芯片的主表面侧的层间绝缘膜IL接触的方式形成有焊盘PD，以覆盖该焊盘PD的方式形成有表面保护膜PAS。在表面保护膜PAS上设置有开口区域OP1，从该开口区域OP1露出焊盘PD的表面区域。并且，以覆盖形成有该开口区域OP1的表面保护膜PAS的方式形成有保护绝缘膜PIF，在该保护绝缘膜PIF上形成有开口区域OP2。焊盘PD的表面区域从开口区域OP2露出。此时，形成于保护绝缘膜PIF的开口区域OP2的尺寸比形成于表面保护膜PAS的开口区域OP1的尺寸小。此外，在焊盘PD的表面区域形成有探针痕迹PM。
接着，以填埋形成于保护绝缘膜PIF的开口区域OP2并且与焊盘PD接触的方式形成有柱状电极PE。该柱状电极PE例如包括从开口区域OP2的内壁与焊盘PD的表面区域接触的阻挡导体膜BCF、与阻挡导体膜BCF相接的铜膜CF、与铜膜CF相接的镍膜NF和与镍膜NF相接的焊锡膜SF。
本发明的发明人对以此方式构成的相关技术的焊盘结构进行了研究而明确了：相关技术的焊盘结构是在半导体芯片的焊盘PD与柱状电极PE的接合界面容易产生剥离的结构，在相关技术中，从提高焊盘PD与柱状电极PE的连接可靠性的观点出发，存在改进的余地。因此，以下，对相关技术中存在的改进的余地进行说明。
＜改进的余地＞
例如，在相关技术的半导体芯片中，形成有图9所示的焊盘结构，通过该焊盘结构使布线衬底与半导体芯片连接。具体而言，图10是表示通过图9所示的焊盘结构将形成于半导体芯片的焊盘PD与形成于布线衬底WB的接合指形部FNG经由柱状电极PE连接的结构的示意图。如图10所示可知，在形成于布线衬底WB的接合指形部FNG的部分中的、从阻焊膜SR1露出的部分上连接柱状电极PE的焊锡膜，由此经由柱状电极PE使焊盘PD与接合指形部FNG连接。
像这样，得到在具有接合指形部FNG的布线衬底WB上搭载形成有柱状电极PE的半导体芯片的安装形态的半导体器件，但在通过温度循环试验等对该半导体器件施加热负载时，具有在半导体芯片的焊盘PD与柱状电极PE的接合界面容易产生剥离的趋势。特别是，当随着焊盘PD的间距间隔变窄，焊盘PD与柱状电极PE的接合面积变小时，柱状电极PE附近的接合强度降低，剥离的可能性增高。而且，在形成于半导体芯片的多层布线层的至少一部分由介电常数比氧化硅膜低的低介电常数膜(例如，多孔膜)形成的情况下，在低介电常数膜的位于柱状电极PE的下方的部分尤其容易产生剥离。
以下，对在焊盘PD与柱状电极PE的接合界面产生剥离的主要机理进行说明。例如，布线衬底WB、封固材料等材料的线膨胀系数比半导体芯片的线膨胀系数大。根据该情况，当反复进行温度循环试验等的热负载所引起的加热与冷却时，对介于接合指形部FNG和焊盘PD之间的柱状电极PE与焊盘PD的接合部分(接合区域、键合区域)施加交变应力。
此时，在相关技术中，如图10所示，在从开口区域OP2露出的焊盘PD的表面区域内形成有探针痕迹PM。可以考虑到：由于该探针痕迹PM是将针体按压于焊盘PD时形成的痕迹，因此，形成有探针痕迹PM的焊盘PD的表面区域的凹凸(表面粗糙度)增大。另外，在从开口区域OP2露出的焊盘PD的表面区域内形成有探针痕迹PM的情况下，因形成开口区域OP2时的显影残余、形成柱状电极PE时在接合界面附近产生的空隙，接合界面的强度降低的可能性增高。因此，认为因探针痕迹PM而容易在焊盘PD与柱状电极PE的接合界面产生剥离(第1重要因素)。
此外，例如，如图10那样，能够将向柱状电极PE与接合指形部FNG的接合部分施加的应力的位置简单地表示为力点，而不表示为面，同样，能够将向柱状电极PE与焊盘PD的接合部分施加应力的位置表示为作用点，将柱状电极PE与保护绝缘膜PIF的接合部分的端部表示为支点。
即，在图8和图9所示的相关技术的焊盘结构中，为了防止形成于相邻的焊盘PD的柱状电极PE彼此接触，采用了俯视(平面观察)时与开口区域OP2大致相同大小的柱状电极PE。其结果，开口区域OP2的中心位置与柱状电极PE的中心位置容易一致，如图10所示，力点的X坐标与作用点的X坐标一致。这样，在相关技术的焊盘结构中，力点的X坐标与作用点的X坐标一致，在该情况下，施加于作用点的交变应力的大小增大。因此，在图8和图9所示的相关技术的焊盘结构中，对柱状电极PE与焊盘PD的接合部分施加较大的应力，容易在焊盘PD与柱状电极PE的接合界面产生剥离(第2重要因素)。
根据以上情况，在相关技术的焊盘结构中，认为因上述的第1重要因素与第2重要因素而容易在焊盘PD与柱状电极PE的接合界面产生剥离。该情况意味着相关技术的半导体器件的可靠性降低，可知在相关技术中，从抑制半导体器件的可靠性降低的观点出发，存在改进的余地。
这里，着眼于起因于探针痕迹PM的第1重要因素，例如，在电特性检查中向焊盘PD按压针体的结果是，在焊盘PD的表面形成探针痕迹PM。根据该情况，可以考虑到若不将针体直接按压于焊盘PD地实施电特性检查，则不会在焊盘PD上形成探针痕迹PM，能够排除起因于探针痕迹PM的第1重要因素。具体而言，可以考虑到若在焊盘PD上形成柱状电极PE，并以将针体直接按压于柱状电极PE的方式实施电特性检查，则针体不与焊盘PD直接接触，因此能够防止在焊盘PD的表面区域形成探针痕迹PM。
然而，在将针体直接按压于柱状电极PE来实施电特性检查的情况下，与将针体直接按压于焊盘PD来实施电特性检查的情况比较，担心因柱状电极PE的电阻与寄生电阻相加等而导致电特性检查的精度恶化。而且，向柱状电极PE的前端部按压针体的结果是，在柱状电极PE的前端部形成凹陷部，由此，担心柱状电极PE与接合指形部FNG的连接可靠性降低。因此，从提高电特性检查的精度的观点和提高柱状电极PE与接合指形部FNG的连接可靠性的观点出发，与将针体直接按压于柱状电极PE来实施电特性检查相比，更优选将针体直接按压于焊盘PD来实施电特性检查。另一方面，在该情况下，基于形成在焊盘PD上的探针痕迹PM所导致的第1重要因素，容易在焊盘PD与柱状电极PE的接合界面产生剥离。
此外，在相关技术的焊盘结构中也需要考虑如下情况：因采用了俯视时与开口区域OP2大致相同大小的柱状电极PE(因第2重要因素)，也会导致在焊盘PD与柱状电极PE的接合界面容易产生剥离。
根据以上内容，为了提高半导体器件的针对温度循环试验等的热负载的耐性，需要采用焊盘PD与柱状电极PE的接合界面难以因应力而破裂的焊盘结构。
因此，在本实施方式中，研究了抑制上述的第1重要因素和第2重要因素所导致的焊盘PD与柱状电极PE的接合界面处的剥离。以下，对实施了该研究的本实施方式的技术构思进行说明。
＜实施方式的焊盘结构＞
图11是放大表示本实施方式的半导体芯片CHP的一部分的平面图。在图11中，沿着半导体芯片CHP的端边配置有多个焊盘PD。特别是，在图11中，多个焊盘P沿着半导体芯片CHP的端边D以2列交错配置的方式配置。并且，如图11所示，多个焊盘PD上均形成有探针痕迹PM，并且以填埋开口区域OP2的方式形成有柱状电极PE。并且，在图11中，着眼于半导体芯片CHP的角部(角落部)，可知在半导体芯片CHP的角部附近形成有虚设焊盘DP和对准标记AM。
接下来，着眼于形成于半导体芯片CHP的多个焊盘PD中的一个焊盘PD，对本实施方式的焊盘PD的结构进行说明。
图12是表示本实施方式的焊盘PD的结构的平面图。如图12所示，本实施方式的焊盘PD形成为长方形状，在俯视观看时，以被该焊盘PD包围在内的方式形成有柱状电极PE，以被柱状电极PE包围在内的方式形成有开口区域OP2。并且，在俯视观看时，在焊盘PD的表面区域中的、不与开口区域OP2重叠的探针区域PBR形成有探针痕迹PM。该探针痕迹PM是在电特性检查中通过向焊盘PD按压针体而产生的痕迹。这样，本实施方式的焊盘PD形成为长方形状，开口区域OP2与探针痕迹PM以在焊盘PD的长边方向上排列的方式形成。
这里，在图12中，探针区域PBR定义为焊盘PD的表面区域中的、开口区域OP2以外的区域。特别是，在图12中，还在探针区域PBR中的俯视时不与柱状电极PE重叠的区域，形成有探针痕迹PM。
此外，例如，焊盘PD的短边方向的长度为54μm左右，焊盘PD的长边方向的长度为84.5μm左右。另外，柱状电极PE的短边方向的长度为31μm左右，柱状电极PE的长边方向的长度为51μm左右。并且，开口区域OP2的短边方向的长度为20μm左右，开口区域OP2的长边方向的长度为30μm左右。
接着，图13是由图12的A－A线剖切而得到的剖视图。在图13中，示出了使半导体芯片的主表面朝向下侧的状态。在图13中，以与形成在半导体芯片的主表面侧的层间绝缘膜IL相接的方式形成有焊盘PD，以覆盖该焊盘PD的方式形成有表面保护膜PAS。在表面保护膜PAS中设置有开口区域OP1，焊盘PD的表面区域从该开口区域OP1露出。此外，以覆盖形成有开口区域OP1的表面保护膜PAS的方式形成有保护绝缘膜PIF，在该保护绝缘膜PIF中形成有开口区域OP2。焊盘PD的表面区域从开口区域OP2露出。此时，形成于保护绝缘膜PIF的开口区域OP2的尺寸比形成于表面保护膜PAS的开口区域OP1的尺寸小。
此外，在图13中，在探针区域PBR形成有探针痕迹PM。在与图12的关系中，该探针区域PBR被定义为了焊盘PD的表面区域中的、开口区域OP2以外的区域，但在与图13的关系中，探针区域PBR能够更详细地定义为开口区域OP2以外的区域，且是在除去了保护绝缘膜PIF的情况下露出的焊盘PD的表面区域。换句话说，基于与图12的关系下的定义，焊盘PD的表面区域中的由表面保护膜PAS覆盖的区域也称作探针区域PBR，但实际上，将针体按压在从表面保护膜PAS露出的开口区域OP1内而实施电特性检查。根据该情况，在与图13的关系下，准确地说，探针区域PBR定义为开口区域OP2以外的区域，且是在除去了保护绝缘膜PIF的情况下露出的焊盘PD的表面区域。
接着，在本实施方式的焊盘结构中，以填埋形成于保护绝缘膜PIF的开口区域OP2并且与焊盘PD接触的方式形成有柱状电极PE。该柱状电极PE例如包括从开口区域OP2的内壁与焊盘PD的表面区域接触的阻挡导体膜BCF、与阻挡导体膜BCF相接的铜膜CF、与铜膜CF相接的镍膜NF和与镍膜NF相接的焊锡膜SF。阻挡导体膜BCF例如构成为包括氮化钛膜(TiN膜)、钛膜(Ti膜)、钛钨膜(TiW膜)中的任一者。
此外，柱状电极PE并不局限于此，例如，也能够不以镍膜NF作为构成要素，而由阻挡导体膜BCF、与阻挡导体膜BCF相接的铜膜CF、和与铜膜CF相接的焊锡膜SF构成。
接下来，图14是在图12的B－B线剖切而得到的剖视图。如图14所示，以与形成在半导体芯片的主表面侧的层间绝缘膜IL相接的方式，形成有焊盘PD，以覆盖该焊盘PD的方式形成有表面保护膜PAS。在表面保护膜PAS中设置有开口区域OP1，焊盘PD的表面区域从该开口区域OP1露出。此外，以覆盖形成有开口区域OP1的表面保护膜PAS的方式形成有保护绝缘膜PIF，在该保护绝缘膜PIF中形成有开口区域OP2。焊盘PD的表面区域从开口区域OP2露出。此时，形成于保护绝缘膜PIF的开口区域OP2的尺寸比形成于表面保护膜PAS的开口区域OP1的尺寸小。并且，在本实施方式的焊盘结构中，以填埋形成于保护绝缘膜PIF的开口区域OP2并且与焊盘PD接触的方式，形成有柱状电极PE。
在本实施方式的半导体芯片上形成有图13和图14所示的焊盘结构，利用该焊盘结构将布线衬底与半导体芯片连接。具体而言，图15表示通过图13所示的焊盘结构将形成于半导体芯片的焊盘PD与形成于布线衬底WB的接合指形部FNG经由柱状电极PE连接的结构的示意图。如图15所示，可知在形成于布线衬底WB的接合指形部FNG的部分中的、从阻焊膜SR1露出的部分，连接柱状电极PE的焊锡膜SF，由此经由柱状电极PE将焊盘PD与接合指形部FNG连接起来。并且，在基于柱状电极PE的半导体芯片与布线衬底WB之间的间隙中填充有封固材料UF。
同样，图16是表示通过图14所示的焊盘结构将形成于半导体芯片的焊盘PD与形成于布线衬底WB的接合指形部FNG经由柱状电极PE连接的结构的示意图。如图16所示，可知在形成于布线衬底WB的接合指形部FNG的部分中的、从阻焊膜SR1露出的部分，连接柱状电极PE的焊锡膜SF，由此经由柱状电极PE将焊盘PD与接合指形部FNG连接起来。并且，在基于柱状电极PE的半导体芯片与布线衬底WB之间的间隙填充有封固材料UF。根据以上的内容可知，本实施方式的半导体器件包括：布线衬底WB，其具有表面(第1面)和形成在表面上的接合指形部FNG；和半导体芯片，其具有主表面、形成在主表面上的焊盘PD、形成在焊盘PD上的保护绝缘膜PIF、和形成在从保护绝缘膜PIF露出的焊盘PD的开口区域OP2上的柱状电极PE。
＜实施方式的特征＞
接着，参照附图对本实施方式的特征点进行说明。例如，如图12和图13所示，本实施方式的第1特征点在于，探针痕迹PM形成于不与开口区域OP2重叠的探针区域PBR。特别是，在本实施方式中，探针痕迹PM形成在不与开口区域OP2重叠的位置，并且形成于在平面上也不与柱状电极PE重叠的位置。
由此，根据本实施方式，由于在从开口区域OP2露出的焊盘PD的表面区域未形成有探针痕迹PM，因此，能够避免因探针痕迹PM而导致的焊盘PD与柱状电极PE的接合界面处的剥离。
例如，在相关技术中，如图10所示，在从开口区域OP2露出的焊盘PD的表面区域内形成有探针痕迹PM。这意味着，在相关技术中，在焊盘PD与柱状电极PE的接合界面存在探针痕迹PM。其结果，认为因探针痕迹PM所导致的表面粗糙度的增大、形成开口区域OP2时的显影残余、形成柱状电极PE时在接合界面附近产生的空隙等，使得焊盘PD与柱状电极PE的接合界面处的紧贴性降低。因此，在从开口区域OP2露出的焊盘PD的表面区域内形成有探针痕迹PM的相关技术的焊盘结构中，容易在焊盘PD与柱状电极PE的接合界面产生剥离。
与此相对，在本实施方式中，如图12和图13所示，探针痕迹PM形成于不与开口区域OP2重叠的探针区域PBR。换言之，在本实施方式的焊盘结构中，在焊盘PD与柱状电极PE的接合界面不存在探针痕迹PM。基于该情况，根据本实施方式，焊盘PD与柱状电极PE的接合界面处的紧贴性不因探针痕迹PM而受到影响。因此，根据在从开口区域OP2露出的焊盘PD的表面区域内未形成有探针痕迹PM的本实施方式，能够有效地抑制探针痕迹PM所导致的焊盘PD与柱状电极PE的接合界面处的剥离。并且，根据本实施方式，由于焊盘PD与柱状电极PE的接合界面处的紧贴性不因探针痕迹PM而受到影响，因此还能够缓和针体的接触次数限制。
接下来，例如，如图12所示，本实施方式的第2特征点在于，相对于开口区域OP2的外形尺寸(平面尺寸)，大幅增大柱状电极PE的外形尺寸(平面尺寸)。换句话说，本实施方式的第2特征点在于，相比与焊盘PD的长边并行的开口区域OP2的边，使平面形状由四边形构成的柱状电极PE的各边中的、特别是与焊盘PD的长边并行的柱状电极PE的边的长度大幅增长。即，如图13所示，在具有形成于焊盘开口区域OP2上的第1部分和从开口区域OP2上向探针区域上延伸的第2部分的柱状电极PE中，使形成为与保护绝缘膜PIF接触的第2部分以靠近探针区域PBR内的形成有探针痕迹PM的部分的方式扩展。
由此，本实施方式的柱状电极PE能够通过第1部分与从开口区域OP2露出的焊盘PD的表面区域接触，并且还能够通过第2部分增加与保护绝缘膜PIF接触的区域。换句话说，使柱状电极PE的第2部分朝向探针痕迹PM延伸，增大柱状电极PE的阻挡导体膜BCF与保护绝缘膜PIF的接触面的面积，由此强化了柱状电极PE与保护绝缘膜PIF的接合强度。由此，能够补强焊盘PD与柱状电极PE的接合部分处的接合强度，其结果，能够抑制焊盘PD与柱状电极PE的接合界面处的剥离。
在本实施方式中，从柱状电极PE的多个电极端部中的、距探针痕迹PM最近的柱状电极PE的电极端部到与柱状电极PE的该电极端部同侧的开口区域OP2的开口端部为止的间隔，比从柱状电极PE的其他电极端部到与柱状电极PE的该其他电极端部同侧的开口区域OP2的开口端部为止的各个间隔大。具体而言，如图12所示，例如，在沿着X方向穿过柱状电极PE的中心位置CEN(PE)与开口区域OP2的中心位置CEN(OP2)的直线上，从柱状电极PE的电极端部EE1到开口区域OP2的开口端部OE1为止的间隔，比从柱状电极PE的与柱状电极PE的电极端部EE1相对的电极端部EE2到开口区域OP2的开口端部OE2为止的间隔大。
基于该情况，根据本实施方式的柱状电极PE，能够充分确保柱状电极PE的阻挡导体膜BCF与保护绝缘膜PIF的接合部分的面积，因此能够抑制焊盘PD与柱状电极PE的接合界面处的剥离。并且，在本实施方式中，由于与开口区域OP2的平面尺寸相比，扩张了柱状电极PE的平面尺寸，因此，柱状电极PE与形成于布线衬底WB的接合指形部FNG的接合部分的面积增加，柱状电极PE与接合指形部FNG的接合部分的强度也增加，还能够防止在接合指形部FNG与柱状电极的接合界面产生的剥离。
此外，在相关技术中，如图10所示，柱状电极PE的中心位置与开口区域OP2的中心位置一致，但在本实施方式中，如图13所示，柱状电极PE的中心位置与开口区域OP2的中心位置不一致。
具体而言，在图13和图15中，开口区域OP2的中心位置的X坐标相对于与接合指形部FNG相对的柱状电极PE的中心位置的X坐标偏移。根据其它见解，如图12所示，柱状电极PE的中心位置与开口区域OP2的中心位置的错位也能够在焊盘PD的长边方向上产生。这意味着：根据本实施方式的焊盘结构，由于开口区域OP2的中心位置与柱状电极PE的中心位置错位，导致在施加热负载所带来的应力时，力点的X坐标与作用点的X坐标错位。其结果，在本实施方式的焊盘结构中，施加于作用点的交变应力的大小变小。因此，在本实施方式的焊盘结构中，能够减小施加于柱状电极PE与焊盘PD的接合部分的应力的大小，由此，能够抑制焊盘PD与柱状电极PE的接合界面处的剥离。
换句话说，布线衬底WB、封固材料等材料的线膨胀系数比半导体芯片的线膨胀系数大。基于该情况，因温度循环试验等的热负载所引发的加热与冷却的反复进行，向介于接合指形部FNG与焊盘PD之间的柱状电极PE与焊盘PD的接合部分施加交变应力。此时，例如，在图9所示的相关技术的焊盘结构中，由于开口区域OP2的中心位置与柱状电极PE的中心位置一致，因此，如图10所示，力点的X坐标与作用点的X坐标一致。即，在相关技术的焊盘结构中，力点的X坐标与作用点的X坐标一致，在该情况下，施加于作用点的交变应力的大小增大。由此，在图9所示的相关技术的焊盘结构中，向柱状电极PE与焊盘PD的接合部分施加较大的应力，容易在焊盘PD与柱状电极PE的接合界面产生剥离。
与此相对，在图13和图15所示的本实施方式的焊盘结构中，通过使柱状电极PE从开口区域OP2朝向探针痕迹PM延伸，开口区域OP2的中心位置与柱状电极PE的中心位置错位，因此，在施加热负载所引发的应力时，力点的X坐标与作用点的X坐标错位。力点的X坐标与作用点的X坐标错位意味着：与力点的X坐标和作用点的X坐标一致的情况相比，施加于作用点的交变应力的大小变小。即，由于在力点与作用点一致的情况下，施加于作用点的应力的大小增大，因此在本实施方式中，有意地研究了使开口区域OP2的中心位置与柱状电极PE的中心位置错开，以使得力点与作用点不一致。因此，在本实施方式的焊盘结构中，与相关技术的焊盘结构相比，能够减小施加于柱状电极PE的与焊盘PD接合的接合部分的应力的大小，由此，能够抑制焊盘PD与柱状电极PE的接合界面处的剥离。
如上，本实施方式的半导体器件具有第1特征点与第2特征点，但这些特征点并非彼此独立，而是彼此具有有机的相关性。以下对这点进行说明。
例如，第1特征点的技术构思是着眼于如下点的构思：若在从开口区域OP2露出的焊盘PD的表面区域内形成探针痕迹PM，则探针痕迹PM所引发的焊盘PD与柱状电极PE的接合界面处的剥离变得显著。
并且，从最大限度发挥第1特征点的技术意义的观点出发，期望尽可能使探针痕迹PM的位置与开口区域OP2的位置分离。其原因在于，由于设想探针痕迹PM的位置以某种程度存在偏差，因此即便探针痕迹PM的位置产生偏差，为了不在开口区域OP2的内部形成探针痕迹PM，也需要使探针痕迹PM的位置与开口区域OP2的位置分离。
因此，在本实施方式中，如图12所示，探针痕迹PM与开口区域OP2以在焊盘PD的长边方向上排列的方式配置，并且，在焊盘PD的一方的短边侧(图12的左侧的短边)形成探针痕迹PM，并且，在焊盘PD的另一方的短边侧(图12的右侧的短边)形成有开口区域OP2。换句话说，如图12所示，柱状电极PE的电极端部EE1和电极端部EE2与开口区域OP2的开口端部OE1和开口端部OE2沿着焊盘PD的长边方向排列。由此，根据本实施方式，能够使探针痕迹PM的位置与开口区域OP2的位置充分分离，根据该结构，最大限度发挥了第1特征点的技术意义。
另一方面，在采用第1特征点的结构的情况下，需要使探针痕迹PM与开口区域OP2重叠，这意味着，需要在有限的外形尺寸的焊盘PD的表面区域内，确保与从开口区域OP2露出的焊盘PD的表面区域不同的探针区域PBR。其结果，在焊盘PD的表面区域内，与相关技术相比，必须减小从开口区域OP2露出的焊盘PD的表面区域。即，在本实施方式中，采用上述第1特征点的结果是，与相关技术相比，开口区域OP2的平面尺寸变小。
根据该情况，例如，若如图8所示的相关技术那样采用俯视时与开口区域OP2几乎相同大小的柱状电极PE作为本实施方式的柱状电极PE，则如上所述，本实施方式的开口区域OP2的平面尺寸变小，结果是柱状电极PE的平面尺寸也变小。其结果，柱状电极PE的接合部分的面积减小，容易产生柱状电极PE的接合部分的剥离。
因此，在本实施方式中，在采用第1特征点的同时进行了其他改进。该改进点是上述第2特征点。即，第2特征点的技术构思是着眼于使柱状电极PE的接合部分的面积增加这一点的构思。为了具体实现该构思，本实施方式的柱状电极PE除了具有形成在从开口区域OP2露出的焊盘PD的较小的表面区域上的第1部分之外，还具有从开口区域OP2上向探针区域PBR上延伸且形成为与保护绝缘膜PIF接触的第2部分。
此时，柱状电极PE的第2部分可以考虑以如下方式构成：例如在图12中，柱状电极PE的第2部分从开口区域OP2的长边大幅度伸出并延伸。然而，在该结构中，从相邻的焊盘PD分别伸出的柱状电极PE接触的隐患增高，为了防止相邻的柱状电极PE的接触，需要扩大焊盘PD之间的间距。其结果，担心半导体芯片的尺寸增大。因此，柱状电极PE构成为从开口区域OP2的长边大幅伸出并延伸并非良策。
因此，接下来考虑的是，例如在图12中，考虑将柱状电极PE的第2部分构成为从最远离探针痕迹PM一侧的开口区域OP2的短边伸出并延伸。然而，在该结构中，特别是在形成于半导体芯片的端边的焊盘PD中，最远离探针痕迹PM一侧的焊盘PD的短边形成在半导体芯片的端边附近。因此，半导体芯片的端边与焊盘PD的短边的间隔变窄，柱状电极PE从半导体芯片的端边伸出的隐患增高。其结果，担心包括柱状电极PE的半导体芯片的尺寸增大。因此，柱状电极PE构成为从最远离探针痕迹PM一侧的开口区域OP2的短边大幅伸出并延伸也不是良策。
因此，考虑在充分发挥第1特征点的技术意义的同时，使由焊盘PD与柱状电极PE构成的焊盘结构的尺寸收敛于焊盘PD的尺寸而具体实现第2特征点的结构是图12和图13所示的本实施方式的焊盘结构。即，根据本实施方式的焊盘结构，柱状电极PE除了形成在开口区域OP2上的第1部分之外，还具有从开口区域OP2上向探针区域PBR上延伸、且形成为与保护绝缘膜PIF接触的第2部分。具体而言，由于本实施方式的柱状电极PE具有朝向探针痕迹PM延伸的第2部分，因此能够增加柱状电极PE的接合部分的面积。换句话说，通过本实施方式的柱状电极PE具有朝向探针痕迹PM延伸的第2部分而发挥第2特征点的技术意义。
此外，根据本实施方式的第2特征点，柱状电极PE的中心位置容易从开口区域OP2的中心位置向探针痕迹侧偏离，由此，在施加热负载所带来的应力时，也容易发挥减小施加于作用点的交变应力的大小的效果。
这样，根据本实施方式，通过具有第1特征点与第2特征点，并且考虑这些特征点的有机相关性，具体实现了本实施方式的焊盘结构。其结果，根据本实施方式，分别最大限度发挥了第1特征点所特有的优点和第2特征点所特有的优点。换句话说，根据本实施方式，根据第1特征点与第2特征点的协同效应，能够有效地抑制因上述第1重要因素与第2重要因素所导致的焊盘PD与柱状电极PE的接合界面处的剥离。因此，根据本实施方式的半导体器件，即便是因温度循环试验等而施加热负载的情况，也能够降低焊盘PD与柱状电极PE的接合界面处的剥离所导致的半导体器件的可靠性的降低。换言之，根据本实施方式，能够提供对热负载所带来的应力耐受性方面优异的可靠性高的半导体器件。
＜实施方式的半导体器件的制造方法＞
本实施方式的半导体器件如上述那样构成，以下，参照附图对其制造方法进行说明。
图17是表示半导体晶片WF的布局结构的平面图。如图17所示，半导体晶片WF形成为大致圆盘形状，在内部区域具有多个芯片区域CR。在多个芯片区域CR中分别形成有以场效应晶体管为代表的半导体元件与多层布线层，这些多个芯片区域CR由划线区域SCR划分。在本实施方式中，如图17所示，准备具有矩形形状的芯片区域CR、和划分芯片区域CR的划线区域SCR的半导体晶片(半导体衬底)WF。在该阶段中，在半导体晶片WF的多个芯片区域CR分别形成以场效应晶体管为代表的半导体元件，在该半导体元件的上方，例如通过镶嵌法形成有由铜布线构成的多层布线层。并且，在以下的工序中，从在多个芯片区域CR各自的多层布线层的最上层形成焊盘的工序开始说明。
首先，如图18所示，在形成于半导体晶片的芯片区域上的层间绝缘膜IL上形成焊盘PD。具体而言，在层间绝缘膜IL上形成例如以铝作为主要成分的导体膜，之后，通过使用光刻技术和蚀刻技术，将该导体膜图案化，形成焊盘PD。
这里，在本说明书中，“主要成分”是指构成部件(层、膜)的构成材料中、包含最多的材料成分，例如“以铝为主要成分的焊盘PD”是指焊盘PD的材料包含铝(Al)最多。本说明书中使用称为“主要成分”的术语的意图在于，例如用于表示焊盘PD基本上由铝构成，但是不排除另外包含不纯物质的情况。
例如，对于本说明书中所说的以铝作为主要成分的导体膜，以不仅包括是纯铝膜的情况，还包括在铝中添加有硅的铝合金膜(AlSi膜)、在铝中添加了硅与铜的铝合金膜(AlSiCu膜)的广义概念使用。因此，这些含有铝合金膜的焊盘PD也包含于“以铝作为主要成分的焊盘PD”。
接下来，以覆盖焊盘PD的方式在层间绝缘膜IL上形成表面保护膜PAS。表面保护膜PAS例如由氧化硅膜与氮化硅膜的层叠膜形成，例如，能够使用CVD(ChemicalVaporDeposition)法而形成。然后，通过使用光刻技术和蚀刻技术，对表面保护膜PAS进行图案形成。表面保护膜PAS的图案形成以在表面保护膜PAS上形成使焊盘PD的表面区域的一部分开口的开口区域OP1的方式进行。
接着，通过将针体按压于从开口区域OP1露出的焊盘PD的表面区域，对分别形成于多个芯片区域的集成电路实施电特性检查。以下，对该工序进行说明。
图19是放大表示存在于半导体晶片的芯片区域CR的一部分的示意图。如图19所示，在芯片区域CR中，例如以两列的交错配置形成有多个焊盘PD，通过将针体按压于该多个焊盘PD各自的探针区域来实施电特性检查。
但是，在该阶段中，还没有形成保护绝缘膜PIF，形成于保护绝缘膜PIF的开口区域OP2也没有形成。因此，难以判断焊盘PD的表面区域中的哪个区域是开口区域OP2以外的探针区域PBR。即，在本实施方式中，需要将针体按压于焊盘PD的表面区域中的探针区域PBR，但在尚未形成开口区域OP2的阶段难以确定探针区域PBR。在该情况下，存在针体没有按压于焊盘PD的探针区域PBR而是按压于开口区域OP2的可能性。
因此，在本实施方式中，如图19所示，作为确定探针区域的标记，沿着多个焊盘PD的排列方向以与焊盘PD并列的方式设置有的虚设焊盘DP。即，在本实施方式中，虚设焊盘DP设计为用于确定形成开口区域OP2之前的焊盘PD的表面区域内的探针区域PBR的位置。具体而言，如图20所示，以在使虚设焊盘DP的区域AR沿着焊盘PD的排列方向(Y方向)平行移动时与虚设焊盘的区域AR重叠的焊盘PD的区域BR包含于焊盘PD的探针区域PBR的方式配置虚设焊盘DP。
因此，例如图21所示，通过调整针体的位置，以使得针体与虚设焊盘DP接触，在焊盘PD中，针体必然按压于探针区域PBR。即，由于多个针体配置为沿着多个焊盘PD的排列方向并列，因此在多个针体中的一个与虚设焊盘DP的表面区域接触的情况下，按压于焊盘PD的针体按压于当使虚设焊盘DP的表面区域沿着焊盘PD的排列方向平行移动时与虚设焊盘DP的表面区域重叠的焊盘PD的表面区域。由此，若将虚设焊盘DP配置为，在使虚设焊盘DP的表面区域沿着焊盘PD的排列方向平行移动时，与虚设焊盘DP的表面区域重叠的焊盘PD的表面区域包含于探针区域PBR，则针体自动地按压于焊盘PD的探针区域PBR。因此，根据本实施方式，即使在未形成开口区域OP2的阶段，针体也不会按压于焊盘PD的表面区域中的开口区域OP2，而是可靠地按压于探针区域PBR。
根据以上情况，在本实施方式的芯片区域设置有虚设焊盘DP，如图21所示，在该虚设焊盘DP上也形成按压针体所带来的痕迹、即探针痕迹PM。并且，如图21所示，在使形成于虚设焊盘DP的探针痕迹PM的位置沿着焊盘PD的排列方向(Y方向)平行移动时，形成于虚设焊盘的探针痕迹PM的位置与形成于焊盘PD的探针痕迹PM的位置重叠。
此外，虚设焊盘DP例如在芯片区域(半导体芯片)中设置有两处。具体而言，如图7所示，对应于以两列交错配置的方式进行配置的多个焊盘PD中的、配置在外侧的焊盘(外周焊盘)的虚设焊盘DP与对应于配置在内侧的焊盘(内周焊盘)的虚拟焊盘DP配置在对角线上。即，对应于外周焊盘的虚设焊盘DP配置为与外周焊盘并列，对应于内周焊盘的虚设焊盘DP配置为与内周焊盘并列。其结果，能够将针体的位置调整为将针体按压于与外周焊盘对应的虚设焊盘DP上，并且能够将针体的位置调整为将针体也按压于配置在对角线上且与内周焊盘对应的虚设焊盘DP上。由此，在以两列交错配置的方式进行配置的多个焊盘PD中的全部焊盘PD中，能够将针体按压于探针区域PBR，并且还能够同时进行针体的旋转方向上的位置调整。
这样一来，通过将针体按压于多个焊盘PD各自的探针区域PBR来实施电特性检查。其结果，如图22所示，形成将针体按压在形成于芯片区域CR的多个焊盘PD和虚设焊盘DP的痕迹即探针痕迹PM。例如图23所示，在焊盘PD的表面区域(探针区域)形成有探针痕迹PM。
接着，如图24所示，形成覆盖焊盘PD的表面区域的保护绝缘膜PIF。该保护绝缘膜PIF例如由聚酰亚胺树脂膜形成，例如，能够通过涂敷法而形成。之后，使用光刻技术和蚀刻技术在保护绝缘膜PIF上形成开口区域OP2。焊盘PD的表面区域从该开口区域OP2露出。此时，在本实施方式中，由于探针痕迹PM形成于开口区域OP2以外的探针区域，因此，探针痕迹PM不从开口区域OP2露出，而是由保护绝缘膜PIF覆盖。
接下来，如图25所示，在形成开口区域OP2的保护绝缘膜PIF上形成阻挡导体膜BCF。阻挡导体膜BCF例如由氮化钛膜(TiN膜)、钛膜(Ti膜)、钛钨膜(TiW膜)等形成，例如，能够通过使用溅射法而形成。
并且，如图26所示，在向阻挡导体膜BCF上涂敷抗蚀剂膜PR1之后，使用光刻技术，对抗蚀剂膜PR1进行图案形成。抗蚀剂膜PR1的图案形成以使柱状电极形成区域开口的方式进行。
接着，如图27所示，通过将阻挡导体膜BCF用作电极膜的电解电镀法，以填埋抗蚀剂膜PR1的开口区域的方式将铜膜CF、镍膜NF、焊锡膜SF连续形成。之后，如图28所示，例如，通过灰化(ashing)技术除去抗蚀剂膜PR1，此外，例如通过湿式蚀刻除去因除去抗蚀剂膜PR1而露出的阻挡导体膜BCF，由此，能够形成由阻挡导体膜BCF、铜膜CF、镍膜NF、焊锡膜SF构成的柱状电极PE。然后，如图29所示，例如，通过实施热处理(回流焊)而使形成在柱状电极PE的最上层的焊锡膜SF熔融，将焊锡膜SF的表面形状形成为圆形形状。通过如上这样做，根据本实施方式，能够在形成于半导体晶片的芯片区域的多个焊盘PD上分别形成与焊盘PD电连接的柱状电极PE。
之后，切割对形成于半导体晶片上的多个芯片区域进行划分的划线区域，而使多个芯片区域单片化，由此能够制造出半导体芯片。以下，对将半导体芯片安装在布线衬底上的工序进行说明。
首先，准备形成有多个布线衬底WB的多件同时加工衬底MB。例如，图30表示形成有多个布线衬底WB的多件同时加工衬底MB的平面图。如图30所示，多件同时加工衬底MB例如采用多个布线衬底WB相互呈阵列状连接的结构。虽未图示，但在这些布线衬底WB上分别形成有例如由铜材料构成的端子(接合指形部)，在端子的上表面、侧面形成有金膜(Au膜)。这里，例如，也存在镍膜(Ni膜)、钯膜(Pd膜)介于端子与金膜之间的情况。另外，在端子的上表面、侧面既可以形成由锡(Sn)、SnAg(锡银)等构成的焊锡膜，另外也可以实施有机可焊性保护层处理(OSP处理)。
接下来，如图31所示，在形成于多件同时加工衬底MB的多个布线衬底各自的表面上，配置作为封固材料的先涂敷树脂膜NCF。然后，如图32所示，与形成于多件同时加工衬底MB的多个布线衬底分别对应地，以柱状电极PE与多件同时加工衬底MB的表面相对的朝向，将半导体芯片CHP搭载在先涂敷树脂膜NCF上。此时，半导体芯片CHP被压入先涂敷树脂膜NCF，形成于半导体芯片CHP的柱状电极PE与形成于多件同时加工衬底MB的端子(未图示)接触。在该状态下，通过以高于焊锡熔点的温度进行加热，使形成于柱状电极PE的前端部的焊锡膜与端子连接，并且，先涂敷树脂膜NCF热固化，从而半导体芯片CHP与多件同时加工衬底MB之间被先涂敷树脂膜NCF封固。这里，也可以在先涂敷树脂膜NCF未充分固化的情况下，例如通过烘箱再加热。
此外，在本实施方式中，说明了使用先涂敷树脂膜NCF作为封固材料的例子，但封固材料不局限于此，例如，也可以使用先涂敷树脂浆。另外，封固材料也可以在将半导体芯片CHP搭载于多件同时加工衬底MB上之后，利用毛细管现象使底部填充材料浸透到半导体芯片CHP与多件同时加工衬底MB之间，还可以通过压注模(transfermold)技术向半导体芯片CHP与多件同时加工衬底MB之间注入树脂。并且，在本实施方式中，说明了如图31所示那样在多件同时加工衬底MB上配置先涂敷树脂膜NCF的例子，但是，例如也可以向半导体芯片CHP粘贴先涂敷树脂膜NCF。
接着，如图33所示，在多件同时加工衬底MB的背面(与搭载有半导体芯片的面相反侧的面)安装作为外部连接端子发挥功能的多个焊锡球SB。在该工序中，也实施热处理。之后，如图34所示，通过切割多件同时加工衬底MB而使多件同时加工衬底MB单片化为多个布线衬底WB。通过如上这样做，根据本实施方式，能够制造出在布线衬底WB上安装有半导体芯片CHP的半导体器件。
在以上的说明中，表示了使用多件同时加工衬底的情况下的制造方法，但也可以利用预先被单片化的衬底进行制造。
这里，在本实施方式的半导体器件的制造方法中，如上所述，例如，出于为了与形成于多件同时加工衬底的端子连接而使形成于柱状电极PE的前端部的焊锡膜熔融的目的、使先涂敷树脂膜NCF热固化的目的而施加热负载(加热处理)。另外，在向多件同时加工衬底MB的背面安装多个焊锡球SB时也施加热负载。此外，在制造半导体器件之后，实施作为可靠性试验的温度循环试验，通过该温度循环试验向半导体器件施加热负载。这样，本实施方式的半导体器件在各种制造工序中被施加热负载。
关于这一点，由于本实施方式的半导体器件具有第1特征点与第2特征点，因此，形成为焊盘PD与柱状电极PE的接合界面不易因热负载所带来的应力而断裂的焊盘结构。由此，根据本实施方式的半导体器件，能够提高针对温度循环试验等的热负载的耐受性，由此能够提高半导体器件的可靠性。
＜变形例1＞
接下来，对实施方式的变形例1进行说明。图35是表示本变形例1的焊盘结构的平面图，图36是由图35的A－A线剖切而得到的剖视图。如图35和图36所示，在焊盘PD的探针区域PBR形成有探针痕迹PM。换句话说，在本变形例1中，与实施方式相同，在从开口区域OP2露出的焊盘PD的表面区域内也未形成探针痕迹PM。换言之，在本变形例1中，与实施方式相同，在探针区域PBR也形成有探针痕迹PM。根据该情况，在本变形例1中，也能够有效地抑制探针痕迹PM所引起的焊盘PD与柱状电极PE的接合界面处的剥离。
特别是，在该情况下，由于焊盘PD与柱状电极PE的接合界面处的紧贴性不会因探针痕迹PM而受到影响，因此能够缓和针体的接触次数限制。其结果，例如，能够如本变形例1那样使针体与焊盘PD多次接触来实施电特性检查。在该情况下，如图35和图36所示，在本变形例1中，在焊盘PD的探针区域PBR上形成多个探针痕迹PM。
这里，在本变形例1中，如图35所示，也由于开口区域OP2与探针痕迹PM配置为在焊盘PD的长边方向上并列，因此能够使探针痕迹PM与开口区域OP2的距离拉开。因此，即便是存在位置偏差的多个探针痕迹PM形成于焊盘PD的探针区域PBR的情况下，也能够防止探针痕迹PM形成在开口区域OP2内。
＜变形例2＞
接着，对实施方式的变形例2进行说明。图37是表示本变形例2的焊盘结构的平面图，图38是在图37的A－A线剖切而得到的剖视图。如图37所示，在本变形例2中，与实施方式相同，探针痕迹PM也形成于探针区域PBR，但是，此外，该探针痕迹PM形成为俯视时被柱状电极PE包围在内。进一步详细而言，在从开口区域OP2上向探针区域PBR上延伸的柱状电极的第2部分内包围探针痕迹PM。在该情况下，探针痕迹PM本身也形成于焊盘PD的探针区域PBR，并且如图38所示，在探针痕迹PM与柱状电极PE之间夹有保护绝缘膜PIF，因此在本变形例2的焊盘结构中，也能够有效地抑制探针痕迹PM所引起的焊盘PD与柱状电极PE的接合界面处的剥离。
此外，在本变形例2中，说明了探针痕迹PM在俯视时被完全包围于从开口区域OP2上向探针区域PBR上延伸的柱状电极的第2部分之内的例子，但是，例如也可以是探针痕迹PM在俯视时与柱状电极PE的第2部分局部重叠的情况。
＜变形例3＞
接下来，对实施方式的变形例3进行说明。图39是表示本变形例3的焊盘结构的平面图，图40是在图39的A－A线剖切而得到的剖视图。在实施方式中，如图12和图13所示，说明了使柱状电极PE的中心位置与开口区域OP2的中心位置在X方向上错位的例子。与此相对，在本变形例3中，如图39和图40所示，使柱状电极PE的中心位置与开口区域OP2的中心位置在Y方向上错位。换言之，在本变形例3中，在焊盘PD的短边方向产生与接合指形部FNG相对的柱状电极PE的中心位置和开口区域OP2的中心位置的偏离。
例如，通过温度循环试验等的热负载所引起的加热与冷却的反复，由于布线衬底WB的线膨胀系数比半导体芯片的线膨胀系数大，因此，因该线膨胀系数的不同而对夹在接合指形部FNG和焊盘PD之间的柱状电极PE与焊盘PD的接合部分施加交变应力。此时，例如，在接合指形部FNG与焊盘PD之间产生X方向上的交变应力的情况下，如实施方式那样使柱状电极PE的中心位置与开口区域OP2的中心位置在X方向上错位的结构是有效的，例如，应用于配置在从半导体芯片的角部离开的边(例如右边)的中心部的焊盘PD是有效的。与此相对，在配置于半导体芯片的角部附近的焊盘PD中，由于在接合指形部FNG与焊盘PD之间产生的交变应力的Y方向上的成分也增大，因此在该情况下，如本变形例3那样在Y方向上增加柱状电极PE与保护绝缘膜PIF的接触面的面积，使柱状电极PE的中心位置与开口区域OP2的中心位置在Y方向上错位的结构是有效的。
在本变形例3的情况下，不是在沿着上述实施方式中叙述的X方向的直线上，而是在沿着Y方向(未图示)的直线上，将一方的柱状电极PE的电极端部与位于其附近的开口区域OP2的开口端部的间隔比另一方的柱状电极PE的电极端部与位于其附近的开口区域OP2的开口端部的间隔大的部分构成在柱状电极PE内。因此，通过在Y方向上增加柱状电极PE与保护绝缘膜PIF的接触面的面积，其结果，开口区域OP2的中心位置与柱状电极PE的中心位置在Y方向上错位，因此在施加热负载所带来的应力时，力点的Y坐标与作用点的Y坐标错位。通过增加Y方向的柱状电极PE与保护绝缘膜PIF的接触面的面积，能够强化柱状电极PE与保护绝缘膜PIF的接合强度，由此，能够补强焊盘PD与柱状电极PE的接合部分处的接合强度，其结果，能够抑制焊盘PD与柱状电极PE的接合界面处的剥离。并且，由于力点的Y坐标与作用点的Y坐标错位，因此意味着：与力点的Y坐标与作用点的Y坐标一致的情况相比，施加于作用点的交变应力的大小变小。因此，在本变形例3的焊盘结构中，尤其在配置于半导体芯片的角部附近的焊盘PD中，能够减小施加于柱状电极PE与焊盘PD的接合部分的应力的大小，由此，能够抑制焊盘PD与柱状电极PE的接合界面处的剥离。
＜变形例4＞
接着，对实施方式的变形例4进行说明。图41是表示本变形例4的焊盘结构的平面图。在本变形例4中，如图41所示，在X方向和Y方向上增加柱状电极PE与保护绝缘膜PIF的接触面的面积，使柱状电极PE的中心位置与开口区域OP2的中心位置在X方向和Y方向上错位。换言之，在本变形例4中，与接合指形部FNG相对的柱状电极PE的中心位置与开口区域OP2的中心位置的错位在焊盘PD的长边方向与短边方向双方产生。这里，在配置于半导体芯片的角部附近的焊盘PD中，由于产生于接合指形部FNG与焊盘PD之间的交变应力的X方向的成分和Y方向的成分双方增大，因此，如本变形例4这样使柱状电极PE的中心位置与开口区域OP2的中心位置在X方向和Y方向双方均错位的结构是有效的。即，作为针对配置于半导体芯片的角部附近的焊盘PD的焊盘结构，优选本变形例4的结构。
在本变形例4的情况下，通过在X方向和Y方向上增加柱状电极PE与保护绝缘膜PIF的接触面的面积，能够强化柱状电极PE与保护绝缘膜PIF的接合强度，由此，能够补强焊盘PD与柱状电极PE的接合部分处的接合强度，其结果，能够抑制焊盘PD与柱状电极PE的接合界面处的剥离。并且，在本变形例4中，开口区域OP2的中心位置与柱状电极PE的中心位置在X方向和Y方向上错位。因此，在施加基于热负载的应力时，力点的X坐标与作用点的X坐标错位，并且力点的Y坐标与作用点的Y坐标也错位。因此，在与配置于半导体芯片的角部附近的焊盘PD连接的接合指形部FNG中，具有产生于接合指形部FNG与焊盘PD之间的交变应力在X方向和Y方向双方均产生的趋势。由此，通过将本变形例4的焊盘结构用于配置在半导体芯片的角部附近的焊盘PD，能够减小施加于柱状电极PE与焊盘PD的接合部分的应力的大小，由此，能够抑制焊盘PD与柱状电极PE的接合界面处的剥离。
＜变形例5＞
接下来，对实施方式的变形例5进行说明。图42是表示本变形例5的焊盘结构的平面图。在实施方式中，说明了如图12所示那样在焊盘PD的长边方向(X方向)上的右侧形成开口区域OP2，并且在左侧形成探针痕迹PM的焊盘结构，但也可以如图42所示的本变形例5那样采用在焊盘PD的长边方向(X方向)上的左侧形成开口区域OP2，并且在右侧形成探针痕迹PM的焊盘结构。
具体而言，例如图11所示，考虑将实施方式的焊盘结构应用于以两列交错配置的方式进行配置的多个焊盘中的外周焊盘。另一方面，考虑将本变形例5的焊盘结构应用于以两列交错配置的方式进行配置的多个焊盘中的内周焊盘。
＜变形例6＞
接着，对实施方式的变形例6进行说明。图43是表示本变形例6的焊盘结构的平面图。在图43中，在局部覆盖焊盘PD的表面保护膜(省略图示)的一部分形成有凸部CVX。通过该凸部CVX，能够在焊盘PD的X方向上区分凸部CVX的右侧区域与凸部CVX的左侧区域。换句话说，能够以凸部CVX作为标记，将凸部CVX的右侧区域识别为形成有开口区域OP2的区域，并且，将凸部CVX的左侧区域识别为构成探针区域PBR的一部分的部分区域PRT所形成的区域。
例如，在将针体按压于焊盘PD来实施电特性检查的阶段，尚未形成保护绝缘膜PIF，形成于保护绝缘膜PIF的开口区域OP2也未形成。因此，难以判断焊盘PD的表面区域中的哪个区域是开口区域OP2以外的探针区域PBR。关于这一点，在本变形例6中，由于在局部覆盖焊盘PD的表面保护膜的一部分形成有凸部CVX，因此能够以凸部CVX作为标记，将凸部CVX的右侧区域识别为开口区域OP2所形成的区域，并且，将凸部CVX的左侧区域识别为构成探针区域PBR的一部分的部分区域PRT所形成的区域。其结果，根据本变形例6，不像实施方式那样设置虚设焊盘DP，而通过以凸部CVX作为标记，将针体按压于凸部CVX的左侧区域(部分区域PRT)，由此针体自动地按压于焊盘PD的开口区域OP2以外的探针区域PBR。通过如上这样做，根据本变形例6，能够防止在焊盘PD的表面区域中的、开口区域OP2内形成探针痕迹PM。
＜变形例7＞
接下来，对实施方式的变形例7进行说明。图44是表示本变形例7的半导体器件SA2的安装结构的剖视图。在图44中，本变形例7的半导体器件SA2具有布线衬底WB，在该布线衬底WB的背面形成有多个焊锡球SB。另一方面，在布线衬底WB的表面搭载有半导体芯片CHP1，形成于半导体芯片CHP1的柱状电极PE与配置在布线衬底WB的表面的端子(接合指形部)(未图示)连接。并且，在半导体芯片CHP1与布线衬底WB的间隙填充有封固材料UF。
此外，在本变形例7的半导体器件SA2中，在半导体芯片CHP1上层叠配置有半导体芯片CHP2，半导体芯片CHP2与布线衬底WB例如通过由金线构成的导线W电连接。并且，以覆盖层叠配置的半导体芯片CHP1和半导体芯片CHP2的方式形成有封固树脂MR。在这样构成的本变形例7的半导体器件SA2中，半导体芯片CHP1也通过柱状电极PE与布线衬底WB连接，这方面例如与图2所示的实施方式的半导体器件SA相同，因此在本变形例7的半导体器件SA2中，也能够应用实施方式的技术构思。
特别是，在本变形例7中，存在封固树脂MR，由于在形成该封固树脂MR的工序中也施加热负载，因此，在本变形例7中应用实施方式的技术构思的技术意义增大。
此外，虽未图示，但实施方式的技术构思能够广泛应用于例如具有散热板的半导体器件、在第1半导体器件上搭载有其他第2半导体器件的所谓POP(PackageOnPackage)结构的半导体器件等。
以上，根据该实施方式具体说明了由本发明的发明人完成的发明，但本发明不限定于上述实施方式，能够在不脱离其宗旨的范围内进行各种变更，这自不待言。
例如，在上述实施方式中，作为半导体器件的封装形态，列举了BGA(BallGridArray)为例进行说明，但上述实施方式的技术构思也能够应用于被称作LGA(LandGridArray)的封装形态。

Claims (18)

1.一种半导体器件，包括：
(a)具有第一面和形成于所述第一面的接合指形部的布线衬底；
(b)半导体芯片，其具有：主表面、形成于所述主表面上的焊盘、形成于所述焊盘上的保护绝缘膜和形成于从所述保护绝缘膜露出的所述焊盘的开口区域上的柱状电极，所述半导体芯片以所述主表面与所述布线衬底的所述第一面相对的方式经由所述柱状电极与所述布线衬底的所述接合指形部电连接，
在由所述保护绝缘膜覆盖的所述焊盘的探针区域形成有探针痕迹，
所述柱状电极具有：
形成于所述开口区域上的第一部分；和
形成于覆盖所述探针区域的所述保护绝缘膜上的第二部分，
所述开口区域的中心位置从与所述接合指形部相对的所述柱状电极的中心位置偏移。
2.如权利要求1所述的半导体器件，其中，
所述探针区域为所述开口区域以外的区域、且为在除去了所述保护绝缘膜的情况下露出的所述焊盘的表面区域。
3.如权利要求1所述的半导体器件，其中，
所述柱状电极的所述第二部分朝向所述探针痕迹延伸。
4.如权利要求3所述的半导体器件，其中，
在俯视观看时，所述柱状电极的所述第二部分将所述探针痕迹包围在内。
5.如权利要求1所述的半导体器件，其中，
所述焊盘为长方形形状，
所述开口区域和所述探针痕迹在所述焊盘的长边方向上排列。
6.如权利要求5所述的半导体器件，其中，
与所述接合指形部相对的所述柱状电极的中心位置与所述开口区域的中心位置之间的偏移在所述焊盘的长边方向上产生。
7.如权利要求1所述的半导体器件，其中，
在所述半导体芯片上形成有虚设焊盘，
所述虚设焊盘具有确定形成所述开口区域前的所述焊盘的表面区域内的所述探针区域的位置的功能。
8.如权利要求7所述的半导体器件，其中，
所述虚设焊盘在所述半导体芯片上沿多个所述焊盘的排列方向配置，
所述虚设焊盘配置成：在使所述虚设焊盘的表面区域沿所述排列方向平行移动时，与所述虚设焊盘的表面区域重合的所述焊盘的表面区域包含于所述焊盘的所述探针区域。
9.如权利要求1所述的半导体器件，其中，
具有以部分覆盖所述焊盘的方式形成于所述主表面上的表面保护膜，
从所述表面保护膜露出的所述焊盘的露出区域由所述开口区域和所述探针区域构成，
在所述表面保护膜上形成有凸部，该凸部具有在俯视观看时对所述开口区域和构成所述探针区域的一部分的部分区域进行区别的功能。
10.一种半导体器件，包括：
(a)具有第一面和形成于所述第一面的接合指形部的布线衬底；
(b)半导体芯片，其具有：主表面、形成于所述主表面上的焊盘、形成于所述焊盘上的保护绝缘膜和形成于从所述保护绝缘膜露出的所述焊盘的开口区域上的柱状电极，所述半导体芯片以所述主表面与所述布线衬底的所述第一面相对的方式经由所述柱状电极与所述布线衬底的所述接合指形部电连接，
在由所述保护绝缘膜覆盖的所述焊盘的探针区域形成有探针痕迹，
所述柱状电极具有：
形成于所述开口区域上的第一部分；和
形成于覆盖所述探针区域的所述保护绝缘膜上的第二部分，
在俯视观看时，所述柱状电极具有所述柱状电极的多个电极端部之中、距所述探针痕迹最近的第一电极端部和与所述第一电极端部相对的第二电极端部，
在俯视观看时，所述开口区域具有所述开口区域的多个开口端部之中、距所述探针痕迹最近的第一开口端部和与所述第一开口端部相对的第二开口端部，
在俯视观看时，从所述柱状电极的所述第一电极端部到所述开口区域的所述第一开口端部为止的间隔，大于从所述柱状电极的所述第二电极端部到所述开口区域的所述第二开口端部为止的间隔。
11.如权利要求10所述的半导体器件，其中，
所述探针区域为所述开口区域以外的区域、且为在除去了所述保护绝缘膜的情况下露出的所述焊盘的表面区域。
12.如权利要求11所述的半导体器件，其中，
所述柱状电极的所述第二部分朝向所述探针痕迹延伸。
13.如权利要求12所述的半导体器件，其中，
在俯视观看时，所述柱状电极的所述第二部分将所述探针痕迹包围在内。
14.如权利要求10所述的半导体器件，其中，
所述焊盘为长方形形状，
所述开口区域和所述探针痕迹在所述焊盘的长边方向上排列。
15.如权利要求14所述的半导体器件，其中，
所述柱状电极的所述第一电极端部、所述第二电极端部、所述开口区域的所述第一开口端部和所述第二开口端部沿所述焊盘的所述长边方向排列。
16.如权利要求10所述的半导体器件，其中，
在所述半导体芯片上形成有虚设焊盘，
所述虚设焊盘具有确定形成所述开口区域前的所述焊盘的表面区域内的所述探针区域的位置的功能。
17.如权利要求16所述的半导体器件，其中，
所述虚设焊盘在所述半导体芯片上沿多个所述焊盘的排列方向配置，
所述虚设焊盘配置成：在使所述虚设焊盘的表面区域沿所述排列方向平行移动时，与所述虚设焊盘的表面区域重合的所述焊盘的表面区域包含于所述焊盘的所述探针区域。
18.如权利要求10所述的半导体器件，其中，
具有以部分覆盖所述焊盘的方式形成于所述主表面上的表面保护膜，
从所述表面保护膜露出的所述焊盘的露出区域由所述开口区域和所述探针区域构成，
在所述表面保护膜上形成有凸部，该凸部具有在俯视观看时对所述开口区域和构成所述探针区域的一部分的部分区域进行区别的功能。
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