CN105244319A - 应变SiGe沟道的倒梯形栅CMOS集成器件及制备方法 - Google Patents
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Abstract
本发明涉及一种应变SiGe沟道的倒梯形栅CMOS集成器件及制备方法，该制备方法包括:选取GOI衬底；生长N型应变SiGe层和N型Si帽层；采用刻蚀工艺形成隔离沟槽以划分出NMOS有源区和PMOS有源区；采用离子注入工艺在NMOS有源区表面注入P型离子形成P阱；光刻形成NMOS栅极区图形，采用离子束刻蚀工艺形成第一双梯形凹槽，光刻形成PMOS栅极区图形，采用离子束刻蚀工艺形成第二双梯形凹槽；生长氧化层以形成NMOS栅介质材料和PMOS栅介质材料；刻蚀NMOS栅介质材料采用离子注入工艺形成NMOS源漏区，刻蚀PMOS栅介质材料并采用离子注入工艺形成PMOS源漏区；生长栅极材料形成NMOS栅极和PMOS栅极；(i)金属化处理，并光刻漏极引线、源极引线和栅极引线，最终形成应变SiGe沟道的倒梯形栅CMOS集成器件。
Description
技术领域
本发明属于半导体集成电路技术领域，尤其涉及一种应变SiGe沟道的倒梯形栅CMOS集成器件及制备方法。
背景技术
半导体学是研究在固体(主要是半导体)材料上构成的微小型化电路,子系统及系统的电子学分支,是一门主要研究电子或离子在固体材料中的运动及应用并利用它实现信号处理功能的科学。半导体学是以实现电路和系统的集成为目的,它所实现的电路和系统又称为集成电路和集成系统,是微小型化的。半导体学的应用技术即为微电子技术,它是信息技术的关键所在。半导体技术的空间尺度通常是以微米和纳米为单位的。目前，半导体技术的发展水平和产业规模已成为一个国家经济实力的重要标志。
对半导体产业发展产生巨大影响的“摩尔定律”之处：集成电路芯片上的晶体管数目，约每18个月翻一番，性能也翻一番。40多年来，世界半导体产业始终按照这条定律不断地发展。但是，随着器件特征尺寸的不断减小，尤其是进入纳米尺寸之后，微电子技术的发展越来越逼近材料、技术和器件的极限，面临着巨大的挑战。当器件特征尺寸缩小到65nm以后，纳米尺寸器件中的短沟效应、强场效应、量子效应、寄生参量的影响，工艺参数误差等问题对器件泄露电流、压阈特性、开态/关态电流等性能的影响越来越突出，电路速度和功耗的矛盾也将更加严重。
为了解决上述问题，新材料、新技术和新工艺被应用，但效果并不十分理想。比如：隧穿二极管虽然电流开关比很高，但制作成本高，开态电流小；石墨烯材料载流子具有极高的迁移率，但禁带宽度过小的问题一直没有很好的得以解决。FinFET器件可以有效减小泄露电流，但是工艺复杂且器件电学提升效果有限。因此，如何制作一种高性能的CMOS集成器件就变得及其重要。
发明内容
因此，为解决现有技术存在的技术缺陷和不足，本发明提出一种应变SiGe沟道的倒梯形栅CMOS集成器件及制备方法。
具体地，本发明实施例提出的一种应变SiGe沟道的倒梯形栅CMOS集成器件的制备方法，包括：
(a)选取GOI衬底；
(b)在所述GOI衬底上生长N型应变SiGe层和N型Si帽层；
(c)在所述N型Si帽层表面采用刻蚀工艺形成隔离沟槽，以划分出NMOS有源区和PMOS有源区；
(d)采用离子注入工艺在所述NMOS有源区表面注入P型离子形成P阱；
(e)在所述NMOS有源区表面光刻形成NMOS栅极区图形，采用离子束刻蚀工艺形成第一双梯形凹槽，在所述PMOS有源区表面光刻形成PMOS栅极区图形，采用离子束刻蚀工艺形成第二双梯形凹槽；
(f)在所述NMOS有源区和所述PMOS有源区表面生长氧化层以形成NMOS栅介质材料和PMOS栅介质材料；
(g)在所述NMOS有源区表面第一指定位置刻蚀所述NMOS栅介质材料并采用离子注入工艺形成NMOS源漏区，在所述PMOS有源区表面第二指定位置处刻蚀所述PMOS栅介质材料并采用离子注入工艺形成PMOS源漏区；
(h)在所述NMOS有源区表面异于所述NMOS源漏区和所述PMOS有源区表面异于所述PMOS源漏区分别生长栅极材料形成NMOS栅极和PMOS栅极；以及
(i)金属化处理，并光刻漏极引线、源极引线和栅极引线，最终形成应变SiGe沟道的倒梯形栅CMOS集成器件。
此外，本发明另一实施例提出的一种应变SiGe沟道的倒梯形栅CMOS集成器件，由上述实施例的应变SiGe沟道的倒梯形栅CMOS集成器件的制备方法制得。
综上所述，本实施例的制备方法具有如下优点：
1.本发明制备的CMOS器件使用了相同的沟道材料，降低了集成电路的制造成本和工艺难度；
2.梯形栅可以等效为无穷多个小台阶的堆积，根据电流集边效应，台阶处的电流密度会增大，从而降低了沟道处的电流密度，以使CMOS电路获得较高的击穿电压；
3.由于栅极结构不是平面结构，栅电容不再是传统的平板电容，增加了器件的栅控能力，增大CMOS电路在关态时的击穿电压，增加了CMOS电路的可靠性；
4.本发明利用的沟道材料为应变SiGe材料，相对于传统Si材料载流子迁移率提高了数倍，从而提高了CMOS器件的电流驱动与频率特性；
5.由于本发明所提出的工艺方法与现有Si集成电路加工工艺兼容，因此，可以在不用追加任何资金和设备投入的情况下，制备出应变SiGe沟道CMOS器件与集成电路，可实现了国内集成电路加工能力的大幅提升。
通过以下参考附图的详细说明，本发明的其它方面和特征变得明显。但是应当知道，该附图仅仅为解释的目的设计，而不是作为本发明的范围的限定，这是因为其应当参考附加的权利要求。还应当知道，除非另外指出，不必要依比例绘制附图，它们仅仅力图概念地说明此处描述的结构和流程。
附图说明
下面将结合附图，对本发明的具体实施方式进行详细的说明。
图1为本发明实施例的一种应变SiGe沟道的倒梯形栅CMOS集成器件的制备方法流程图；
图2a-图2s为本发明实施例的一种应变SiGe沟道的倒梯形栅CMOS集成器件的制备方法示意图；
图3为本发明实施例的另一种应变SiGe沟道的倒梯形栅CMOS集成器件的制备方法流程图；以及
图4为本发明实施例的一种应变SiGe沟道的倒梯形栅CMOS集成器件及制备方法的器件结构示意图。
具体实施方式
为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明的具体实施方式做详细的说明。
实施例一
请参加图1，图1为本发明实施例的一种应变SiGe沟道的倒梯形栅CMOS集成器件的制备方法流程图，该制备方法包括如下步骤：
(a)选取GOI衬底；
(b)在所述GOI衬底上生长N型应变SiGe层和N型Si帽层；
(c)在所述N型Si帽层表面采用刻蚀工艺形成隔离沟槽，以划分出NMOS有源区和PMOS有源区；
(d)采用离子注入工艺在所述NMOS有源区表面注入P型离子形成P阱；
(e)在所述NMOS有源区表面光刻形成NMOS栅极区图形，采用离子束刻蚀工艺形成第一双梯形凹槽，在所述PMOS有源区表面光刻形成PMOS栅极区图形，采用离子束刻蚀工艺形成第二双梯形凹槽；
(f)在所述NMOS有源区和所述PMOS有源区表面生长氧化层以形成NMOS栅介质材料和PMOS栅介质材料；
(g)在所述NMOS有源区表面第一指定位置刻蚀所述NMOS栅介质材料并采用离子注入工艺形成NMOS源漏区，在所述PMOS有源区表面第二指定位置处刻蚀所述PMOS栅介质材料并采用离子注入工艺形成PMOS源漏区；
(h)在所述NMOS有源区表面异于所述NMOS源漏区和所述PMOS有源区表面异于所述PMOS源漏区分别生长栅极材料形成NMOS栅极和PMOS栅极；以及
(i)金属化处理，并光刻漏极引线、源极引线和栅极引线，最终形成应变SiGe沟道的倒梯形栅CMOS集成器件。
具体地，步骤(c)包括：
(c1)利用光刻工艺在所述N型Si帽层表面形成隔离区图形；
(c2)利用刻蚀工艺，在所述隔离区图形所在位置刻蚀形成所述隔离沟槽；
(c3)采用氧化物材料填充所述隔离沟槽；
(c4)在所述氧化物材料表面生长氮化物材料形成保护层；
(c5)利用化学机械抛光工艺去除所述氮化物材料且去除厚度等于所述氮化物材料的生长厚度，或者，利用化学机械抛光工艺去除所述氮化物材料和所述氧化物材料且保留所述隔离沟槽上方的部分所述氮化物材料；
(c6)利用各向异性刻蚀工艺，刻蚀所述氧化物材料形成所述隔离沟槽。
具体地，步骤(d)包括：
(d1)在所述NMOS有源区表面和所述PMOS源区表形成第一阻挡层；
(d2)刻蚀所述NMOS有源区表面的所述第一阻挡层；
(d3)采用离子注入工艺在所述NMOS有源区表面注入P型离子形成所述P阱；
(d4)去除所述第一阻挡层。
具体地，步骤(e)包括：
(e1)在所述NMOS有源区表面和所述PMOS有源区表面形成第二阻挡层；
(e2)在所述NMOS有源区表面光刻形成所述NMOS栅极区图形，在所述NMOS栅极区图形下利用离子束刻蚀工艺在所述NMOS有源区表面形成所述第一双梯形凹槽；
(e3)去除所述第二阻挡层；
(e4)在所述NMOS有源区表面和所述PMOS有源区表面形成第三阻挡层；
(e5)在所述PMOS有源区表面光刻形成所述PMOS栅极区图形，在所述PMOS栅极区图形下利用离子束刻蚀工艺在所述PMOS有源区表面形成所述第二双梯形凹槽；
(e6)去除所述第三阻挡层。
具体地，形成所述栅介质材料为Al2O3或者HfO2。
具体地，步骤(g)包括：
(g1)在所述NMOS栅介质材料和PMOS栅介质材料表面形成第四阻挡层；
(g2)在所述NMOS有源区表面第一指定位置刻蚀所述第四阻挡层和所述NMOS栅介质材料；
(g3)采用离子注入工艺在所述第一指定位置处注入N型离子形成所述NMOS源漏区；
(g4)去除所述第四阻挡层；
(g5)在所述NMOS有源区表面和所述PMOS有源区表面形成第五阻挡层；
(g6)在所述PMOS有源区表面第二指定位置刻蚀所述第五阻挡层和所述PMOS栅介质材料；
(g7)采用离子注入工艺在所述第二指定位置处注入P型离子形成所述PMOS源漏区；
(g8)去除所述第五阻挡层。
具体地，在步骤(g)之后，还包括：
(x)在温度为570~600℃的N2的环境下，对所述NMOS源漏区和所述PMOS源漏区中的杂质进行激活。
具体地，在步骤(g)之后，还包括：
(y1)在所述NMOS有源区表面和所述PMOS有源区表面形成第六阻挡层；
(y2)利用刻蚀工艺刻蚀所述NMOS有源区和所述PMOS有源区表面的所述第六阻挡层，分别在所述NMOS源漏区表面和所述PMOS源漏区表面形成NMOS源漏窗口和PMOS源漏区窗口；
(y3)在所述NMOS源漏窗口和所述PMOS源漏窗口处淀积金属以分别形成NMOS源漏接触层和PMOS源漏接触层；
(y4)去除所述第六阻挡层。
具体地，步骤(h)包括：
(h1)在所述NMOS有源区和所述PMOS有源区表面生长第七阻挡层；
(h2)利用刻蚀工艺刻蚀所述NMOS有源区和所述PMOS有源区表面的所述第七阻挡层形成NMOS栅极窗口和PMOS栅极窗口；
(h3)在所述NMOS栅极窗口和所述PMOS栅极窗口处淀积金属以形成NMOS栅极和PMOS栅极；
(h4)去除所述第七阻挡层。
本发明实施例，通过在GOI衬底上采用应变硅锗(SiGe)沟道倒梯形栅高压PMOS和NMOS器件形成CMOS集成器件，即通过在GOI衬底上生长应变硅锗(SiGe)层形成CMOS集成器件中NMOS器件和PMOS的沟道层，采用各项异性的干法刻蚀刻蚀出两个倒梯型凹槽，实现了应变SiGe沟道倒梯形栅高压CMOS电路。
需要说明的是，本实施例中，步骤(e)中第一双梯形凹槽和第二双梯形凹槽的工艺流程顺序并不限定，即可以先形成第一梯形凹槽再形成第二梯形凹槽，也可以先形成第二梯形凹槽再形成第一梯形凹槽。同理，步骤(g)中的形成NMOS源漏区和PMOS源漏区的顺序以及步骤(g)中的形成NMOS栅极和PMOS栅极的顺序也并不限定。
另外，在本实施例中，第一、第二、第三等词语只是为了便于清楚描述而设置。即可以理解的是，第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不要求这些实体或操作之间存在任何实际的关系或者顺序。
实施例二
请参见图2a-图2s，图2a-图2s为本发明实施例的一种应变SiGe沟道的倒梯形栅CMOS集成器件的制备方法示意图，在上述实施例一的基础上，以制备导电沟道为50nm的应变硅锗(SiGe)沟道倒梯形栅高压CMOS集成器件为例进行详细说明，具体步骤如下：
S101、衬底选取。如图2a所示，选取掺杂为1×1017cm-3~5×1017cm-3顶层锗(Ge)厚度为10~20nm，氧化层厚度为150nm的绝缘衬底上的锗(Germanium-On-Insulator,简称GOI)衬底片201为初始材料；
S102、外延层生长：
S1021、如图2b所示，利用化学汽相淀积（CVD）的方法，在300~400℃下，在GOI衬底片201上生长一层30~40nm厚的N型应变硅锗（SiGe）层外延层202，Ge含量为0.1~0.2，其掺杂浓度为1×1018cm-3~5×1018cm-3，应变硅锗材料相较于普通硅材料，载流子迁移率有着大幅的提升；
S1022、如图2c所示，利用CVD的方法，在应变SiGe层外延层202上生长一层1~2nm的N型硅(Si)帽层203，其掺杂浓度为1×1018cm-3~5×1018cm-3，以降低沟道材料与栅氧化层界面处的缺陷；
S103、隔离区的制备：
S1031如图2d所示，光刻浅槽隔离区，利用干法刻蚀工艺，在源漏隔离区刻蚀出深度为50~70nm的浅槽204，因为此器件为小尺寸器件，沟道层厚度较低，深槽隔离误差太大；
S1032、如图2e所示，利用CVD的方法，在750~850℃下，在表面淀积50~70nm的二氧化硅（SiO2）205，将浅槽204内填满；
S1033、如图2f所示，利用CVD的方法在表面淀积20~30nm的氮化硅(SiN)206；
S1034、如图2g所示，利用CMP方法，将表面20~30nm以上的SiO2与SiN除去；
S1035、如图2h所示，利用各向异性的干法刻蚀刻蚀掉表面多余的氧化层，形成浅槽隔离；
S104、制作NMOS的有源区：
S1041、如图2i所示，利用利用化学气相淀积（CVD）的方法在750~850℃下，表面淀积一层20nm氮化硅(SiN)207；
S1042、光刻NMOS有源区，利用离子注入的方法，注入浓度为1×1012cm-3~10×1012cm-3，能量为100eV的硼（B）离子，并在700~900℃下扩散1~2分钟，形成掺杂浓度为1×1018cm-3~5×1018的P阱；
S105、制作NMOS和PMOS的双倒梯形凹槽栅极：
S1051、如图2j所示，利用利用化学气相淀积（CVD）的方法在750~850℃下，表面淀积一层20nm氮化硅(SiN)208；
S1052、光刻NMOS栅极区，形成光刻图形（如图2j所示），也可为此形状的掩膜板。利用离子束刻蚀技术，对栅极指定区域进行刻蚀，理想状态下所刻蚀图形应为矩形凹槽，但由于刻蚀凹槽侧墙的作用，凹槽边沿的刻蚀速率较小，所以实际情况下所刻蚀的图形应为倒梯形，且梯形的底角大小与轰击的离子束能量相关，离子束能量越大，则梯形的底角越接近90°，利用离子束为氩(Ar)粒子，固定束流为50mA，偏置条件为400~700V的粒子束刻蚀方法，刻蚀时间为0.5~1.5分钟，在NMOS栅极区刻蚀出两个角度为75~85°，深度为15~25nm的倒梯形凹槽209，且两凹槽相距10nm，凹槽顶部宽度为5~8nm；这样做的好处在于：1，梯形栅可以等效为无穷多个小台阶的堆积，根据电流集边效应，台阶处的电流密度会增大，从而降低了沟道处的电流密度，以使NMOS器件获得较高的击穿电压；2，由于栅极结构不是平面结构，栅电容不再是传统的平板电容，增加了器件的栅控能力，增大了NMOS器件在关态时的击穿电压，增加了CMOS电路的可靠性；
S1053、如图2k所示，利用利用化学气相淀积（CVD）的方法在750~850℃下，表面淀积一层20nm氮化硅(SiN)210；
S1054、光刻PMOS栅极区，形成光刻图形（如图2k所示），也可为此形状的掩膜板。利用离子束刻蚀技术，对栅极指定区域进行刻蚀，理想状态下所刻蚀图形应为矩形凹槽，但由于刻蚀凹槽侧墙的作用，凹槽边沿的刻蚀速率较小，所以实际情况下所刻蚀的图形应为倒梯形，且梯形的底角大小与轰击的离子束能量相关，离子束能量越大，则梯形的底角越接近90°，利用离子束为氩(Ar)粒子，固定束流为50mA，偏置条件为400~700V的粒子束刻蚀方法，刻蚀时间为0.5~1.5分钟，在PMOS栅极区刻蚀出两个角度为75~85°，深度为15~25nm的倒梯形凹槽211，且两凹槽相距10nm，凹槽顶部宽度为5~8nm；这样做的好处在于：1，梯形栅可以等效为无穷多个小台阶的堆积，根据电流集边效应，台阶处的电流密度会增大，从而降低了沟道处的电流密度，以使PMOS器件获得较高的击穿电压；2，由于栅极结构不是平面结构，栅电容不再是传统的平板电容，增加了器件的栅控能力，增大了PMOS器件在关态时的击穿电压，增加了CMOS电路的可靠性；
S106、制作PMOS与NMOS源漏极：
S1061、刻蚀掉表面多余的SiN阻挡层；
S1062、如图2l所示，利用ALCVD的方法在200~250℃，在表面淀积一层厚度为5~8nm的HfO2层212；这样做的好处在于：可以提高器件的栅控能力，增强了器件的电学特性；
S1063、利用化学气相淀积（CVD）的方法在750~850℃下，表面淀积一层20nmSiN213；
S1064、如图2m所示，利用刻蚀工艺刻蚀掉PMOS的有源区表面指定位置即源漏位置处的SiN213和HfO2212；
S1065、采用离子注入工艺，对PMOS的源漏区进行硼(B)注入，形成重掺杂的源漏区214；
S1066、刻蚀掉表面多余的SiN阻挡层；
S1067、利用化学气相淀积（CVD）的方法在750~850℃下，表面淀积一层20nmSiN215；
S1068、如图2n所示，利用刻蚀工艺刻蚀掉NMOS的有源区表面指定位置即源漏位置处的SiN215和HfO2212；
S1069、采用离子注入工艺，对PMOS的源漏区进行磷(P)注入，形成重掺杂的源漏区216。蚀掉表面多余的SiN阻挡层，在温度为570~600℃的N2的环境下，对杂质进行激活，1~2分钟；
S107、制作PMOS和NMOS的电极；
S1071、如图2o所示，利用CVD的方法在750~850℃下，在表面淀积一层20nmSiN217；
S1072、利用刻蚀工艺刻蚀掉指定区域的SiN217形成PMOS与NMOS的源漏区窗口；
S1073、如图2p所示，利用CVD的方法，在400~450℃淀积厚度为4~6nm的金属Al层218；在225~300℃下进行欧姆退火25~40秒；刻蚀掉表面多余的SiN阻挡层；利用CVD的方法，在750~850℃，在表面淀积一层20nmSiN219；
S1074、如图2q所示，利用刻蚀工艺，刻蚀掉部分SiN219形成PMOS和NMOS的栅极区；
S1075、如图2r所示，利用CVD的方法，淀积金属Ni220，制备形成PMOS和NMOS的栅极；
S108、制备CMOS集成电路；
S1081、如图2s所示，利用刻蚀工艺，刻蚀掉表面多余的SiN阻挡层，利用CVD的方法，在750~850℃，在表面淀积一层SiN221；
S1082、在PMOS和NMOS的栅，源和漏区上光刻引线孔；
S1083、金属化处理
S1084、光刻引线，形成漏极金属引线，源极金属引线和栅极金属引线，最终形成，构成沟道长度为50nm的应变SiGe沟道倒梯形栅CMOS集成电路。
上述实施例中，Ge材料的电子迁移率为3900cm2/V·s约为Si材料的3倍，空穴迁移率为1900cm2/V·s约为Si材料的4倍，且应变SiGe工艺具有与现有Si工艺兼容，载流子迁移率高等特点，可以使CMOS集成电路芯片性能得到明显改善。
实施例三
请参见图3，图3为本发明实施例的另一种应变SiGe沟道的倒梯形栅CMOS集成器件的制备方法流程图，本实施例在上述实施例的基础上，进一步以制备导电沟道为50nm的应变SiGe沟道的倒梯形栅CMOS集成器件为例进行详细说明，具体步骤如下：
第一步·选取厚度为10nm的顶层Ge的GOI为衬底片，Ge层掺杂浓度为1×1017~10×1017cm-3；
第二步·在300~400℃利用化学气相淀积（CVD）的方法，在衬底上生长一层厚度为30~40nm的N型应变SiGe层，掺杂浓度为1×1018cm-3~5×1018cm-3，Ge组分为0.2；
第三步·在500~700℃（优选600℃）时在应变SiGe层上通过化学汽相淀积（CVD）的方式生长一层1~2nm的N型应变Si帽层，掺杂浓度为1×1018cm-3~5×1018cm-3；
第四步·光刻浅槽隔离区，利用干法刻蚀工艺，在隔离区刻蚀出50~70nm的浅槽；
第五步·利用化学汽相淀积（CVD）的方法在表面淀积SiO2，将浅槽内填满；之后用化学机械抛光（CMP）方法，除去表面多余的氧化层，形成浅槽隔离；
第六步·利用化学汽相淀积（CVD）的方法在表面淀积一层SiN，刻蚀掉NMOS的有源区，利用离子注入的方法，注入浓度为1×1012cm-3~5×1012cm-3，能量为100eV的硼（B）离子，并在700~900℃（优选800℃）下扩散1~2分钟（优选1.5分钟），形成掺杂浓度为1×1018cm-3~5×1018cm-3的P阱；
第七步·利用利用化学气相淀积（CVD）的方法在750~850℃（优选800℃）下，表面淀积一层20nm氮化硅(SiN)；光刻PMOS栅极区，利用各向异性的干法刻蚀，在PMOS栅极区刻蚀出两个角度为75~85°，深度为15~25nm的倒梯形凹槽，且两凹槽相距10nm，凹槽顶部宽度为5~8nm；
第八步·利用利用化学气相淀积（CVD）的方法在750~850℃（优选800℃）下，表面淀积一层20nm氮化硅(SiN)；光刻NMOS栅极区，利用各向异性的干法刻蚀，在NMOS栅极区刻蚀出两个角度为75~85°，深度为15~25nm的倒梯形凹槽，且两凹槽相距10nm，凹槽顶部宽度为5~8nm；
第九步·利用原子层化学汽相淀积（ALCVD）的方法在200~250℃（优选225℃），在表面淀积一层厚度为5~8nm（优选8nm）的HfO2层；
第十步·利用化学汽相淀积（CVD）的方法在表面淀积一层SiN，刻蚀掉PMOS的源漏区的SiN和HfO2；
第十一步·采用离子注入工艺，对PMOS的源漏区进行硼注入，形成重掺杂的源漏区；
第十二步·利用化学汽相淀积（CVD）的方法在表面淀积一层SiN，刻蚀掉NMOS的源漏区的SiN和HfO2；
第十三步·采用离子注入工艺，对NMOS的源漏区进行硼注入，形成重掺杂的源漏区；
第十四步·蚀掉表面多余的SiN阻挡层；在温度为570~600℃（优选590℃）的N2的环境下，对杂质进行激活，1~2分钟（优选1分钟）；
第十五步·刻蚀掉部分SiN形成PMOS与NMOS的源漏区窗口，淀积金属Al；并在200~300℃（优选250℃）下欧姆退火30~60秒（优选30秒）；
第十六步·刻蚀掉表面多余的SiN阻挡层；利用化学汽相淀积（CVD）的方法在表面淀积一层SiN，刻蚀掉部分SiN形成PMOS和NMOS的栅极区；淀积金属Ni，制备PMOS和NMOS栅极；
第十七步·蚀掉表面多余的SiN阻挡层；利用化学汽相淀积（CVD）的方法在表面淀积一层SiN，并在栅，源和漏区上光刻引线孔；
第十八步·金属化，光刻引线，形成漏极，源极和栅极金属引线，构成CMOS集成电路。
实施例四
请参见图4，图4为本发明实施例的一种应变SiGe沟道的倒梯形栅CMOS集成器件及制备方法的器件结构示意图，该应变SiGe沟道的倒梯形栅CMOS器件从衬底底部向上依次包括：GOI衬底、N型应变硅锗(SiGe)层、硅(Si)帽层、在NMOS器件和PMOS器件源漏区上方的金属接触层和在NMOS器件和PMOS器件栅极下方的金属氧化物形成的栅氧化层、NMOS和PMOS的金属栅极，以及在分离的NMOS和PMOS之间形成互连的引线和钝化层等(图中未示出)。其中，NMOS器件和PMOS器件的栅极均为如图4所示的双倒梯形凹槽栅极，其工艺由上述实施例中的工艺方法制备形成。当然，还包括位于NMOS和PMOS之间的隔离区，该隔离区由浅槽隔离工艺(shallowtrenchisolation,简称STI)技术实现。
综上所述，本文中应用了具体个例对本发明应变SiGe沟道的倒梯形栅CMOS集成器件及制备方法的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本发明的方法及其核心思想；同时，对于本领域的一般技术人员，依据本发明的思想，在具体实施方式及应用范围上均会有改变之处，综上所述，本说明书内容不应理解为对本发明的限制，本发明的保护范围应以所附的权利要求为准。
Claims (10)
1.一种应变SiGe沟道的倒梯形栅CMOS集成器件的制备方法，其特征在于，包括步骤：
(a)选取GOI衬底；
(b)在所述GOI衬底上生长N型应变SiGe层和N型Si帽层；
(c)在所述N型Si帽层表面采用刻蚀工艺形成隔离沟槽，以划分出NMOS有源区和PMOS有源区；
(d)采用离子注入工艺在所述NMOS有源区表面注入P型离子形成P阱；
(e)在所述NMOS有源区表面光刻形成NMOS栅极区图形，采用离子束刻蚀工艺形成第一双梯形凹槽，在所述PMOS有源区表面光刻形成PMOS栅极区图形，采用离子束刻蚀工艺形成第二双梯形凹槽；
(f)在所述NMOS有源区和所述PMOS有源区表面生长氧化层以形成NMOS栅介质材料和PMOS栅介质材料；
(g)在所述NMOS有源区表面第一指定位置刻蚀所述NMOS栅介质材料并采用离子注入工艺形成NMOS源漏区，在所述PMOS有源区表面第二指定位置处刻蚀所述PMOS栅介质材料并采用离子注入工艺形成PMOS源漏区；
(h)在所述NMOS有源区表面异于所述NMOS源漏区和所述PMOS有源区表面异于所述PMOS源漏区分别生长栅极材料形成NMOS栅极和PMOS栅极；以及
(i)金属化处理，并光刻漏极引线、源极引线和栅极引线，最终形成应变SiGe沟道的倒梯形栅CMOS集成器件。
2.如权利要求1所述的制备方法，其特征在于，步骤(c)包括：
(c1)利用光刻工艺在所述N型Si帽层表面形成隔离区图形；
(c2)利用刻蚀工艺，在所述隔离区图形所在位置刻蚀形成所述隔离沟槽；
(c3)采用氧化物材料填充所述隔离沟槽；
(c4)在所述氧化物材料表面生长氮化物材料形成保护层；
(c5)利用化学机械抛光工艺去除所述氮化物材料且去除厚度等于所述氮化物材料的生长厚度，或者，利用化学机械抛光工艺去除所述氮化物材料和所述氧化物材料且保留所述隔离沟槽上方的部分所述氮化物材料；
(c6)利用各向异性刻蚀工艺，刻蚀所述氧化物材料形成所述隔离沟槽。
3.如权利要求1所述的制备方法，其特征在于，步骤(d)包括：
(d1)在所述NMOS有源区表面和所述PMOS源区表形成第一阻挡层；
(d2)刻蚀所述NMOS有源区表面的所述第一阻挡层；
(d3)采用离子注入工艺在所述NMOS有源区表面注入P型离子形成所述P阱；
(d4)去除所述第一阻挡层。
4.如权利要求1所述的制备方法，其特征在于，步骤(e)包括：
(e1)在所述NMOS有源区表面和所述PMOS有源区表面形成第二阻挡层；
(e2)在所述NMOS有源区表面光刻形成所述NMOS栅极区图形，在所述NMOS栅极区图形下利用离子束刻蚀工艺在所述NMOS有源区表面形成所述第一双梯形凹槽；
(e3)去除所述第二阻挡层；
(e4)在所述NMOS有源区表面和所述PMOS有源区表面形成第三阻挡层；
(e5)在所述PMOS有源区表面光刻形成所述PMOS栅极区图形，在所述PMOS栅极区图形下利用离子束刻蚀工艺在所述PMOS有源区表面形成所述第二双梯形凹槽；
(e6)去除所述第三阻挡层。
5.如权利要求1所述的制备方法，其特征在于，所述栅介质材料为Al2O3或者HfO2。
6.如权利要求1所述的制备方法，其特征在于，步骤(g)包括：
(g1)在所述NMOS栅介质材料和PMOS栅介质材料表面形成第四阻挡层；
(g2)在所述NMOS有源区表面第一指定位置刻蚀所述第四阻挡层和所述NMOS栅介质材料；
(g3)采用离子注入工艺在所述第一指定位置处注入N型离子形成所述NMOS源漏区；
(g4)去除所述第四阻挡层；
(g5)在所述NMOS有源区表面和所述PMOS有源区表面形成第五阻挡层；
(g6)在所述PMOS有源区表面第二指定位置刻蚀所述第五阻挡层和所述PMOS栅介质材料；
(g7)采用离子注入工艺在所述第二指定位置处注入P型离子形成所述PMOS源漏区；
(g8)去除所述第五阻挡层。
7.如权利要求1所述的制备方法，其特征在于，在步骤(g)之后，还包括：
(x)在温度为570~600℃的N2的环境下，对所述NMOS源漏区和所述PMOS源漏区中的杂质进行激活。
8.如权利要求1所述的制备方法，其特征在于，在步骤(g)之后，还包括：
(y1)在所述NMOS有源区表面和所述PMOS有源区表面形成第六阻挡层；
(y2)利用刻蚀工艺刻蚀所述NMOS有源区和所述PMOS有源区表面的所述第六阻挡层，分别在所述NMOS源漏区表面和所述PMOS源漏区表面形成NMOS源漏窗口和PMOS源漏区窗口；
(y3)在所述NMOS源漏窗口和所述PMOS源漏窗口处淀积金属以分别形成NMOS源漏接触层和PMOS源漏接触层；
(y4)去除所述第六阻挡层。
9.如权利要求1所述的制备方法，其特征在于，步骤(h)包括：
(h1)在所述NMOS有源区和所述PMOS有源区表面生长第七阻挡层；
(h2)利用刻蚀工艺刻蚀所述NMOS有源区和所述PMOS有源区表面的所述第七阻挡层形成NMOS栅极窗口和PMOS栅极窗口；
(h3)在所述NMOS栅极窗口和所述PMOS栅极窗口处淀积金属以形成NMOS栅极和PMOS栅极；
(h4)去除所述第七阻挡层。
10.一种应变SiGe沟道的倒梯形栅CMOS集成器件，其特征在于，由如权利要求1-9中任一项所述的方法制得。
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| RJ01 | Rejection of invention patent application after publication | ||
| RJ01 | Rejection of invention patent application after publication |
Application publication date: 20160113 |