CN102054870A - 一种半导体结构及其形成方法 - Google Patents

Abstract

本发明提出了一种半导体结构，包括：衬底；形成在所述衬底之中的沟道区，所述沟道区包括第一导电类型的第一半导体材料；分别位于所述沟道区两侧的源区和漏区，其中，所述源区为金属源区以与所述沟道区形成肖特基结，所述漏区包括第一导电类型的第二半导体材料；和位于所述沟道区之上的栅堆叠，以及栅堆叠两侧的一层或多层侧墙。本发明提出的半导体结构具有更优的开关特性和高频特性。

Description

一种半导体结构及其形成方法

技术领域

本发明涉及半导体设计及制造技术领域，特别涉及一种半导体结构及其形成方法。

背景技术

随着传统的MOSFET(Metal Oxide Semiconductor Field Effect Transistor，金属-氧化物-半导体场效应晶体管)的特征尺寸不断按比例缩小，器件的短沟道效应越来越严重，器件的泄漏电流增加，使得器件的开态电流与关态电流的比值(即开关比值I_on/I_off)不断下降，从而导致器件的性能发生恶化。因此，为了节约成本起见，在不需要采用新材料和工艺步骤的条件下来克服这些困难，必须找到新的解决方案。

TFET(Tunneling Field Effect Transistor，隧穿场效应)晶体管是一种基于载流子的隧道穿透效应的量子力学器件，相对于传统的MOS晶体管而言，它具有较弱的短沟道效应和更小的泄漏电流。TFET晶体管的结构是基于金属-氧化物-半导体栅控的P-I-N二极管，如图1所示给出了一个典型的N型沟道TFET。具体地，N型沟道TFET包含一个P型掺杂的源区和一个N型掺杂的漏区，源区和漏区之间被一个沟道区所隔离开，栅堆叠包含一个位于沟道区上方的栅介质层和一个栅极导电层。

在TFET器件的关闭状态，即没有施加栅压时，源区和漏极区之间形成的结为反向偏置的二极管，而由反向偏置二极管建立的势垒大于通常互补型MOSFET所建立的势垒，因此，这就导致了即使沟道长度非常短的时候TFET器件的亚阈值泄漏电流和直接隧穿电流大大降低。当对TFET的栅极施加电压，在场效应的作用下器件的沟道区产生一个电子的通道，一旦沟道中的电子浓度发生简并，那么在源区和沟道区之间就会形成一个隧穿结，隧穿产生的隧穿电流通过这个隧穿结。从能带的角度来看，这种基于栅控P-I-N二极管结构的隧穿场效应晶体管是通过控制栅极电压来调节源区和沟道区之间所形成的P-N结的隧道长度。但是，随着TFET不断按比例缩小，为了获得更大的开态电流和更小的亚阈值区斜率，需要源区和沟道区之间所形成的P-N结界面处的杂质掺杂浓度梯度更加陡直或者采用异质结等方法，这就大大的增加了工艺步骤的难度和成本。

发明内容

本发明的目的旨在至少解决上述技术缺陷之一，特别是提出一种栅控肖特基结隧穿场效应晶体管及其形成方法。

为达到上述目的，本发明一方面提出一种半导体结构，包括：衬底；形成在所述衬底之中的沟道区，所述沟道区包括第一导电类型的第一半导体材料；分别位于所述沟道区两侧的源区和漏区，其中，所述源区为金属源区以与所述沟道区形成肖特基结，所述漏区包括第一导电类型的第二半导体材料；和位于所述沟道区之上的栅堆叠，以及栅堆叠两侧的一层或多层侧墙。

在本发明的一个实施例中，所述沟道区的掺杂浓度小于所述漏区的掺杂浓度。

在本发明的一个实施例中，所述第一半导体材料和所述第二半导体材料相同或不相同。

在本发明的一个实施例中，所述第一导电类型为N型或P型。

在本发明的一个实施例中，所述第一半导体材料和所述第二半导体材料为Si、Ge、SiGe、SiC、III-V族半导体材料、碳纳米管或石墨烯的应变或非应变材料。

本发明另一方面还提出了一种半导体结构的形成方法，包括以下步骤：提供衬底；在所述衬底之上形成栅堆叠，以及栅堆叠两侧的一层或多层侧墙；对所述栅堆叠两侧的所述衬底中的源区和漏区进行重掺杂；在所述源区、漏区和栅堆叠及侧墙之上淀积介质掩膜层；选择性刻蚀所述介质掩膜层以暴露所述源区；刻蚀所述源区以形成源区凹槽；在所述源区凹槽之中形成金属层以作为金属源区，以使所述源区金属与所述衬底沟道区形成肖特基结。

在本发明的一个实施例中，所述衬底包括Si、Ge、SiGe、SiC、III-V族半导体材料、碳纳米管、石墨烯或SOI、GOI等衬底。

本发明再一方面还提出了一种双栅栅控肖特基结隧穿场效应晶体管、多栅栅控肖特基结隧穿场效应晶体管、鳍式栅控肖特基结隧穿场效应晶体管FIN-FET、包裹式纳米线或包裹式纳米管栅控肖特基结隧穿场效应晶体管，其中包括如以上所述的半导体结构。

本发明提出的半导体结构具有更优的开关特性和高频特性。

本发明附加的方面和优点将在下面的描述中部分给出，部分将从下面的描述中变得明显，或通过本发明的实践了解到。

附图说明

本发明上述的和/或附加的方面和优点从下面结合附图对实施例的描述中将变得明显和容易理解，其中：

图1为典型的N型沟道TFET；

图2为本发明实施例的N型沟道栅控肖特基结隧穿场效应晶体管结构图；

图3为本发明另一个实施例的N型沟道栅控肖特基结隧穿场效应晶体管结构图；

图4为本发明实施例的N型沟道栅控肖特基结隧穿场效应晶体管的能带图；

图5为本发明实施例的P型沟道栅控肖特基结隧穿场效应晶体管结构图；

图6为本发明实施例的P型沟道栅控肖特基结隧穿场效应晶体管的能带图；

图7为根据本发明实施例的N型沟道栅控肖特基结隧穿场效应晶体管与典型的N型沟道TFET仿真示意图；

图8-14为本发明实施例的栅控肖特基结隧穿场效应晶体管的形成方法流程图。

具体实施方式

下面详细描述本发明的实施例，所述实施例的示例在附图中示出，其中自始至终相同或类似的标号表示相同或类似的元件或具有相同或类似功能的元件。下面通过参考附图描述的实施例是示例性的，仅用于解释本发明，而不能解释为对本发明的限制。

下文的公开提供了许多不同的实施例或例子用来实现本发明的不同结构。为了简化本发明的公开，下文中对特定例子的部件和设置进行描述。当然，它们仅仅为示例，并且目的不在于限制本发明。此外，本发明可以在不同例子中重复参考数字和/或字母。这种重复是为了简化和清楚的目的，其本身不指示所讨论各种实施例和/或设置之间的关系。此外，本发明提供了的各种特定的工艺和材料的例子，但是本领域普通技术人员可以意识到其他工艺的可应用于性和/或其他材料的使用。另外，以下描述的第一特征在第二特征之“上”的结构可以包括第一和第二特征形成为直接接触的实施例，也可以包括另外的特征形成在第一和第二特征之间的实施例，这样第一和第二特征可能不是直接接触。

本发明一方面提出了一种半导体结构。该半导体结构包括衬底、形成在衬底之上的绝缘层、形成在所述绝缘层之上的沟道区、和分别位于沟道区两侧的源区和漏区，其中，所述源区为金属源区，以及位于沟道区之上的栅堆叠，以及栅堆叠两侧的一层或多层侧墙。需要说明的是，该半导体结构可用作栅控肖特基结隧穿场效应晶体管(GateControlled Schottky-Barrier Tunneling Field Effect Transistor)，也用作双栅栅控肖特基结隧穿场效应晶体管、多栅栅控肖特基结隧穿场效应晶体管、鳍式栅控肖特基结隧穿场效应晶体管FIN-FET、包裹式纳米线或包裹式纳米管栅控肖特基结隧穿场效应晶体管。

为了能对本发明有清楚的理解，以下将对N型和P型沟道栅控肖特基结隧穿场效应晶体管以及其能带图分别进行详细的介绍。

如图2所示，为本发明实施例的N型沟道栅控肖特基结隧穿场效应晶体管结构图。该N型沟道栅控肖特基结隧穿场效应晶体管包括衬底110、形成在衬底110之上的绝缘层120，以及形成在绝缘层120之上的沟道区140。

在此需要说明的是，本发明可采用任何衬底，多晶硅衬底、多晶锗硅衬底、多晶锗衬底、体硅衬底、SOI(绝缘层上硅衬底)、GOI(绝缘层上锗衬底)、绝缘层上多晶硅衬底、绝缘层上多晶锗衬底等均可采用，即也可不需要上述的绝缘层120，直接基于衬底110形成栅控肖特基结隧穿场效应晶体管，如图3所示。

其中，再次参考图2，沟道区140包括N型的第一半导体材料，例如Si、Ge、SiGe、SiC、III-V族半导体材料、碳纳米管(carbon nanotube)或石墨烯(graphene)等。该半导体结构还包括分别位于沟道区140两侧的源区160和漏区150，其中，源区160为金属源区，漏区150包括N型的第二半导体材料。其中，第二半导体材料可与第一半导体材料相同，也可与第一半导体材料不同，即和第一半导体材料形成异质结，也可为Si、Ge、SiGe、SiC、III-V族半导体材料或碳纳米管(carbon nanotube)、石墨烯(graphene)等。在本发明的一个实施例中，金属可包括Al、Ni、Ti、Mo、W、Co、Pt、Pd、Ta、Er、Yb或其他常规或稀土金属等。

该半导体结构还包括位于沟道区140之上的栅堆叠130，以及栅堆叠130两侧的一层或多层侧墙。该栅堆叠130包括栅介质层和栅极导电层，栅介质层可为高介电常数栅介质层也可为其他类型的栅介质，栅极导电层可为多晶硅栅或金属栅材料等。

在本发明的一个具体实施例中，沟道区140的掺杂浓度小于漏区150的掺杂浓度，可为N型轻掺杂的Si或者没有掺杂的本征Si，漏区150可为N型重掺杂的Si，源区为金属Al，漏区的接触金属也可选为Al，但是金属源区与沟道区形成肖特基结，而漏区的接触金属Al与漏区重掺杂的Si形成欧姆接触。

如图4所示，为本发明实施例的N型沟道栅控肖特基结隧穿场效应晶体管的能带图。其中，图中E_Fm与E_Fs分别为源区金属和沟道区及漏区N型半导体的费米能级，实线所示的E_C，E_V为未施加栅压时沟道区和漏区半导体的导带底和价带顶，虚线所示的E_C，E_V为施加了栅压时沟道区和漏区半导体的导带底和价带顶。如图4所示，源区金属与沟道区N型半导体之间形成肖特基结，即肖特基势垒。根据量子力学的理论，载流子的隧道穿透几率决定于势垒高度和隧道长度。在肖特基势垒中，不同能量的电子面临的势垒高度和隧道长度不同，因而隧道穿透几率也不一样。对于N型沟道器件，当器件处于关态时，即未施加栅压时，电子的隧穿势垒高度很高，隧穿长度也很大，源区金属中的电子隧穿到沟道区的导带几率很低，如图4中实线所示的E_C，因而器件的关态电流很低。当施加正的栅压时，随着栅压的逐渐增大，隧穿长度迅速减小，源区金属中的电子隧穿到沟道区的导带几率增大，如图4中的虚线所示的E_C，因而隧穿电流随着栅压的增加而迅速上升。因此，相对于传统的场效应晶体管，栅控肖特基结隧穿场效应晶体管的开关比值I_on/I_off将会大大提高，可以达到10⁸或甚至更高；同时亚阈值斜率也显著降低，可以达到20mV/decade或者更低。

如图5所示，为本发明实施例的P型沟道栅控肖特基结隧穿场效应晶体管结构图。该P型栅控肖特基结隧穿场效应晶体管包括衬底210、形成在衬底210之上的绝缘层220，以及形成在绝缘层220之上的沟道区240。同样，在该实施例中也可不需要绝缘层220。其中，沟道区240包括P型的第一半导体材料，例如Si、Ge、SiGe、SiC、III-V族半导体材料、碳纳米管(carbon nanotube)或石墨烯(graphene)等。该P型栅控肖特基结隧穿场效应晶体管还包括分别位于沟道区240两侧的源区260和漏区250。其中，源区260为金属源区，漏区250包括P型的第二半导体材料。其中，第二半导体材料可与第一半导体材料相同，也可与第一半导体材料不同，即和第一半导体材料形成异质结，也可为Si、Ge、SiGe、SiC、III-V族半导体材料或碳纳米管(carbon nanotube)、石墨烯(graphene)等。该P型栅控肖特基结隧穿场效应晶体管还包括位于沟道区240之上的栅堆叠230，以及栅堆叠230两侧的一层或多层侧墙。

在本发明的一个实施例中，对P型半导体来说，需要选择合适的源区金属，以形成肖特基结。在本发明的另一个具体实施例中，沟道区240的掺杂浓度小于漏区250的掺杂浓度，可为P型轻掺杂的Si或者没有掺杂的本征Si，漏区250可为P型重掺杂的应变Si_0.7Ge_0.3，源区260为金属Ti，漏区的接触金属可选为Ni，但是金属源区与沟道区形成肖特基结，而漏区的接触金属Ni与漏区重掺杂的应变Si_0.7Ge_0.3形成欧姆接触。在本发明实施例中，金属可包括Al、Ni、Ti、Mo、Sn、W、Co、Pt、Pd、Ta、Er、Yb或其他常规或稀土金属等，优选为Ti。如图6所示，为本发明实施例的P型沟道栅控肖特基结隧穿场效应晶体管的能带图。对于P型沟道器件，当器件处于关态时，即未施加栅压时，电子的隧穿势垒高度很高，隧穿长度也很大，沟道区中的价带电子隧穿到源区金属的几率很低，如图6中实线所示的E_V，因而器件的关态电流很低。当施加负的栅压时，随着栅压的逐渐减低，隧穿长度迅速减小，沟道区中的价带电子隧穿到金属源区的几率增大，如图6中的虚线所示的E_V，因而隧穿电流随着栅压的减小而迅速上升。

由以上阐述可以看出，本发明所提出的栅控肖特基结隧穿场效应晶体管的基本工作原理是由栅极电压的改变来实现肖特基结与隧道结之间的高速切换，具体地，即可以通过控制栅极电压来调节源区和沟道区之间所形成的肖特基结的隧道长度。相对于P-N结而言，肖特基结的电流主要是多子电流。因为对金属与N型和P型半导体形成的栅控肖特基结而言，前者主要涉及的是金属电子与半导体导带电子间的隧穿；后者主要涉及的是金属电子与半导体价带电子间的隧穿。在进入对方后都成为多子漂移电流而迅速地被收集走，并不会发生P-N结中少子注入电流那样的电荷贮存现象，因此具有更优的开关特性和高频特性。

如图7所示，为根据本发明实施例的N型沟道栅控肖特基结隧穿场效应晶体管与典型的N型沟道TFET仿真结果示意图，其中实线代表的是栅控肖特基结隧穿场效应晶体管，虚线代表的是典型的TFET，横坐标为栅极与源极之间的电压，纵坐标为漏极的电流。在仿真时，两种晶体管的栅长的物理尺寸都是30nm，等效的氧化层厚度为1nm，并且考虑了载流子产生、隧穿等的空间分布，引入了非局域的隧穿模型。从图中可以看出，本发明具有更优的开关特性和高频特性。

如图8-14所示，为本发明实施例的栅控肖特基结隧穿场效应晶体管的形成方法流程图，需要说明的是该方法既可适于N型栅控肖特基结隧穿场效应晶体管，也可适于P型栅控肖特基结隧穿场效应晶体管，该方法包括以下步骤：

步骤1，提供衬底310。

步骤2，在衬底310之上形成绝缘层320。当然在本发明的其他实施例中，也可不需要绝缘层320。

步骤3，在绝缘层320之上形成沟道层330，如图8所示。其中，沟道层330可为Si、Ge、SiGe、SiC、III-V族半导体材料或碳纳米管(carbon nanotube)、石墨烯(graphene)。

步骤4，在沟道层330之上形成图形化了的栅堆叠340，如图9所示。该栅堆叠340包含位于半导体衬底上方的一层栅介质以及一个栅极导电层。该图形化了的栅堆叠340可以如下步骤实现：即依次在半导体衬底上沉积栅介质层以及栅极导电层，然后采用通常的光刻技术对栅介质层以及栅极导电层进行图形化。

步骤5，在栅堆叠340两侧先形成一层或多层侧墙，然后利用栅堆叠340和侧墙作为掩模进行离子注入，如图10所示。经过上述工艺处理，就实现了自对准源漏掺杂工艺，那么就分别形成了源区350和漏区360。而位于栅堆叠下方的半导体区域充当沟道区370。器件的侧墙可以通过如下步骤完成：先淀积一层介质层，例如氮化硅，该介质层覆盖整个结构，包括半导体衬底与栅堆叠，并利用通常的形成侧墙技术进行刻蚀。

步骤6，在源区350、漏区360和栅堆叠340之上淀积介质掩膜层380，如图11所示。在本发明的一个实施例中，介质掩膜层380为二氧化硅，当然也可为其他介质材料。

步骤7，选择性刻蚀介质掩膜层380以暴露源区350的上表面区域，如图12所示。

步骤8，利用介质掩模层380作为阻挡层，选择性地刻蚀源区350以形成源区凹槽390，如图13所示。需要说明的是，该源区凹槽390可以不刻蚀透，亦可以刻蚀穿透整个沟道层330直达绝缘层320。源区凹槽390的深度约为5nm至100nm，优选约为10nm至30nm。

步骤9，在源区凹槽390之中形成金属层作为金属源区400，该金属层充当器件的源区，如图14所示。形成金属层的方法是多样的，例如可以采用传统的剥离(lift-off)工艺，也可以采用先沉积金属，然后利用光刻并结合刻蚀的方法。金属层可以由任何用来形成肖特基结的一层金属或多层金属或金属合金构成，例如Al、Ni、Ti、Mo、Sn、W、Co、Pt、Pd、Ta、Er、Yb、Ti/Pt/Ti、Ti/Au/Ti、Ta/Pt/Ta等，但是优先采用Ni，其厚度约为5nm-100nm，优选约为10-30nm。在本发明实施例中，可以通过利用各种退火技术或者其它的等离子体处理等工艺来进一步实现对金属与半导体沟道区界面的控制，即可以优化金属源区与沟道区形成的肖特基结的势垒高度、界面态等性能参数。

步骤10，去除剩余的介质掩模层380。

步骤11，完成器件的互连等工艺。

本发明在提出的半导体结构具有更优的开关特性和高频特性，并且制作工艺简单，成本低。

尽管已经示出和描述了本发明的实施例，对于本领域的普通技术人员而言，可以理解在不脱离本发明的原理和精神的情况下可以对这些实施例进行多种变化、修改、替换和变型，本发明的范围由所附权利要求及其等同限定。

Claims (10)

1.一种半导体结构，其特征在于，包括：

衬底；

形成在所述衬底之中的沟道区，所述沟道区包括第一导电类型的第一半导体材料；

分别位于所述沟道区两侧的源区和漏区，其中，所述源区为金属源区以与所述沟道区形成肖特基结，所述漏区包括第一导电类型的第二半导体材料；和

位于所述沟道区之上的栅堆叠，以及栅堆叠两侧的一层或多层侧墙。

2.如权利要求1所述的半导体结构，其特征在于，所述沟道区的掺杂浓度小于所述漏区的掺杂浓度。

3.如权利要求1所述的半导体结构，其特征在于，所述第一半导体材料和所述第二半导体材料相同或不相同。

4.如权利要求1所述的半导体结构，其特征在于，所述第一导电类型为N型或P型。

5.如权利要求1所述的半导体结构，其特征在于，所述第一半导体材料和所述第二半导体材料为Si、Ge、SiGe、SiC、III-V族半导体材料、碳纳米管或石墨烯的应变或非应变材料。

6.一种半导体结构的形成方法，其特征在于，包括以下步骤：

提供衬底；

在所述衬底之上形成栅堆叠，以及栅堆叠两侧的一层或多层侧墙；

对所述栅堆叠两侧的所述衬底中的源区和漏区进行重掺杂；

在所述源区、漏区和栅堆叠及侧墙之上淀积介质掩膜层；

选择性刻蚀所述介质掩膜层以暴露所述源区；

刻蚀所述源区以形成源区凹槽；和

在所述源区凹槽之中形成金属层以使所述源区与所述沟道区形成肖特基结。

7.如权利要求6所述的半导体结构的形成方法，其特征在于，所述衬底包括Si、Ge、SiGe、SiC、III-V族半导体材料、碳纳米管、石墨烯或SOI、GOI衬底。

8.一种双栅栅控隧穿肖特基结场效应晶体管、多栅栅控隧穿肖特基结场效应晶体管、鳍式栅控隧穿肖特基结场效应晶体管FIN-FET、包裹式纳米线或包裹式纳米管栅控隧穿肖特基结场效应晶体管，其特征在于，包括如权利要求1-5任一项所述的半导体结构。

9.一种互补型栅控肖特基结隧穿场效应晶体管结构，其特征在于，包括：

N型栅控肖特基结隧穿场效应晶体管；和

P型栅控肖特基结隧穿场效应晶体管，其中，所述N型栅控肖特基结隧穿场效应晶体管和P型栅控肖特基结隧穿场效应晶体管由权利要求6-7任一项所述的方法制备而成。

10.一种集成电路芯片，其特征在于，该芯片上至少有一个半导体器件为权利要求1所述的半导体结构，或者为权利要求9所述的互补型栅控肖特基结隧穿场效应晶体管结构。

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