[go: up one dir, main page]

CN105097949B - 一种薄膜晶体管及其制备方法、阵列基板和显示装置 - Google Patents

一种薄膜晶体管及其制备方法、阵列基板和显示装置 Download PDF

Info

Publication number
CN105097949B
CN105097949B CN201510508322.1A CN201510508322A CN105097949B CN 105097949 B CN105097949 B CN 105097949B CN 201510508322 A CN201510508322 A CN 201510508322A CN 105097949 B CN105097949 B CN 105097949B
Authority
CN
China
Prior art keywords
layer
thin film
film transistor
material layer
photoresist pattern
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201510508322.1A
Other languages
English (en)
Other versions
CN105097949A (zh
Inventor
史高飞
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
BOE Technology Group Co Ltd
Hefei BOE Optoelectronics Technology Co Ltd
Original Assignee
BOE Technology Group Co Ltd
Hefei BOE Optoelectronics Technology Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by BOE Technology Group Co Ltd, Hefei BOE Optoelectronics Technology Co Ltd filed Critical BOE Technology Group Co Ltd
Priority to CN201510508322.1A priority Critical patent/CN105097949B/zh
Publication of CN105097949A publication Critical patent/CN105097949A/zh
Application granted granted Critical
Publication of CN105097949B publication Critical patent/CN105097949B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/031—Manufacture or treatment of FETs having insulated gates [IGFET] of thin-film transistors [TFT]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/40—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/40—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs
    • H10D86/60—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs wherein the TFTs are in active matrices

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Thin Film Transistor (AREA)
  • Devices For Indicating Variable Information By Combining Individual Elements (AREA)

Abstract

本发明提供一种薄膜晶体管及其制备方法、阵列基板和显示装置，属于显示技术领域，其可解决现有的半曝光技术的成功率和阵列基板的良品率低且阵列基板的生产成本高的问题。本发明的薄膜晶体管的制备方法包括以下步骤：S1，在衬底上沉积栅极绝缘层、有源层材料层、金属层材料层、光刻胶层，并通过曝光、显影在金属层材料层上形成光刻胶图形层，光刻胶图形层包括部分保留区域、完全保留区域和完全去除区域；S2，去除完全去除区域的金属层材料层；S3，去除部分保留区域的部分光刻胶图形层；S4，去除完全去除区域的有源层材料层；S5，去除部分保留区域的剩余光刻胶图形层；S6，形成源漏电极和沟道区。

Description

一种薄膜晶体管及其制备方法、阵列基板和显示装置
技术领域
本发明属于显示技术领域，具体涉及一种薄膜晶体管及其制 备方法、阵列基板和显示装置。
背景技术
在薄膜晶体管(Thin Film Transistor，TFT)的制作过程中， 为了减少曝光次数，工程人员常使用半曝光技术。利用半曝光技 术，可仅通过一道光罩(Mask)工艺同时对两层以上的待处理材料 进行图案化处理，从而提高生产效率，降低生产成本。
但现有技术中至少存在以下问题：
第一，由图1可以看出，在工艺过程中会对金属层材料层下 层的栅极绝缘层1产生过刻蚀，并且会横向刻蚀掉一小部分光刻 胶图形层41，由于刻蚀掉的一小部分光刻胶图形层41的遮挡作 用，使得其下方的栅极绝缘层1的过刻蚀量少于栅极绝缘层1其 他位置的过刻蚀量，因而形成一个栅极绝缘层台阶11(图中虚线 框出的部分)；另外，由于灰化工艺会使金属层材料层裸露，导 致金属层材料层的材料被氧化，形成源漏电极6后，在显示时造成黑点。
第二，同时，有源层材料层形成和沟道区7处相同的a-Si保 留层(即有源层5)，但源漏电极6上方的光刻胶图形层41的剩 余量较小，由于其遮挡作用，使得光刻胶图形层41遮挡的部分的 有源层材料层的刻蚀量小于其他区域，进而形成较大尺寸的有源 层台阶51(图中虚线框出的部分)，该较大尺寸的有源层台阶51 会明显增加像素电极和源漏电极6之间的电容以及源漏电极6和 公共电极之间的电容，而这两种电容均为寄生电容，在驱动时会 导致显示品质差。
也就是说，受到材料和曝光工艺的制约，经过半曝光技术后 残留的光刻胶图形层41的厚度及有源层材料层的图形不易控制， 这样就会造成刻蚀后有源层台阶51偏大以及产生黑点等不良现 象，降低了半曝光技术的成功率和阵列基板的良品率，增加了阵 列基板的生产成本。
发明内容
本发明针对现有的半曝光技术的成功率和阵列基板的良品率 低且阵列基板的生产成本高的问题，提供一种半曝光技术的成功 率和阵列基板的良品率高且阵列基板的生产成本低的薄膜晶体管 的制备方法。
解决本发明技术问题所采用的技术方案是一种薄膜晶体管的 制备方法，包括以下步骤：
S1，在衬底上沉积栅极绝缘层、有源层材料层、金属层材料 层、光刻胶层，并通过曝光、显影在所述金属层材料层上形成光 刻胶图形层，所述光刻胶图形层包括部分保留区域、完全保留区 域和完全去除区域；
S2，去除所述完全去除区域的所述金属层材料层；
S3，去除所述部分保留区域的部分所述光刻胶图形层；
S4，去除所述完全去除区域的所述有源层材料层；
S5，去除所述部分保留区域的剩余所述光刻胶图形层；
S6，形成源漏电极和沟道区。
其中，所述步骤S6包括：
S61，去除所述部分保留区域的所述金属层材料层，以形成源 漏电极；
S62，去除部分所述部分保留区域的所述有源层材料层，以形 成沟道区；
S63，去除所述完全保留区域上覆盖的所述光刻胶图形层。
优选地，所述步骤S2包括：通过湿法刻蚀工艺去除所述完全 去除区域的所述金属层材料层。
优选地，所述步骤S3包括：采用灰化工艺去除所述部分保留 区域的部分所述光刻胶图形层。
优选地，所述步骤S4包括：采用干法刻蚀工艺去除所述完全 去除区域的所述有源层材料层。
优选地，所述步骤S5包括：采用灰化工艺去除所述部分保留 区域的剩余所述光刻胶图形层。
优选地，所述步骤S61包括：通过湿法刻蚀工艺去除所述部 分保留区域的所述金属层材料层，以形成源漏电极。
优选地，所述步骤S62包括：采用干法刻蚀工艺去除部分所 述部分保留区域的所述有源层材料层，以形成沟道区。
优选地，在所述步骤S3中，所述去除所述部分保留区域的部 分所述光刻胶图形层的去除量为所述部分保留区域的所述光刻胶 图形层的总量的85％-95％。
作为另一实施方案，本发明提供一种薄膜晶体管，所述薄膜 晶体管采用上述任意一项所述的制备方法制成。
作为另一实施方案，本发明提供一种阵列基板，包括上述的 薄膜晶体管。
作为另一实施方案，本发明提供一种显示装置，包括上述的 阵列基板。
本发明的薄膜晶体管的制备方法中，通过在第一次干法刻蚀 工艺之前添加一次灰化工艺，保留5％～15％的光刻胶图形层，可 以有效改善由于干法刻蚀工艺对金属层材料层的材料因被氧化而 导致的黑点现象，进而消除黑点现象在显示过程中不良影响；由于在进行第一次灰化工艺时，干法刻蚀工艺还没有进行，可以有 效消除由于灰化工艺导致的玻璃基板下部温度不均所引起的对栅 极绝缘层刻蚀不均而产生的Embossing Mura；源漏电极上方的光 刻胶图形层的剩余量较多，能够使有源层台阶明显减小，进而减 小寄生电容，提高了显示品质。
附图说明
图1为现有的薄膜晶体管的结构示意图；
图2为本发明实施例中制备方法的流程图；
图3a为本发明实施例中形成光刻胶图形层的结构示意图；
图3b为本发明实施例中去除完全去除区域的金属层材料层 的结构示意图；
图3c为本发明实施例中去除部分保留区域的部分光刻胶图形 层的结构示意图；
图3d为本发明实施例中去除完全去除区域的有源层材料层 的结构示意图；
图3e为本发明实施例中去除部分保留区域的剩余光刻胶图形 层的结构示意图；
图3f为本发明实施例中去除部分保留区域的金属层材料层的 结构示意图；
图3g为本发明实施例中去除部分保留区域的有源层材料层 的结构示意图；
图3h为本发明实施例中去除残留光刻胶图形层的结构示意 图；
其中，附图标记为：1、栅极绝缘层；11、栅极绝缘层台阶； 2、有源层材料层；3、金属层材料层；41、光刻胶图形层；5、有 源层；51、有源层台阶；6、源漏电极；7、沟道区。
具体实施方式
为使本领域技术人员更好地理解本发明的技术方案，下面结 合附图和具体实施方式对本发明作进一步详细描述。
实施例1：
请参照图2和图3a，如图2所示，本实施例提供一种薄膜晶 体管的制备方法，包括以下步骤：
S1，在衬底上沉积栅极绝缘层1、有源层材料层2、金属层材 料层3、光刻胶层(图中未示出)，并通过曝光、显影在金属层材 料层3上形成光刻胶图形层41，光刻胶图形层41包括部分保留区 域A、完全保留区域B和完全去除区域C(如图3a所示)；
S2，去除完全去除区域C的金属层材料层3(如图3b所示)；
S3，去除部分保留区域A的部分光刻胶图形层41(如图3c 所示)；
S4，去除完全去除区域C的有源层材料层2(如图3d所示)；
S5，去除部分保留区域A的剩余光刻胶图形层41(如图3e 所示)；
S6，形成源漏电极6和沟道区7。
需要说明的是，如图3a所示，完全保留区域B对应源漏电极 6的区域，部分保留区域A对应沟道区7的区域，完全去除区域C 对应非薄膜晶体管的区域。
优选地，步骤S2包括：通过湿法刻蚀工艺去除完全去除区域 C的金属层材料层3。
优选地，步骤S3包括：采用灰化工艺去除部分保留区域A 的部分光刻胶图形层41。优选地，在步骤S3中，去除部分保留区 域A的部分光刻胶图形层41的去除量为部分保留区域A的光刻 胶图形层41的总量的85％-95％。
通过在第一次干法刻蚀工艺之前添加一次灰化工艺，保留 5％～15％的光刻胶图形层41，可以有效改善由于干法刻蚀工艺对 金属层材料层3的材料因被氧化而导致的黑点现象，进而消除黑 点现象在显示过程中不良影响；同时，由于在进行本次灰化工艺 时，还没有进行干法刻蚀工艺，因此，可以有效消除由于灰化工 艺导致的玻璃基板下部温度不均所引起的对栅极绝缘层1刻蚀不 均而产生的Embossing Mura。
优选地，步骤S4包括：采用干法刻蚀工艺去除完全去除区域C的有源层材料层2。
优选地，步骤S5包括：采用灰化工艺去除部分保留区域A 的剩余光刻胶图形层41。
步骤S6包括：S61，去除部分保留区域A的金属层材料层3， 以形成源漏电极6。优选地，步骤S61包括：通过湿法刻蚀工艺去 除部分保留区域A的金属层材料层3，以形成源漏电极6(如图 3f所示)。
S62，去除部分部分保留区域A的有源层材料层2，以形成沟 道区7。优选地，步骤S62包括：采用干法刻蚀工艺去除部分部分 保留区域A的有源层材料层2，以形成沟道区7(如图3g所示)。
由于在第一次灰化工艺中保留5％～15％的光刻胶图形层41， 减小了对于光刻胶图形层41的横向刻蚀，使得源漏电极6上方的 光刻胶图形层41的剩余量较多，能够使有源层台阶51明显减小， 进而减小寄生电容，提高了显示品质；同时，本次干法刻蚀工艺 还可以对栅极绝缘层台阶11进行刻蚀，以减小栅极绝缘层台阶11 的尺寸，提高显示品质。
S63，去除完全保留区域B上覆盖的光刻胶图形层41，以使 源漏电极6暴露(如图3h所示)。
本实施例的薄膜晶体管的制备方法中，通过在第一次干法刻 蚀工艺之前添加一次灰化工艺，保留5％～15％的光刻胶图形层41， 可以有效改善由于干法刻蚀工艺对金属层材料层3的材料因被氧 化而导致的黑点现象，进而消除黑点现象在显示过程中不良影响； 由于在进行第一次灰化工艺时，干法刻蚀工艺还没有进行，可以 有效消除由于灰化工艺导致的玻璃基板下部温度不均所引起的对 栅极绝缘层1刻蚀不均而产生的EmbossingMura；源漏电极6上 方的光刻胶图形层41的剩余量较多，能够使有源层台阶51明显 减小，进而减小寄生电容，提高了显示品质。
实施例2：
本实施例提供一种薄膜晶体管，该薄膜晶体管采用实施例1 的方法制备。
本实施例的薄膜晶体管，采用实施例1的方法制备，通过在 第一次干法刻蚀工艺之前添加一次灰化工艺，保留5％～15％的光 刻胶图形层41，可以有效改善由于干法刻蚀工艺对金属层材料层 3的材料因被氧化而导致的黑点现象，进而消除黑点现象在显示过程中不良影响；由于在进行第一次灰化工艺时，干法刻蚀工艺还 没有进行，可以有效消除由于灰化工艺导致的玻璃基板下部温度 不均所引起的对栅极绝缘层1刻蚀不均而产生的Embossing Mura； 源漏电极6上方的光刻胶图形层41的剩余量较多，能够使有源层 台阶51明显减小，进而减小寄生电容，提高了显示品质。
实施例3：
本实施例提供一种阵列基板，该阵列基板中包括实施例2中 的薄膜晶体管。
本实施例的阵列基板，包括实施例2中的薄膜晶体管，可以 有效改善由于干法刻蚀工艺对金属层材料层3的材料因被氧化而 导致的黑点现象，进而消除黑点现象在显示过程中不良影响；可 以有效消除由于灰化工艺导致的玻璃基板下部温度不均所引起的 对栅极绝缘层1刻蚀不均而产生的Embossing Mura；能够使有源 层台阶51明显减小，进而减小寄生电容，提高了显示品质。
实施例4：
本实施例提供了一种显示装置，其包括上述实施例3中的阵 列基板。所述显示装置可以为：液晶显示面板、电子纸、OLED 面板、手机、平板电脑、电视机、显示器、笔记本电脑、数码相 框、导航仪等任何具有显示功能的产品或部件。
本实施例的显示装置，包括实施例3中的阵列基板，可以有 效改善由于干法刻蚀工艺对金属层材料层3的材料因被氧化而导 致的黑点现象，进而消除黑点现象在显示过程中不良影响；可以 有效消除由于灰化工艺导致的玻璃基板下部温度不均所引起的对 栅极绝缘层1刻蚀不均而产生的Embossing Mura；能够使有源层 台阶51明显减小，进而减小寄生电容，提高了显示品质。
可以理解的是，以上实施方式仅仅是为了说明本发明的原理 而采用的示例性实施方式，然而本发明并不局限于此。对于本领 域内的普通技术人员而言，在不脱离本发明的精神和实质的情况 下，可以做出各种变型和改进，这些变型和改进也视为本发明的 保护范围。

Claims (12)

1.一种薄膜晶体管的制备方法，其特征在于，包括以下步骤：
S1，在衬底上沉积栅极绝缘层、有源层材料层、金属层材料层、光刻胶层材料层，并通过曝光、显影在所述金属层材料层上形成光刻胶图形层，所述光刻胶图形层包括部分保留区域、完全保留区域和完全去除区域；
S2，去除所述完全去除区域的所述金属层材料层；
S3，去除所述部分保留区域的部分所述光刻胶图形层；
S4，去除所述完全去除区域的所述有源层材料层；
S5，去除所述部分保留区域的剩余所述光刻胶图形层；
S6，形成源漏电极和沟道区。
2.根据权利要求1所述的薄膜晶体管的制备方法，其特征在于，所述步骤S6包括：
S61，去除所述部分保留区域的所述金属层材料层，以形成源漏电极；
S62，去除部分所述部分保留区域的所述有源层材料层，以形成沟道区；
S63，去除所述完全保留区域上覆盖的所述光刻胶图形层。
3.根据权利要求1所述的薄膜晶体管的制备方法，其特征在于，所述步骤S2包括：通过湿法刻蚀工艺去除所述完全去除区域的所述金属层材料层。
4.根据权利要求1所述的薄膜晶体管的制备方法，其特征在于，所述步骤S3包括：采用灰化工艺去除所述部分保留区域的部分所述光刻胶图形层。
5.根据权利要求1所述的薄膜晶体管的制备方法，其特征在于，所述步骤S4包括：采用干法刻蚀工艺去除所述完全去除区域的所述有源层材料层。
6.根据权利要求1所述的薄膜晶体管的制备方法，其特征在于，所述步骤S5包括：采用灰化工艺去除所述部分保留区域的剩余所述光刻胶图形层。
7.根据权利要求2所述的薄膜晶体管的制备方法，其特征在于，所述步骤S61包括：通过湿法刻蚀工艺去除所述部分保留区域的所述金属层材料层，以形成源漏电极。
8.根据权利要求2所述的薄膜晶体管的制备方法，其特征在于，所述步骤S62包括：采用干法刻蚀工艺去除部分所述部分保留区域的所述有源层材料层，以形成沟道区。
9.根据权利要求1所述的薄膜晶体管的制备方法，其特征在于，在所述步骤S3中，所述去除所述部分保留区域的部分所述光刻胶图形层的去除量为所述部分保留区域的所述光刻胶图形层的总量的85％-95％。
10.一种薄膜晶体管，其特征在于，所述薄膜晶体管采用权利要求1～9任意一项所述的制备方法制成。
11.一种阵列基板，其特征在于，包括权利要求10所述的薄膜晶体管。
12.一种显示装置，其特征在于，包括权利要求11所述的阵列基板。
CN201510508322.1A 2015-08-18 2015-08-18 一种薄膜晶体管及其制备方法、阵列基板和显示装置 Active CN105097949B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201510508322.1A CN105097949B (zh) 2015-08-18 2015-08-18 一种薄膜晶体管及其制备方法、阵列基板和显示装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201510508322.1A CN105097949B (zh) 2015-08-18 2015-08-18 一种薄膜晶体管及其制备方法、阵列基板和显示装置

Publications (2)

Publication Number Publication Date
CN105097949A CN105097949A (zh) 2015-11-25
CN105097949B true CN105097949B (zh) 2017-12-29

Family

ID=54577979

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201510508322.1A Active CN105097949B (zh) 2015-08-18 2015-08-18 一种薄膜晶体管及其制备方法、阵列基板和显示装置

Country Status (1)

Country Link
CN (1) CN105097949B (zh)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107591415B (zh) * 2017-08-29 2021-08-06 惠科股份有限公司 一种阵列基板及其制造方法
CN113571420A (zh) * 2021-09-24 2021-10-29 惠科股份有限公司 薄膜晶体管的制作方法及显示面板

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102148259A (zh) * 2010-10-12 2011-08-10 京东方科技集团股份有限公司 薄膜晶体管、阵列基板及其制造方法和液晶显示器
JP2013105158A (ja) * 2011-11-16 2013-05-30 Olympus Corp レーザ加工方法、及び、レーザ加工装置

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001311965A (ja) * 2000-04-28 2001-11-09 Nec Corp アクティブマトリクス基板及びその製造方法
KR100543002B1 (ko) * 2003-09-15 2006-01-20 삼성에스디아이 주식회사 블랙 매트릭스를 포함하는 박막 트랜지스터 및 이 박막트랜지스터에 사용되는 다결정 실리콘의 제조 방법

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102148259A (zh) * 2010-10-12 2011-08-10 京东方科技集团股份有限公司 薄膜晶体管、阵列基板及其制造方法和液晶显示器
JP2013105158A (ja) * 2011-11-16 2013-05-30 Olympus Corp レーザ加工方法、及び、レーザ加工装置

Also Published As

Publication number Publication date
CN105097949A (zh) 2015-11-25

Similar Documents

Publication Publication Date Title
CN105514120B (zh) 一种双栅tft阵列基板及其制造方法和显示装置
CN106098699B (zh) 一种阵列基板、其制作方法、显示面板及其制作方法
CN103500730B (zh) 一种阵列基板及其制作方法、显示装置
CN109494257B (zh) 一种薄膜晶体管及其制造方法、阵列基板、显示装置
CN103928400A (zh) 阵列基板及其制作方法、显示装置
CN104681631A (zh) 薄膜晶体管及其制作方法、阵列基板及显示装置
CN102543867A (zh) 一种金属氧化物薄膜晶体管阵列基板的制造方法
CN103413811A (zh) 阵列基板及其制造方法、显示装置
CN106935597A (zh) 一种阵列基板及其制备方法、显示面板
CN106098701A (zh) 一种阵列基板及其制备方法和显示装置
CN103681514B (zh) 阵列基板及其制作方法、显示装置
CN103730511B (zh) 薄膜晶体管及其制造方法、阵列基板、显示装置
US10134765B2 (en) Oxide semiconductor TFT array substrate and method for manufacturing the same
WO2017140058A1 (zh) 阵列基板及其制作方法、显示面板及显示装置
CN105448824A (zh) 阵列基板及其制作方法、显示装置
CN110854205A (zh) 一种薄膜晶体管及制作方法、显示面板及显示装置
CN106449653A (zh) 一种显示基板及其制备方法、显示面板、显示装置
WO2020077861A1 (zh) 一种阵列基板及其制备方法
CN104576526B (zh) 一种阵列基板及其制备方法和显示装置
CN102629611A (zh) 一种显示装置、阵列基板及其制作方法
CN104810375B (zh) 一种阵列基板及其制作方法和一种显示装置
CN104409361A (zh) 一种薄膜晶体管、其制备方法、阵列基板及显示装置
CN105097949B (zh) 一种薄膜晶体管及其制备方法、阵列基板和显示装置
CN106887405A (zh) 一种阵列基板及其制作方法
CN108598086A (zh) Tft阵列基板的制作方法及tft阵列基板

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant