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CN105051918A - 具有包含InGaN的有源区的半导体结构体、形成此类半导体结构体的方法以及由此类半导体结构体形成的发光器件 - Google Patents

具有包含InGaN的有源区的半导体结构体、形成此类半导体结构体的方法以及由此类半导体结构体形成的发光器件 Download PDF

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CN105051918A
CN105051918A CN201480014065.XA CN201480014065A CN105051918A CN 105051918 A CN105051918 A CN 105051918A CN 201480014065 A CN201480014065 A CN 201480014065A CN 105051918 A CN105051918 A CN 105051918A
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layer
equal
semiconductor structure
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electron blocking
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J-P·德布雷
尚塔尔·艾尔纳
R·S·克恩
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Soitec SA
Original Assignee
Soitec SA
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Abstract

本发明涉及一种半导体结构体，其包含位于多个InGaN层之间的有源区。所述有源区至少基本由InGaN组成。所述多个InGaN层包含至少一个包含InwGa1-wN的阱层以及邻近所述至少一个阱层的至少一个包含InbGa1-bN的势垒层。在某些实施方式中，所述阱层的InwGa1-wN中的w值可以大于或等于约0.10且小于或等于约0.40，在某些实施方式中，所述至少一个势垒层的InbGa1-bN中的b值可以大于或等于约0.01且小于或等于约0.10。本发明还涉及一种形成半导体结构体的方法，该方法包括生长上述InGaN层以形成如LED等发光器件的有源区。本发明还涉及照明器件，其包含上述LED。

Description

具有包含InGaN的有源区的半导体结构体、形成此类半导体结构体的方法以及由此类半导体结构体形成的发光器件
技术领域
本公开涉及半导体结构体和由具有包含InGaN的有源区的此类半导体结构体制造的发光器件、制造此类发光器件的方法以及包含此类发光器件的装置。
背景技术
如发光二极管(LED)等发光器件是对阳极和阴极之间的LED有源区施加电压时发射可见光形式的电磁辐射的电子器件。LED通常包含一个或多个半导体材料层，在所述半导体材料层中由阳极供给的电子和由阴极供给的空穴进行复合。随着电子和空穴在LED有源区内复合，能量以从LED有源区发出的光子的形式释放。
可将LED制造为包含大范围不同类型的半导体材料，其包括例如III-V族半导体材料和II-V族半导体材料。从任何特定LED发出的光的波长是电子与空穴复合时所释放的能量的函数。因此，从LED发出的光的波长是电子能级与空穴能级之间的相对能量差的函数。电子能级和空穴能级至少部分地是以下参数的函数：半导体材料组成、掺杂类型和浓度、半导体材料的构造(即，晶体结构和取向)以及其中发生电子和空穴复合的半导体材料的品质。因此，通过选择性地定制LED内半导体材料的组成和构造，可以选择性地定制LED发出的光的波长。
本领域已知可制造包含如III族氮化物材料等III-V族半导体材料的LED。已知此类III族氮化物LED能够发射电磁辐射光谱的蓝色和绿色可见区的辐射，且已知其能够以相对较高的功率和光度(luminosity)工作。
发明内容
提供此发明内容部分来以简化形式介绍一部分概念集合。这些概念将在下文公开的示例性实施方式的具体描述中进一步详细描述。本发明内容部分并非意在指定所要求保护的主题的关键特征或必要特征，也并非意在用来限制所要求保护的主题的范围。
在某些实施方式中，本公开包括一种半导体结构体，其包含GaN基体层，所述GaN基体层具有生长平面晶格参数大于或等于约3.189埃的极性生长平面。在所述基体层上设置有有源区，且所述有源区包含多个InGaN层。所述多个InGaN层包含至少一个InwGa1-wN阱层和至少一个InbGa1-bN势垒层，其中0.10≤w≤0.40，0.01≤b≤0.10。在有源区与GaN基体层相对的一侧上设置有电子阻挡层。在电子阻挡层上设置有p-型主体层(bulklayer)，且p-型主体层包含InpGa1-pN，其中0.00≤p≤0.08。在p-型主体层上设置有p-型接触层，且p-型接触层包含IncGa1-cN，其中0.00≤c≤0.10。
在另一些实施方式中，本公开包括由所述半导体结构体制造的发光器件。例如，在另一些实施方式中，本公开包括一种包含GaN基体层的发光器件，所述GaN基体层具有生长平面晶格参数大于或等于约3.189埃的极性生长平面。在所述基体层上设置有有源区。所述有源区包含多个InGaN层，且所述多个InGaN层包含至少一个阱层和至少一个势垒层。在有源区上设置有电子阻挡层。在电子阻挡层上设置有p-型InpGa1-pN主体层。在p-型InpGa1-pN主体层上设置有p-型IncGa1-cN接触层。另外，发光器件的临界应变能可以为约4500以下。
本公开的另一些实施方式包括制造上述结构体和器件的方法。例如，在某些实施方式中，本公开包括一种形成半导体结构体的方法，所述半导体结构体中设置有GaN基体层，所述GaN基体层具有生长平面晶格参数大于或等于约3.189埃的极性生长平面。在所述基体层上生长多个InGaN层以形成有源区。生长多个InGaN层的过程包括生长至少一个包含InwGa1-wN的阱层和在所述至少一个阱层上生长至少一个势垒层，所述至少一个势垒层包含InbGa1-bN，其中，0.10≤w≤0.40，0.01≤b≤0.10。在有源区上生长电子阻挡层。在电子阻挡层上生长p-型InpGa1-pN主体层，其中0.00≤p≤0.08，并在p-型InpGa1-pN主体层上生长p-型IncGa1-cN接触层，其中0.00≤c≤0.10。
附图说明
图1A是本公开实施方式所述的半导体结构体的简化侧视图，所述半导体结构体包含处在半导体结构体的有源区内的一个或多个InGaN阱层和一个或多个InGaN势垒层。
图1B是示出了图1A半导体结构体的不同层中不同材料的能带图中导带能级的相对差异的简化图。
图2A是与图1A的半导体结构体相似的另一半导体结构体的简化侧视图，该另一半导体结构体还包含处在半导体结构体的有源区和基体层之间的电子阻断层。
图2B是图2A的半导体结构体的简化导带图。
图3A是与图1A的半导体结构体相似的另一半导体结构体的简化侧视图，该另一半导体结构体还包含处在半导体结构体的有源区和基体层之间的应变消除层。
图3B是图3A的半导体结构体的简化导带图。
图4A是与图1A的半导体结构体相似的另一半导体结构体的简化侧视图，该另一半导体结构体还包含处在半导体结构体的有源区内的附加GaN薄势垒层。
图4B是图4A的半导体结构体的简化导带图。
图5A是与图1A的半导体结构体相似的另一半导体结构体的简化侧视图，该另一半导体结构体还包含处在半导体结构体的有源区内的阱溢流结构体(welloverflowstructure)。
图5B是图5A的半导体结构体的简化导带图。
图6A是可以用来制造生长模板的中间半导体结构体的简化俯视图，所述生长模板用来根据本公开的方法的实施方式制造半导体结构体。
图6B是图6A的中间半导体结构体的部分截面侧视图。
图6C是可以用来根据本公开的方法的实施方式制造半导体结构体的生长模板的部分截面侧视图。
图6D示出了外延沉积在如图6C那样的生长模板上的生长层叠体。
图7是根据本公开的方法的实施方式由半导体结构体制造的发光器件的部分截面侧视图。
图8是根据本公开的方法的实施方式由半导体结构体制造的另一发光器件的部分截面侧视图。
图9是示出根据本公开的方法的实施方式形成的半导体结构体的内部量子效率与总应变能之间的关系图。
图10A是先前已知LED的简化侧视图，所述LED包括处于该LED的有源区中的InGaN阱层和GaN势垒层。
图10B是图10A的LED的简化导带图。
图11A是示出了在对图10A的LED的有源区施加0电压时导带与价带的计算能带边缘(bandedge)的图，该计算值利用LED的计算模型获得。
图11B是与图11A相似的图，但其示出了在由于对LED的有源区施加电压而使流经所述LED的有源区的电流密度为125A/cm2时导带与价带的计算能带边缘。
图11C是示出了计算出的发射辐射强度的图，所述发射辐射强度是图11A的LED中的各个InGaN量子阱层的波长的函数。
图11D是示出了计算出的载流子注入效率的图，所述载流子注入效率是对图11A的LED的有源区施加的电流密度的函数。
图11E是示出了计算出的内部量子效率的图，所述内部量子效率是对图11A的LED的有源区施加的电流密度的函数。
图12A是本公开的LED的简化侧视图，所述LED与图1A相似并且包括处于LED的有源区中的InGaN阱层和InGaN势垒层。
图12B是图12A的LED的简化导带图。
图13A是示出了在对图12A的LED的有源区施加0电压时导带与价带的计算能带边缘的图，该计算值利用LED的计算模型获得。
图13B是与图13A相似的图，但其示出了在由于对LED的有源区施加电压而使流经所述LED的有源区电流密度为125A/cm2时导带与价带的计算能带边缘。
图13C是示出了计算出的发射辐射强度的图，所述发射辐射强度是图13A的LED中的格格InGaN量子阱层的波长的函数。
图13D是示出了计算出的载流子注入效率的图，所述载流子注入效率是对图13A的LED的有源区施加的电流密度的函数。
图13E是示出了计算出的内部量子效率的图，所述内部量子效率是对图13A的LED的有源区施加的电流密度的函数。
图14示出了包括本公开的LED的照明器件的实例。
具体实施方式
本文呈现的图示并非意在作为任何特定的半导体材料、结构体或器件的实际视图，而仅是用来描述本公开的实施方式的理想化表示。
图1A示出了半导体结构体100的实施方式。半导体结构体100包含多个III族氮化物层(例如，氮化铟、氮化镓、氮化铝及其合金)，并且包含基体层102、p-型接触层104和设置在基体层102和p-型接触层104之间的有源区106，有源区106包含多个InGaN层。另外，有源区106包含至少一个InGaN阱层和至少一个InGaN势垒层。在某些实施方式中，有源区106可以至少基本上由InGaN组成(但存在掺杂物)。半导体结构体100还包含设置于有源区106上的电子阻挡层108、设置于电子阻挡层108上的p-型主体层110以及设置于p-型主体层110上的p-型接触层104。
基体层102可以包含GaN基体层112，其中GaN基体层112的生长平面是生长平面晶格参数大于或等于约3.189埃的极性平面。可以如本文随后详细描述的那样由半导体结构体100制造发光器件，例如发光二极管。然而，简言之，可以在GaN基体层112的一部分上形成第一电极接触部(electrodecontact)，并可在p-型接触层104的一部分上形成第二电极接触部，从而可以在所述电极接触部之间提供横穿有源区106的电压，由此使由半导体结构体100制造的发光器件发出电磁辐射(例如，可见光)。
本公开中包含有源区(该有源区包括至少一个InGaN阱层和至少一个InGaN势垒层)的半导体结构体的实施方式可以利用生长或以其他方式形成III族氮化物层(如InGaN)的各类方法来制造。作为非限制性实例，可以利用以下方法的一种或多种来生长或以其他方式沉积各种III族氮化物层：化学气相沉积(CVD)法、金属有机化学气相沉积法(MOCVD)、气相外延(VPE)法、原子层沉积(ALD)法、氢化物气相外延(HVPE)法、分子束外延(MBE)法、原子层沉积(ALD)法和化学束外延(CBE)等。
在某些实施方式中，可以使用以下文献中的一个或全部所公开的方法来生长或者以其他方式沉积各种III族氮化物层：2010年7月15日以Letertre等名义公开的美国专利申请公开第US2010/0176490A1号；2010年5月6日以Arena名义公开的美国专利申请公开第US2010/0109126号；2012年8月23日以Figuet名义公开的美国专利申请公开第US2012/0211870号；和2012年9月6日以Figuet名义公开的美国专利申请公开第US2012/0225539号。这类方法能够制造具有下文所述的组成和厚度的III族氮化物层，如InGaN层(和其它可选的III族氮化物层)。可以利用这类方法来形成生长模板113，在生长模板113上可以形成后续III族氮化物层。
下文参照图6A～6C简要描述可以用来制造本公开的实施方式的生长模板113的这类方法的实例。
图6A是可以用来形成(图1A的)生长模板113的中间半导体结构体650的俯视图，在所述生长模板113上可以制造本公开的一种或多种半导体结构体和后续发光器件；且图6B是在形成生长模板113时利用的中间半导体结构体650的一部分的简化截面图。生长模板113可以如上述美国专利申请公开第US2010/0176490A1号和/或美国专利申请公开第US2010/0109126号公开的那样制造。如该文献中所公开，中间半导体结构体650可以包括牺牲衬底652、设置在牺牲衬底652上的顺应性材料层654、以及设置在顺应性材料654上的各自包含III族氮化物材料层的一个或多个InsGa1-sN晶种层656。一个或多个InsGa1-sN晶种层656可以用作“晶种(seed)”，在其上可以形成本文所述的半导体结构体100的各种后续层。
初始InsGa1-sN晶种层可以在初始生长衬底上形成，并随后利用诸如离子注入、与初始InsGa1-sN晶种层的一部分键合并随后分离(未示出)等方法转移至牺牲衬底652。初始生长衬底可以包含特征如下的生长衬底：其具有与初始InsGa1-sN晶种层错配的生长平面晶格从而使所述InsGa1-sN晶种层以应变方式形成。例如，初始生长衬底可以包括包含镓极性GaN晶种层的蓝宝石衬底，从而使所形成的InsGa1-sN晶种层包含经受拉伸应变的镓极性GaN晶种层。
可以将初始InsGa1-sN晶种层形成或生长为使InsGa1-sN晶种层包含下述生长平面，该生长平面包含III族氮化物的极性平面。例如，可以将生长平面形成为使InsGa1-sN晶种层包含镓极性平面。另外，可以将初始InsGa1-sN晶种层生长或以其他方式形成为使InsGa1-sN晶种层的组成使得0.02≤s≤0.05。作为一个特定的非限制性实例，InsGa1-sN晶种层中的n值可以等于约0.03。还可以将InsGa1-sN晶种层生长或者以其他方式形成至厚度大于约200纳米(200nm)。然而，InsGa1-sN晶种层以如下方式形成：所述InsGa1-sN晶种层不超过InsGa1-sN晶种层临界厚度，该临界厚度是InsGa1-sN晶种层中的应变可以借由形成额外的缺陷而松弛时的厚度。该现象在本领域中通常称作相分离。因此，InsGa1-sN晶种层可以包含应变的高品质晶种材料。
仅举例而言而并非作为限制，可以使用工业已知方法SMART-CUT工艺来利用作为键合层的顺应性材料层654将InsGa1-sN晶种层656转移至牺牲衬底652。这类方法详细描述于例如Bruel的美国专利RE39,484号、Aspar等的美国专利6,303,468号、Aspar等的美国专利6,335,258号、Moriceau等的美国专利6,756,286号、Aspar等的美国专利6,809,044号和Aspar等的美国专利6,946,365号。
牺牲衬底652可以包含均质材料或非均质(即，复合)材料。以非限制性实例而言，支持衬底652可以包含蓝宝石、硅、III族-砷化物、石英(SiO2)、熔融二氧化硅(SiO2)玻璃、玻璃-陶瓷复合材料(例如，由SchottNorthAmerica,Inc.,Duryea,PA以商标出售的那些)、熔融二氧化硅玻璃复合材料(例如，SiO2-TiO2或Cu2-Al2O3-SiO2)、氮化铝(AlN)或碳化硅(SiC)。
顺应性材料层654可以包含例如玻璃化转变温度(Tg)小于或等于约800℃的材料。顺应性材料层654的厚度可以在从约0.1μm扩展至约10μm、更特别地为约1μm～约5μm的范围内。以非限制性实例而言，顺应性材料层100可以包含以下物质中的至少一种：氧化物、磷硅酸盐玻璃(PSG)、硼硅酸盐(BSG)、硼磷硅酸盐玻璃(BPSG)、聚酰亚胺、掺杂或未掺杂的准无机硅氧烷旋涂玻璃(spin-on-glass,SOG)、无机旋涂玻璃(即，甲基-、乙基-、苯基-或丁基-)以及掺杂或未掺杂的硅酸盐。
顺应性材料层654可以利用例如烘箱、熔炉、或沉积反应器加热至足以使顺应性材料层654的粘度降低以使顺应性材料层654再流动的温度，从而使一个或多个InsGa1-sN晶种层656至少部分地使晶体晶格应变松弛。通过降低顺应性材料层654的粘度，InsGa1-sN晶种层656中的拉伸应变可以至少部分地得到松弛，甚至可能消失，由此形成生长平面晶格参数大于或等于约3.189埃的InsGa1-sN晶种层656。
因此，通过使InsGa1-sN内的晶格应变的至少一部分松弛，在InsGa1-sN中可以获得大于或等于约3.189埃的生长平面晶格参数。大于或等于约3.189埃的生长平面晶格参数可以对应于纤锌矿GaN的平衡生长平面晶格常数。因此，根据本公开的某些实施方式，在本公开的InsGa1-sN层上方或之上形成的一个或多个GaN层可以以无应变状态形成，即基本没有晶格应变。
在一个或多个InsGa1-sN晶种层656至少部分松弛后，可以将InsGa1-sN晶种层656转移至支持衬底，并且随后可以将顺应性材料654和牺牲衬底652移除以形成图1A和图6C所示的生长模板113。更详细而言，且参照图6B和图6C，可以使至少部分松弛的InsGa1-sN晶种层656附接至支持衬底658，且可以利用诸如激光剥离、湿式蚀刻、干式蚀刻和化学机械抛光中的一种或多种等方法将牺牲衬底652和顺应性材料654移除。
支持衬底658可以包含均质材料或非均质(即，复合)材料。以非限制性实例而言，支持衬底658可以包含蓝宝石、硅、III族-砷化物、石英(SiO2)、熔融二氧化硅(SiO2)玻璃、玻璃-陶瓷复合材料(例如，由SchottNorthAmerica,Inc.,Duryea,PA以商标出售的那些)、熔融二氧化硅玻璃复合材料(例如，SiO2-TiO2或Cu2-Al2O3-SiO2)、氮化铝(AlN)或碳化硅(SiC)。
如图6C所示，在某些实施方式中，生长模板113可以可选地包括被覆在支持衬底100上的介电材料层660。介电材料层660可选地可以形成于支持衬底658的主表面或者一个或多个InsGa1-sN晶种层656上，其中介电材料660用作辅助InsGa1-sN晶种层656键合至支持衬底658的键合层。介电材料层660可以包括例如氮氧化硅(SiON)、氮化硅(Si3N4)或二氧化硅(SiO2)，并且可以利用例如化学气相沉积(CVD)、物理气相沉积(PVD)或原子层沉积(ALD)形成。因此，如图1A和图6C，生长模板113包含支持衬底658和设置在支持衬底658上的InsGa1-sN晶种层656。
另外，InsGa1-sN晶种层656可以形成在支持衬底658之上，并使InsGa1-sN晶种层656的组成可以在0.02≤s≤0.05的范围内。作为一个特定非限制性实例，InsGa1-sN晶种层656中的s值可以等于约0.03。而且，InsGa1-sN晶种层656可以具有生长平面晶格参数大于或等于约3.189埃的极性生长平面662。InsGa1-sN晶种层还可以形成为使总层厚Ts大于约100纳米(100nm)。
生长模板113形成图1A的基体层102的一部分。在某些实施方式中，所述基体层还可以包括GaN基体层112，其中所述GaN基体层继承了相邻InsGa1-sN晶种层656的晶体性质。因此，GaN基体层112还可以包含生长平面晶格参数大于或等于约3.189埃的极性生长平面(例如，镓极性生长平面)。
GaN基体层112可以至少基本由GaN组成(但存在掺杂物)。GaN基体层112的平均层厚Tn可以为约10纳米(10nm)～约3000纳米(3,000nm)，或在某些实施方式中为约10纳米(10nm)～约1000纳米(1,000nm)。可选地，GaN基体层112可以进行掺杂。例如，GaN基体层112可以通过用作为电子供体的元素(例如，硅或锗)掺杂来进行n-型掺杂。例如，GaN基体层112中掺杂物的浓度可以为约3e17cm-3～约1e20cm-3，或在某些实施方式中为约5e17cm-3～约1e19cm-3。
在形成包含InGaN的半导体结构体100的一个或多个其它各种层之后，可以在GaN基体层112的一部分上形成第一电极接触部以由半导体结构体100制造发光器件。
如图1A所述的完成的基体层102包括如上文所述的生长模板113和GaN基体层112。可以以本文下面进一步详细描述的逐层法来生长或者以其他方式形成半导体结构体100的各种III族氮化物层。在某些实施方式中，基体层102可以包含其上可以生长或者以其他方式形成的半导体结构体100的其它层的基体。因此，半导体结构体100的各种III族氮化物层可以从基体层102开始并沿着按图1A的视角从左到右的方向推移而依次生长或者以其他方式形成，但所述结构体可以实际上被定位为使基体层102在制造过程中设置在底部上。换言之，结构体在制造过程中可以以图1A的定位逆时针转90度定位。
如下文所进一步详细讨论，有源区106设置在基体层102和p-型接触层104之间。有源区106包含至少一个InGaN阱层114和至少一个InGaN势垒层116。在某些实施方式中，有源区106可以至少基本由InGaN组成(但存在掺杂物)，InGaN阱层114的铟含量严格地大于InGaN势垒层116的铟含量。特别地，有源区106可以包含至少一个阱层114，该阱层114包含InwGa1-wN，其中0.10≤w≤0.40，或在某些实施方式中，其中0.12≤w≤0.25，或在其它实施方式中，其中w等于约0.14。有源区106还包含至少一个势垒层116，该势垒层116包含InbGa1-bN，其中b<w并且其中0.01≤b≤0.10，或在某些实施方式中，其中0.03≤b≤0.08，或在其它实施方式中，其中b等于约0.05。在某些实施方式中，InGaN势垒层116可以邻近(例如，直接相邻于)所述至少一个InGaN阱层114。
半导体结构体的有源区106是半导体结构体的如下区域：当将半导体结构体制造为如发光二极管(LED)等发光器件时，该区域中的电子与空穴彼此复合产生光子，所述光子从LED发射出。在某些实施方式中，光子以可见光的形式发射。可见光的至少一部分可以具有从约380纳米(380nm)扩展至约560纳米(560nm)的电磁辐射光谱范围内的一个或多个波长。
如前文所述，半导体结构体100的有源区106包含一个或多个InGaN阱层114和一个或多个InGaN势垒层116，且在某些实施方式中至少基本由InGaN组成(但存在掺杂物)。因此，在某些实施方式中,有源区106可以实质上由InGaN构成。有源区106包含一对或多对相邻层，所述相邻层包括一个阱层114和一个势垒层116，其中各阱层114包含InwGa1-wN，其中0.10≤w≤0.40，且其中各势垒层116包含InbGa1-bN，其中0.01≤b≤0.10且b<w。
在图1A和1B所示的实施方式中，半导体结构体100的有源区106包括一(1)对有源层(阱层114和势垒层116)，但在另外的实施方式中，半导体结构体100的有源区106可以包括多于一对有源层。例如，半导体结构体100的有源区106可以包括一(1)对至二十五(25)对相邻的有源层，每对包括阱层114和势垒层116，由此有源区106包括交替的阱层114和势垒层116的层叠体(在包括多于一对的实施方式中)。然而，应该理解的是，势垒层116的数目可以与阱层114的数目不相等。阱层114可以与势垒层116彼此分隔。因此，在某些实施方式中，势垒层116的数目可以等于阱层的数目，或比其多1个，或比其少1个。
仍参照图1A，各阱层114的平均层厚TW可以为约1纳米(1nm)～约1000纳米(1,000nm)、约1纳米(1nm)～约100纳米(100nm)或者约1纳米(1nm)～约10纳米(10nm)。在某些实施方式中，阱层114可以包括量子阱。在这些实施方式中，各阱层114的平均层厚TW可以为约10纳米(10nm)以下。在其它实施方式中，阱层114可不包括量子阱，且各阱层114的平均层厚TW可以大于约10纳米(10nm)。在这些实施方式中，有源区106可以包含在本领域中称作“双异质结构”的结构。各势垒层116的平均层厚TB可以为约1纳米(1nm)～约50纳米(100nm)或者约1纳米(1nm)～约10纳米(10nm)，但在其它实施方式中势垒层116可能更厚。
阱层114和势垒层116中的一者或者两者可进行掺杂。例如，可以通过用作为电子供体的元素(例如，硅或锗)掺杂来对阱层114和势垒层116中的一者或者两者进行n-型掺杂。在某些实施方式中，阱层114中的掺杂物浓度可以为约3e17cm-3～约1e19cm-3，或可以为约3e17cm-3～约5e17cm-3。类似地，势垒层116中的掺杂物浓度可以为约3e17cm-3～约1e19cm-3，或可为约1e18cm-3～约3e18cm-3。
阱层114和势垒层116中的一者或者两者可以具有纤锌矿晶体结构。另外，在某些实施方式中，阱层114和势垒层116中的一者或者两者可以包含极性生长表面(例如镓极性生长表面)，其在与阱层114和势垒层116之间的一个或多个界面平行的生长平面内的平均晶格常数大于或等于约3.189埃。更具体地，在某些实施方式中，平均生长平面晶格常数c可以为约3.189埃～约3.2埃。
包含至少一个阱层和至少一个势垒层的有源区106的平均总厚度可以在约40纳米(40nm)～约1000纳米(1000nm)的范围内、在约40纳米(40nm)～约750纳米(750nm)的范围内或者在约40纳米(40nm)～约200纳米(200nm)的范围内。
仍参照图1A，半导体结构体100可选地可包括处在有源区106与p-型接触层104之间和/或处在有源区106与基体层102之间的附加层。例如，在某些实施方式中，半导体结构体100可以包括处在有源区106与基体层102之间的间隔层118。
可选的间隔层118可以包含InspGa1-spN层，其中0.01≤sp≤0.10，或其中0.03≤sp≤0.06，或其中sp等于约0.05。间隔层118可以用于在基体层102和有源区106的层之间提供更平缓的过渡，其相对于GaN基体层112可能具有不同的组成(且因而具有不同的晶格参数)。因此，在某些实施方式中，InspGa1-spN间隔层118可以直接设置在基体层102和有源区106之间。通过在基体层102和有源区106之间提供更平缓的过渡，各个InGaN层的晶体晶格内的应力可能减小，且因此可能因所述应力所导致的缺陷也可能减少。InspGa1-spN间隔层118的平均层厚Tsp可以为约1纳米(1nm)～约100纳米(100nm)或者约1纳米(1nm)～约25纳米(25nm)。作为一个特定的非限制性实例，平均层厚Tsp可以等于约10纳米(10nm)。
可选地，InspGa1-spN间隔层118可以进行掺杂。例如，可以通过用作为电子供体的元素(例如，硅或锗)掺杂来对InspGa1-spN间隔层118进行n-型掺杂。间隔层118中的掺杂物浓度可以为约3e17cm-3～约1e19cm-3。作为一个特定的非限制性实例，间隔层118中的掺杂物浓度可以等于约2e18cm-3。
仍参照图1A，半导体结构体100还可以包括设置在有源区106与p-型接触层104之间的可选的IncpGa1-cpN封端层120。可选的IncpGa1-cpN封端层120可以包括IncpGa1-cpN层，其中0.01≤cp≤0.10，或其中0.03≤cp≤0.07。作为一个特定的非限制性实例，cp的值可以等于约0.05。IncpGa1-cpN封端层120可以用于避免在后续高温加工时下覆的有源区106的层中的铟溶解和/或蒸发，和/或可以起到与间隔层相同的功能。
IncpGa1-cpN封端层120的平均层厚Tcp可以为约1纳米(1nm)～约100纳米(100nm)或者约1纳米(1nm)～约25纳米(25nm)。作为一个特定的非限制性实例，Tcp可以等于约10纳米(10nm)。可选地，封端层120可以进行掺杂。例如，可以通过用作为电子受体的元素(例如，镁、锌或碳)掺杂来对封端层120进行p-型掺杂。然而，在其它实施方式中，可以对封端层120进行n-型掺杂。封端层120中的掺杂物浓度可以为约3e17cm-3～约1e19cm-3或可以为约1e18cm-3～约5e18cm-3。作为一个特定的非限制性实例，在某些实施方式中，封端层120中的掺杂物浓度可以等于约2e18cm-3。
本公开的半导体结构体100还可以包括设置在有源区106和p-型接触层104之间的一个或多个电子阻挡层(EBL)。此类电子阻挡层可以包括其中导带的能带边缘的能级相对于有源区106中导带的能带边缘相对较高的材料，其可以起到将电子限制在有源区106内并避免载流子从有源区106向外溢流的作用。
作为非限制性实例，图1A示出了设置在封端层120与有源区106相对的一侧的电子阻挡层108。在包括p-型主体层110的实施方式中，如图1A所示，电子阻挡层108可以直接设置在封端层120和p-型主体层110之间。
电子阻挡层108包含III族氮化物。作为非限制性实例，电子阻挡层108可以至少基本由IneGa1-eN组成(但存在掺杂物)，其中0.00≤e≤0.02，并且在某些实施方式中可以至少基本由GaN组成(但存在掺杂物)。在其它实施方式中，电子阻挡层108可以至少基本由AleGa1-eN组成，其中0.00≤e≤0.20。在某些实施方式中，电子阻挡层108可以至少基本由AleGa1-eN组成(但存在掺杂物)。
电子阻挡层108可以用选自由镁、锌和碳组成的组的一种或多种掺杂物进行p-型掺杂。电子阻挡层108内的一种或多种掺杂物的浓度可以处于从约1e17cm-3扩展至约1e21cm-3的范围，或在某些实施方式中可以等于约3e19cm-3。在某些实施方式中，电子阻挡层108的平均层厚Te可以处于从约5纳米(5nm)扩展至约50纳米(50nm)的范围，或在某些实施方式中，其平均层厚Te可以等于约20纳米(20nm)。
在本公开的半导体结构体100的其它实施方式中，半导体结构体100可以具有与电子阻挡层108相似的电子阻挡层，但其中所述电子阻挡层具有包含交替的不同材料层的超晶格结构，如图1A中的插入图122所示。例如，电子阻挡层108可以具有包含交替的GaN层124和IneGa1-eN层126的超晶格结构，其中0.01≤e≤0.02。在其他实施方式中，电子阻挡层可以具有包含交替的GaN层124和AleGa1-eN层126的超晶格结构，其中0.01≤e≤0.20。此类超晶格结构中的各个层的平均层厚均可为约1纳米(1nm)～约20纳米(20nm)。
如前文所述，本公开的半导体结构体100还可包括设置在电子阻挡层108和p-型接触层104之间的p-型主体层110。此类p-型主体层可以包含p-掺杂的III族氮化物材料，例如p-掺杂的InpGa1-pN。此类p-型主体层可以用作例如空穴载流子的源并用于增强进入和离开有源区106的电子传导和光提取。出于载流子流动原因，在p-型主体层110加入铟是有帮助的，有助于将载流子限制在有源区内。
p-型主体层110可以至少基本由InpGa1-pN组成(但存在掺杂物)，其中0.00≤p≤0.08，且优选其中0.01≤p≤0.08。作为一个特定的非限制性实例，p-型主体层110可以至少基本由InpGa1-pN组成，其中p等于约0.02。p-型主体层110可以用选自由镁、锌和碳组成的组的一种或多种掺杂物进行p-型掺杂。p-型主体层110内的一种或多种掺杂物的浓度可以处于从约1e17cm-3扩展至约1e21cm-3的范围。作为一个特定的非限制性实例，p-型主体层110中的掺杂物的浓度可以等于约3e19cm-3。在某些实施方式中，p-型主体层110的平均层厚Tp可以处于从约50纳米(50nm)扩展至约600纳米(600nm)的范围。作为一个特定的非限制性实例，p-型主体层110的平均层厚Tp可以等于约175纳米(175nm)。
半导体结构体100还可以包含设置在p-型主体层110与电子阻挡层108相对的一侧的p-型接触层104。p-型接触层104可以包含III族氮化物。此类p-型接触层可以用来例如增强空穴向有源区106内的传导。p-型接触层104可以包含较高浓度的一种或多种掺杂物(例如，p-型掺杂物)，从而对在由半导体结构体100制造发光器件的过程中在p-型接触层的一部分上形成的电极接触部的电阻进行限制。
作为非限制性实例，p-型接触层104可以包含经p-型掺杂的IncGa1-cN。例如，p-型接触层104可以至少基本由IncGa1-cN组成，其中0.01≤c≤0.10(但存在掺杂物)，并且在某些实施方式中，p-型接触层104可以至少基本由GaN组成(但存在掺杂物)。在p-型接触层104中加入铟是有帮助的，原因在于其能够降低与形成于器件上的金属电极的能垒从而得到更低的器件工作电压。p-型接触层104可以用选自由镁、锌和碳组成的组的一种或多种掺杂物进行p-型掺杂。p-型接触层104内的一种或多种掺杂物的浓度可以处于从约1e17cm-3扩展至约1e21cm-3的范围。作为一个特定的非限制性实例，p-型接触层104中的一种或多种掺杂物的浓度可以等于约1e20cm-3。p-型接触层104的平均层厚Tc可以处于从约2纳米(2nm)扩展至约50纳米(50nm)的范围。作为一个特定的非限制性实例，p-型接触层104的平均层厚Tc可以等于约15纳米(15nm)。如图1A所示，p-型接触层104可以直接形成于p-型主体层110上。
如下文更详细所述，完成的半导体结构体100可以用于一种或多种半导体发光器件(如LED)的制造中。简言之，可以在基体层102的半导体层的一部分上(例如，GaN基体层112的一部分上)形成电极接触部，并且可以在p-型接触层104的一部分上形成另一电极接触部，由此使电荷载流子能够注入有源区106内并产生电磁辐射发射(其可为可见光的形式)。
图1B是示出了图1A的半导体结构体100的各种层中不同半导体材料的(能带图中的)导带128的能级水平相对差异的简化图(注意，省略了支持衬底658和键合层660)。图1B与图1A的半导体结构体100垂直对齐。图1B中的垂直虚线与图1A的半导体结构体100中的各层之间的界面对齐。图1B中的纵轴为能量，较高的能级垂直位于较低的能级之上。应该注意的是，图1B示出了示例性半导体结构体100的导带能级的非限制性实例。因此，相对水平的导带能级可能至少作为个体半导体层的组成和掺杂、以及如上文所述的各半导体层的组成范围的函数而在相对位置上有所变化。因此，图1B可以用来查看半导体结构体100的各层中的导带128的能级的相对差异。如图1B所示，阱层114中的导带128的能级可能低于半导体结构体100的其它层中的导带128的能级。
如本领域中已知，对于如InGaN等III族氮化物而言，导带128的能级是包括但不限于铟含量和掺杂物水平的多个变量的函数。阱层114和势垒层116可以形成为具有某种组成或者以其他方式进行配置来使得阱层114中的导带128的能级低于势垒层116中的导带128的能级。因此，在由半导体结构体100制造的发光器件的工作期间，电荷载流子(例如，电子)可能在阱层114中累积，而势垒层116可能起到阻碍电荷载流子(例如，电子)跨有源区106迁移的作用。因此，在某些实施方式中，各阱层114中的铟含量可能高于各势垒层116中的铟含量。例如，各阱层114中的铟含量与各势垒层116中的铟含量之间的差异可能大于或等于约0.05(即，w-b≥0.05)，或在某些实施方式中可能大于或等于约0.20(即，w-b≥0.20)。在某些实施方式中，势垒层116中的掺杂物浓度可能不同于阱层114中的掺杂物浓度。高掺杂浓度可能导致InGaN晶体结构中的缺陷，而这类缺陷可能造成电子-空穴对的非辐射性结合。在某些实施方式中，阱层114中的掺杂物浓度可能低于势垒层116中的掺杂物浓度，以使阱层114中的电子-空穴对的非辐射性结合的速率相对于势垒层116中的电子-空穴对的非辐射性结合的速率减小。在其他实施方式中，势垒层116中的掺杂物浓度可能高于阱层114中的掺杂物浓度。
如图1B所示，电子阻挡层108所提供的能垒可能是由电子阻挡层108和封端层120(或在电子阻挡层108最靠近有源区106的一侧紧邻电子阻挡层108的其它层)中的导带128的能级差异所产生。能垒的高度可以通过改变电子阻挡层108的组成而改变。例如，如图1B所示，导带能级130(以实线显示)可示出至少基本由GaN组成(但存在掺杂物)的电子阻挡层的导带能级。通过形成至少基本由IneGa1-eN组成(其中0.01≤e≤0.02)的电子阻挡层，由导带能级132示出(以虚线显示)的电子阻挡层内的导带能级可以相对于GaN电子阻挡层减小。在其它实施方式中，通过形成至少基本由AleGa1-eN组成(其中0.01≤e≤0.20)的电子阻挡层，由导带能级134示出(以虚线显示)的导带能级可以相对于GaN电子阻挡层增大。因此，可以改变电子阻挡层内的导带能级，以在电子阻挡层108与半导体结构体100的其它III族氮化物层之间提供所需的导带偏移。
在电子阻挡层108具有包含交替的不同材料层的超晶格结构的半导体结构体100的实施方式中，导带能级可以以类似周期的方式增大或减小，如图1B的插入图136所示。例如，电子阻挡层108可以具有包含交替的GaN层138和AleGa1-eN层140的超晶格结构，其中0.01≤e≤0.20，或者作为另一选择，超晶格结构可以包括交替的GaN层和IneGa1-eN层，其中0.01≤e≤0.02。交替的不同材料层之间的导带能偏移的幅度可以通过GaN层与AleGa1-eN层或IneGa1-eN层之间的组成差异而进行选择。
本公开的半导体结构体还可以包括设置在所述半导体结构体的有源区与半导体结构体的GaN基体层之间的电子阻断层。这类电子阻断层可以包含n-掺杂的III族氮化物材料，所述材料中导带的能带边缘的能级与GaN基体层和/或InspGa1-spN基体层中的导带的能带边缘相比相对更高，这起到进一步将电子限制在有源区内的作用并且可以避免载流子从有源区溢流，由此在有源区内提供了改善的载流子均一性。
作为非限制性实例，图2A和2B示出了包含此类电子阻断层202的半导体结构体200的实施方式。半导体结构体200与半导体结构体100相似并且包括有源区106，该有源区106包含如前文关于半导体结构体100所描述的一个或多个InGaN阱层114和一个或多个InGaN势垒层116。半导体结构体200还包含如前文关于半导体结构体100所描述的基体层102、间隔层118、封端层120、电子阻挡层108、p-型主体层110和p-型接触层104。半导体结构体200的电子阻断层202设置在GaN基体层112和间隔层118之间。
电子阻断层202包含III族氮化物。作为非限制性实例，电子阻断层202可以包含经n-型掺杂的AlGaN。例如，在某些实施方式中，电子阻断层202可以至少基本由AlstGa1-stN组成(但存在掺杂物)，其中0.01≤st≤0.20。在其它实施方式中，电子阻断层202可以具有如插入图204所示的超晶格结构，其包含交替的AlstGa1-stN层206(其中，0.01≤st≤0.20)和GaN层208。半导体结构体200可以包含任意数目(例如，约一(1)至约二十(20))的交替的AlstGa1-stN层206和GaN层208。此类超晶格结构中的层206和层208的平均层厚可以为约1纳米(1nm)～约100纳米(100nm)。
电子阻断层202可以用选自由硅和锗组成的组的一种或多种掺杂物进行n-型掺杂。电子阻断层202内的一种或多种掺杂物的浓度可以处于从约0.1e18cm-3扩展至20e18cm-3的范围。在某些实施方式中，电子阻断层202的平均层厚Tst可以从约1纳米(1nm)扩展至约50纳米(50nm)的范围。
图2B是简化的导带图，且示出了半导体结构体200中各种材料的导带228的相对能级。如图2B所示，在图2A的半导体结构体200的实施方式中，半导体结构体200的电子阻断层202的至少一部分内的导带228的能级(图2B)比GaN基体层112内的导带200的能级和/或间隔层118内的导带228的能级相对更高。在电子阻断层202包含如图2B的插入图210所示的超晶格结构(其包含交替的AlstGa1-stN层206和GaN层208，其中0.01≤st≤0.20)的实施方式中，导带能级可以以周期方式变化。
在另外的实施方式中，本公开的半导体结构体可以包括处在有源区和GaN基体层之间的用来帮助制造半导体结构体的一个或多个材料层。例如，在某些实施方式中，本公开的半导体结构体以及由此类结构体制造的一种或多种发光器件可以包括设置于有源区和GaN基体层之间的应变消除层，其中所述应变消除层被构成和配置为调节GaN基体层和p-型接触层之间的半导体结构体的各层晶体结构的晶体晶格中的应变，这些层可以以逐层法相互叠加外延生长。
作为非限制性实例，图3A和3B示出了包括此类应变消除层302的半导体结构体300的实施方式。半导体结构体300与半导体结构体100相似并且包括有源区106，该有源区106包含如前文关于半导体结构体100所描述的一个或多个InGaN阱层114和一个或多个InGaN势垒层116。半导体结构体300还包含如前文关于半导体结构体100所描述的基体层102、间隔层118、封端层120、电子阻挡层108、p-型主体层110和p-型接触层104。半导体结构体300的应变消除层302设置在GaN基体层112和间隔层118之间。在图3A和图3B的实施方式中，应变消除层302直接设置在GaN基体层112和InspGa1-spN间隔层118之间。
应变消除层302可以包含III族氮化物。作为非限制性实例，应变消除层302可以具有如插入图304所示的超晶格结构，其包含交替的InsraGa1-sraN层306(其中，0.01≤sra≤0.10)和InsrbGa1-srbN层308(其中，0.01≤srb≤0.10)。此外，sra可以大于srb。半导体结构体300可以包含任意数目(例如，约一(1)至约二十(20))的交替的InsraGa1-sraN层306和InsrbGa1-srbN层308。此类超晶格结构中的层306和层308的平均层厚可以为约1纳米(1nm)～约20纳米(20nm)。
应变消除层302可以用选自由硅和锗组成的组的一种或多种掺杂物进行n-型掺杂。应变消除层302内的一种或多种掺杂物的浓度可以处于从约0.1e18cm-3扩展至20e18cm-3的范围。在某些实施方式中，应变消除层302的平均层厚可以处于从约1纳米(1nm)扩展至约50纳米(50nm)的范围。
图3B是简化的导带图，且示出了半导体结构体300中各种材料的导带328的相对能级。如图3B所示，在图3A的半导体结构体300的实施方式中，半导体结构体300(图3A)的应变消除层302的至少一部分内的导带328的能级比GaN基体层112内的导带328的能级和/或间隔层118内的导带328的能级相对更低。在其它实施方式中，半导体结构体300(图3A)的应变消除层302的至少一部分内的导带328的能级比InGaN基体层112内的导带328的能级和/或间隔层118内的导带328的能级相对更高。在应变消除层302包含如图3B的插入图310所示的超晶格结构(其包含交替的InsraGa1-sraN层306和InsrbGa1-srbN层308)的实施方式中，导带能级可以以周期方式变化。
图4A和4B示出了本公开又一实施方式的半导体结构体400。半导体结构体400与半导体结构体100相似，并且包括有源区406，该有源区406包含如前文关于半导体结构体100所描述的一个或多个InGaN阱层114和一个或多个InGaN势垒层116。半导体结构体400还包含如前文关于半导体结构体100所描述的基体层102、间隔层118、封端层120、电子阻挡层108、p-型主体层110和p-型接触层104。半导体结构体400的有源区406还包含附加GaN势垒层402。附加GaN势垒层402各自可以设置在InGaN阱层114和InGaN势垒层116之间。所述附加GaN势垒层402可以起到将电子进一步限制在阱层114内的作用，电子在阱层114中将更可能与空穴复合并使发射辐射的可能性增大。
在某些实施方式中，各GaN势垒层402可以用选自由硅和锗组成的组的一种或多种掺杂物进行n-型掺杂。例如，GaN势垒层402内的一种或多种掺杂物的浓度可以处于从约1.0e17cm-3扩展至50e17cm-3的范围。在某些实施方式中，各GaN势垒层402的平均层厚Tb2可以处于从约1/2纳米(0.5nm)扩展至约20纳米(20nm)的范围。
图4B是简化的导带图，且示出了半导体结构体400中各种材料的导带428的相对能级。如图4B所示，在图4A的半导体结构体400的实施方式中，GaN势垒层402(图4A)内的导带428的能级可能比InGaN势垒层116内的导带428的能级相对更高，并且比InGaN阱层114内的导带428的能级更高。
图5A和5B示出了包括半导体结构体500的本公开的另一实施方式。在这些实施方式中，可以利用以Arena等的名义于2012年1月31日提交的美国专利申请号13/362,866中所公开的方法来形成有源区506。半导体结构体500与半导体结构体100相似，并且包括有源区506，该有源区506包含如前文关于半导体结构体100所描述的一个或多个InGaN阱层514和一个或多个InGaN势垒层516。半导体结构体500还包含如前文关于半导体结构体100所描述的基体层、间隔层、封端层、电子阻挡层、p-型主体层和p-型接触层。为清楚起见，仅示出了有源区506周围的层，且这些层可以包括可选的间隔层118和封端层120以及GaN基体层112和电子阻挡层108。如果将所述可选层从半导体结构体500中略去，则有源区506可以直接设置于GaN基体层112和电子阻挡层108之间。
半导体结构体500的有源区506与半导体结构体100的有源区相似，但还包括两个以上的InGaN势垒层，其中以图5A和图5B中从右至左查看时(即，从封端层120延伸至间隔层118的方向)，后续势垒层之间的带隙能以阶梯状方式增加。半导体结构体500中有源区506的这种配置可以通过避免载流子从有源区506向外溢流而辅助将电荷载流子限制在有源区506内，由此提高由半导体结构体500制造的发光器件的效率。
势垒区516A-C可以具有如下的材料组成和结构配置：其被选择为各个屏蔽区516A-C提供对应的带隙能550A-C，其中所述带隙能由构成半导体结构体500的各种半导体材料的导带能528和价带能552的能量差提供。第一势垒区516A中的带隙能550A可以小于第二势垒区516B中的带隙能550B，而第二势垒区516B中的带隙能550B可以小于第三势垒区516C中的带隙能550C，如图5B的能带图所示。此外，量子阱区552A-C的各个带隙能均可基本等于或者可以小于势垒区550A-C的各个带隙能516A-C。
在该配置中，第一量子阱514A与第二量子阱514B之间的空穴能垒554A可以小于第二量子阱516B与第三量子阱516C之间的空穴能垒554B。换言之，跨势垒区516A-C的空穴能垒554A-C可以跨有源区506沿从封端层120延伸至间隔层118的方向以阶梯状方式增加。电子空穴能垒554A-C是量子阱区514A-C与临近势垒区516A-C之间的界面两侧的价带552的能量差异。作为使电子空穴能垒554A-C跨势垒区516A-C沿从封端层120向间隔层108增加的结果，可以在有源区506内实现空穴分布均一性的增大，这可以使由半导体结构体500制造的发光器件工作期间的效率改善。
如前文所述，势垒区516A-C可以具有下述的材料组成和结构配置，其被选择为对各个势垒区516A-C提供其不同的对应带隙能550A-C。举例而言而并非作为限制，各个势垒区516A-C可以包含三元III族氮化物材料，例如Inb3Ga1-b3N，其中b3为至少约0.01。减少势垒区516A-C的Inb3Ga1-b3N中的铟含量(即，减小b3的值)可以增加势垒区516A-C的带隙能。因此，第二势垒区516B可以具有相对于第一势垒区516A更低的铟含量，而第三势垒区516C可能具有相对于第二势垒区516B更低的铟含量。另外，势垒区516A-C和阱区514A-C可以进行掺杂，并且可以具有如前文关于半导体结构体100所述的平均层厚。
如前文所述，根据本公开的实施方式，(图1A)的有源区106可以包含至少一个InGaN阱层和至少一个InGaN势垒层，并且在某些实施方式中，有源区106可以至少基本由InGaN组成(例如，可以实质上由InGaN构成，但存在掺杂物)。大多数目前已知的包含InGaN阱层的发光器件结构体包含GaN(至少基本不含铟)势垒层。InGaN阱层和GaN势垒层之间的导带能级差异相对较高，而根据本发明的教导，这会改善电荷载流子在阱层内的限制并且可以使LED结构体的效率改善。然而，现有技术的结构体和方法可能因载流子溢流和压电极化而导致器件效率降低。
在载流子溢流理论中，一个或多个量子阱层可以类比为水桶，其俘获和保持注入的载流子的能力随更高的载流子注入而递减。当注入的载流子未被俘获和保持时，其从有源区溢流并损耗，从而致使器件效率的下降。在包含InGaN量子阱和GaN势垒层的现有技术结构体中，带偏移(即，量子阱和势垒之间的导带能级的差异)显著高于如本文实施方式中所述的基本由InGaN组成的有源区的带偏移。本文所述的结构体中的带偏移的减小使得注入的载流子能够更为有效地在有源区的量子阱区中分布，由此提高了由本文所述的半导体结构体制造的发光器件的效率。
另外，由于InGaN阱层和GaN势垒层之间的晶格错配，在这类发光器件结构体的有源区内出现相对较强的压电极化。压电极化可以使发光器件结构体的有源区内的电子波函数与空穴波函数之间的重叠减少。例如J.H.Son和J.L.Lee,NumericalAnalysisofEfficiencyDroopInducedbyPiezoelectricPolarizationinInGaN/GaNLight-EmittingDiodes,Appl.Phys.Lett.97,032109(2010)中所公开，压电极化可能导致这类发光器件结构体(例如，LED)中被称作“效率衰减”的现象。效率衰减现象是随着电流密度增大，LED结构体的内部量子效率(IQE)图中的衰减(下降)。
本公开的发光结构体(例如LED结构体)的实施方式可以减轻或克服目前已知的具有InGaN阱层和GaN势垒层的LED结构体中与晶格错配、载流子溢流、压电极化现象和效率衰减相关的问题。可以对本公开实施方式的LED(例如由图1A和1B的半导体结构体100制造的LED结构体)进行配置并对其能带结构进行设计，以使得有源区106展示出较小的压电极化效应、较大的电子波函数和空穴波函数的重叠。结果，如LED等发光器件可以展示出电荷载流子跨有源区106的均一性改善以及效率衰减随电流密度增加而减小。
可以通过本公开的实施方式获得的这些优点将在下文参照图10A和10B、11A～11E、12A和12B以及13A～13E进一步讨论。图10A和10B示出了与现有已知LED相似的LED556的实施方式。LED556包括有源区558，该有源区558包括五个(5)InGaN阱层562和设置在InGaN阱层562之间的GaN势垒层564。LED556还包括基体层560、第一间隔层566、第二间隔层568、电子阻挡层570和电极层572。在LED556中，InGaN阱层562包括In0.18Ga0.82N层，其各自的平均层厚为约2.5纳米(2.5nm)。势垒层564包括GaN层，其平均层厚为约10纳米(10nm)。基体层560包括平均层厚为约325纳米(325nm)的掺杂GaN层，其用硅以约5e18cm-3的浓度进行n-型掺杂。第一间隔层566可以包括平均层厚为约25纳米(25nm)的未掺杂GaN。第二间隔层568也可包含平均层厚为约25纳米(25nm)的未掺杂GaN。电子阻挡层570可以包含p-掺杂的AlGaN。电极层572可以包含掺杂GaN层，这类电极层的平均层厚为约125纳米(125nm)，其用镁以约5e17cm-3的浓度进行p-型掺杂。图10B是与图1B相似的简化导带图，且示出图10A的LED556的各种层中不同材料的导带574(在能带图中)的能级的相对差异。图10B中的垂直虚线与图10A的LED556中的各层之间的界面对齐。
如本领域已知，可以使用例如S.L.Chuang和C.S.Chang,k·pMethodforStrainedWurtziteSemiconductors,Phys.Rev.B54,2491(1996)中所公开的8×8Kane模型来表征如GaN和InGaN等III族氮化物材料的价带结构。可以假定Brillouin区中心的价带的重分支、轻分支和裂出(split-off)分支的分裂独立于内嵌电场。因此，可以从耦合的泊松方程和输运方程的解获得价亚带(valencesubband)。电子和空穴的波函数可以假设分别为以下形式：
unΨv·exp(kn·r)，和
up,sΨv,s·exp(kp·r),
其中，un和up,s是对应于Brilluene区中心的电子和空穴的Bloch振幅，kn和kp是面内准矩矢量，Ψv和Ψv,s是包络函数，且下标“s”可以为重(hh)、轻(lh)或裂出(so)空穴。针对电子和空穴包络函数的一维薛定谔方程分别为：
和
其中，和是量子阱中的电子和空穴的有效电势，Ev和Ev,s是电子和空穴能级，而和是外延生长方向上的电子和空穴的有效质量。通过用对应的边界条件求解上述薛定谔方程，可以由以下获得电子和空穴波函数的重叠积分：
< &Psi; i e | &Psi; j h > = &Integral; - &infin; &infin; &Psi; i e ( z ) &Psi; i h ( z ) d z
如S.L.Chuang,PhysicsofPhonicDevices,第2版，(Wiley,NewJersey,2009)中所公开，电子和空穴的辐射复合速率可以如下所给出：
R r a d = B &CenterDot; n p &CenterDot; &lsqb; 1 - exp ( - F n - F p k T ) &rsqb;
其中，B是辐射复合系数，n是电子浓度，p是空穴浓度，而Fn-Fp是准费米能级分离。电子和空穴浓度以及准费米能级分离随着LED有源区中的位置而变化。可以确定任何量子阱中的最大辐射复合速率并将其认为是该对应量子阱的峰值辐射复合速率。
图11A是示出了图10A和图10B的LED550的导带574和价带576的能带边缘的计算能量的图，该计算能量是在对LED556施加0电流的情况下从基体层560与有源区558相对的表面起始随LED556中的位置(以纳米计)的函数。图11B是与图11A相似的图，但其示出了在对LED556施加125安培/平方厘米(125A/cm2)的电流密度时，图10A和图10B的LED556的导带574与价带576的能带边缘的计算能量。图11C是示出了在对LED550施加125安培/平方厘米(125A/cm2)的电流密度时计算强度与LED556的5个量子阱层562中各层的波长的函数的图。从图10A和图10B来看，QW1是最左侧量子阱层562，而QW5是最右侧量子阱层562。图11D示出了LED556的计算注入效率与施加的电流密度的函数。如图11D所示，LED550在施加125A/cm2的电流密度时可以展示出约75.6％的注入效率。图11E示出了LED556的计算内部量子效率(IQE)与施加的电流密度的函数。如图11E所示，LED556在施加125A/cm2的电流密度时可以展示出约45.2％的内部量子效率。此外如图11E所示，LED556的内部量子效率可以从施加20A/cm2的电流密度时的超过50％下降至施加250A/cm2的电流密度时的低于40％。如前文所讨论，IQE的这种下降在本领域称为效率衰减。
下表1显示了对图10A和图10B的LED550中的5个量子阱层562中各层计算出的波函数重叠和峰值辐射复合速率。
表1
QW1 QW2 QW3 QW4 QW5
波函数重叠 0.328 0.326 0.325 0.341 0.362
峰值辐射复合速率 6.5e26 3.3e26 3.3e26 6.8e26 2.4e27
如从图11C和上表1可以看出，辐射复合主要来自最后的阱层562(最接近p-掺杂或阴极的一侧)，其为LED556中的第五号量子阱(即，QW5)。此外，如图11E所示，LED556展示出效率衰减，这可能至少部分地由于压电极化所造成，所述压电极化如本文前文所讨论是由InGaN阱层562和GaN势垒层564的使用所致。
本公开的包括有源区(其包含至少一个InGaN阱层和至少一个InGaN势垒层，如LED100的有源区106)的LED的实施方式可以展示出在阱层中发生的辐射复合的均一性改善，并且可以展示出较小的效率衰减。下文参照图12A和12B以及13A～13E提供了对本公开的LED实施方式与LED550的对比。
图12A和12B示出了本公开实施方式的LED600的另一实例。LED600包括有源区106，该有源区106包括五个(5)InGaN阱层114与设置在InGaN阱层114之间的InGaN势垒层116。InGaN阱层114和InGaN势垒层116可以如前文参照图1A和1B关于半导体结构体100所述。LED600还可以包括基体层112、第一间隔层118、封端层120和InGaN电极层104。在LED600中，InGaN阱层114包括In0.18Ga0.82N层，其各自的平均层厚为约2.5纳米(2.5nm)。势垒层116包括In0.08Ga0.92N层，且各自的平均层厚可以为约10纳米(10nm)。基体层112包括平均层厚为约300纳米(300nm)的掺杂In0.05Ga0.95N层，其用硅以约5e18cm-3的浓度进行n-型掺杂。第一间隔层118可以包括平均层厚为约25纳米(25nm)的未掺杂In0.08Ga0.92N。封端层120也可包含平均层厚为约25纳米(25nm)的未掺杂In0.08Ga0.92N。电极层104可以包括平均层厚可以为约150纳米(150nm)的掺杂In0.05Ga0.95N层，其用镁以约5e17cm-3的浓度进行p-型掺杂。图12B是简化的导带图，其示出了对图12A的LED600的各层中不同材料的(能带图中的)导带602的能级的相对差异。
图13A是示出了图12A和12B的LED600的导带602和价带604的能带边缘的计算能量的图，该计算能量是在对LED600施加0电流的情况下从基体层112与有源区106相对的表面起始随LED600中的位置(以纳米计)的函数。图13B是与图13A类似的图，但其示出了在对LED600的施加125安培/平方厘米(125A/cm2)的电流密度时，图12A和12B的LED600的导带602和价带604的能带边缘的计算能量。图13C是示出在对LED600施加125安培/平方厘米(125A/cm2)的电流密度时计算强度与LED600的5个量子阱层108中各层的波长的函数的图。从图12A和12B来看，QW1是最左侧量子阱层108，而QW5是最右侧量子阱层108。图13D示出了LED600的计算注入效率与施加的电流密度的函数。如图13D所示，LED600在施加125A/cm2的电流密度时可以展示出约87.8％的注入效率，且可以在从20A/cm2扩展至约250A/cm2的电流密度范围内展示出至少约80％的载流子注入效率。图13E示出了LED600的计算内部量子效率(IQE)与施加的电流密度的函数。如图13E所示，LED600在施加125A/cm2的电流密度时可以展示出约58.6％的内部量子效率。此外如图13E所示，在从20A/cm2扩展至约250A/cm2的施加电流密度范围内，LED600的内部量子效率可以保持在约55％～约60％。因此，LED600展示出极小的效率衰减，且其效率衰减显著小于LED500(该LED500不是本公开的实施方式)所展示出的效率衰减。
下表2显示了对图12A和图12B的LED600中的5个量子阱层108中各层的计算出的波函数重叠和峰值辐射复合速率。
表2
QW1 QW2 QW3 QW4 QW5
波函数重叠 0.478 0.493 0.494 0.494 0.471
峰值辐射复合速率 7.8e26 7.7e26 7.9e26 8.1e26 8.3e26
如从图13C和上表2可以看出，与LED500中的阱层508相比，LED600的阱层108中的辐射复合更为均一。
利用可商购自STRGroup,Inc.的SiLENSe软件对图10A和10B的LED550以及图12A和12B的LED600进行建模。SiLENSe软件也可用于生成图11A～11E和13A～13E的图，以及用于获取表1和2中列出的数据。
根据本公开的某些实施方式，LED可以在从约20A/cm2扩展至约250A/cm2的电流密度范围内展示出至少约45％的内部量子效率，在从约20A/cm2扩展至约250A/cm2的电流密度范围内展示出至少约50％的内部量子效率，或者在从约20A/cm2扩展至约250A/cm2的电流密度范围内展示出至少约55％的内部量子效率。此外，LED可以在从约20A/cm2扩展至约250A/cm2的电流密度范围内展示出至少基本恒定的载流子注入效率。在某些实施方式中，本公开的LED可以在从约20A/cm2扩展至约250A/cm2的电流密度范围内展示出至少约80％的载流子注入效率。
下文参照图6C～图6D简要描述了可以利用来制造本公开的实施方式的半导体结构体和发光器件(例如LED)的方法的非限制性实例，并且参照图7和图8描述了通过这类方法制造的发光器件的实例。
参照图6C，可以在沉积室内设置生长模板113(如此前上文所述)，并且可以在生长模板113的一个或多个晶种层656上连续地外延生长包含III族氮化物材料的层，其通常称为生长层叠体(见图6D)。应该注意的是，虽然晶种层以一个或多个III族氮化物材料岛示出，但在某些实施方式中，晶种层可以包含处在支持衬底658上的连续膜。
图6D示出了包含生长模板113的半导体结构体680，生长模板113包含两个晶种层656，其各自具有其上沉积了图1A和1B的半导体结构体100的各个层。特别地，半导体结构体100的GaN基体层112直接外延沉积在各个晶种层结构体656上，而InGaN间隔层118、InGaN阱层114、InGaN势垒层116、InGaN封端层120、电子阻挡层108、p-型主体层110和p-型接触层104依次地外延沉积在生长模板112上。
可以例如利用金属有机化学气相沉积(MOCVD)法和系统在单个沉积室内沉积包括生长层叠体682的半导体结构体680的各个层，即，无需在沉积过程中加载或卸载该生长层叠体。可以将沉积室内的压力减小至约50mTorr～约500mTorr。在生长层叠体682的沉积过程中，可以在沉积过程中增大和/或减小反应室内的压力，因此该压力可以针对待沉积的特定层进行调整。作为非限制性实例，在沉积GaN基体层112、InGaN间隔层118、一个或多个阱层114/势垒层116、InGaN封端层120和电子阻挡层108的过程中，反应室内压力的范围可以为约50mTorr～约500mTorr，而在某些实施方式中可以等于约440mTorr。用于沉积p-型主体层110和p-型接触层104的反应室内压力的范围可以为约50mTorr～约250mTorr，而在某些实施方式中可以等于约100mTorr。
生长模板113可以在沉积室内加热至约600℃～约1000℃的温度。然后可以使金属有机前体气体和其他前体气体(以及可选的载气和/或吹扫气)流过沉积室并在生长模板113的一个或多个晶种层656上流动。金属有机前体气体可以进行反应和/或分解，由此使III族氮化物层(如InGaN层)在生长模板113上外延沉积。
作为非限制性实例，可以使用三甲基铟(TMI)作为InGaN的铟的金属有机前体，可以使用三乙基镓(TMG)作为InGaN的镓的金属有机前体，可以使用三乙基铝(TMA)作为AlGaN的铝的金属有机前体，并且可以使用氨作为III族氮化物层的氮的前体。在需要对III族氮化物进行n-型掺杂时，可以使用SiH4作为前体来将硅引入InGaN；在需要对III族氮化物进行p-型掺杂时，可以使用Cp2Mg(二(环戊二烯基)镁)作为前体来将镁引入III族氮化物。有利的是，调节铟前体(例如，三甲基铟)与镓前体(例如，三乙基镓)的比例，由此使InGaN中加入的铟的浓度接近沉积温度时铟在InGaN中的饱和点。通过控制生长温度，可以随着InGaN的外延生长控制InGaN中加入的铟的百分比。在相对较低温度时将加入相对较高量的铟，而在相对较高温度时将加入相对较低量的铟。作为非限制性实例，可以在从约600℃扩展至约950℃的温度范围沉积InGaN阱层108。
在沉积过程中可以升高和/或降低生长层叠体100的各个层的沉积温度，并因此针对待沉积的特定层进行调整。作为非限制性实例，GaN基体层112、p-型主体层110和p-型接触层104的沉积期间的沉积温度范围可以为约600℃～约950℃，而在某些实施方式中可以等于约900℃。GaN基体层112、p-型主体层110和p-型接触层104的生长速率范围可以为约1纳米/分钟(1nm/min)～约50纳米/分钟(50nm/min)，且在某些实施方式中GaN基体层112、p-型主体层110和p-型接触层104的生长速率可以等于约6纳米/分钟(6nm/min)。
在另外的非限制性示例实施方式中，在间隔层118、一个或多个阱层114、一个或多个势垒层116、封端层120和电子阻挡层108的沉积期间，沉积温度范围可以为约600℃～约950℃，而在某些实施方式中可以等于约750℃。间隔层118、一个或多个阱层114、一个或多个势垒层116、封端层120和电子阻挡层108的生长速率范围可以为约1纳米/分钟(1nm/min)～约30纳米/分钟(30nm/min)，且在某些实施方式中间隔层118、一个或多个阱层114/势垒层116、封端层120和电子阻挡层108的生长速率可以等于约1纳米/分钟(1nm/min)。
在包括沉积InGaN层的实施方式中，可以选择前体气体的流速比来提供高品质的InGaN层。例如，用于形成半导体结构体100的InGaN层的方法可以包括选择气体比例以提供具有低缺陷密度、基本没有应变松弛且基本没有表面陷坑的一个或多个InGaN层。
在非限制性实例中，三甲基铟(TMI)和三乙基镓(TMG)的流量比(％)可以定义为：
并且该流量比可以在沉积过程中增大和/或减小，由此针对待沉积的特定InGaN层调整。作为非限制性实例，p-型主体层110沉积期间的流量比范围可以为约50％～约95％，并且在某些实施方式中可以等于约85％。在其他实施方式中，间隔层118、一个或多个势垒层116和封端层120沉积期间的流量比范围可以为约1％～约50％，并且在某些实施方式中可以等于约2％。在另外的实施方式中，一个或多个量子阱层114沉积期间的流量比范围可以为约1％～约50％，并且在某些实施方式中可以等于约30％。
在沉积过程中，可选地可使生长模板113在沉积室内旋转。作为非限制性实例，生长模板113可以在沉积过程中在沉积室内以约50转/分钟(RPM)～约1500转/分钟(RPM)的转动速度旋转，且在某些实施方式中可以以等于约450转/分钟(RPM)的旋转速度旋转。沉积过程中的旋转速度可以在沉积期间增大和/或减小，且因而能针对待沉积的特定层进行调整。作为非限制性实例，在GaN基体层112、间隔层118、一个或多个阱层114、一个或多势垒层116、封端层120和电子势垒层108沉积期间，生长模板旋转速度可以为约50转/分钟(RPM)～约1500转/分钟(RPM)，且在某些实施方式中可以以等于约440转/分钟(RPM)的旋转速度旋转。在p-型主体层110和p-型接触层104沉积期间，生长模板113的旋转速度可以为约50转/分钟(RPM)～约1500转/分钟(RPM)，且在某些实施方式中可以以等于约1000转/分钟(RPM)的旋转速度旋转。
在包括沉积III族氮化物、特别是InGaN层的本公开的半导体结构体的实施方式中，外延沉积在生长模板113上的包括生长层叠体682的一个或多个InGaN层的应变能可能影响由所述半导体结构体制造的发光器件的效率。在某些实施方式中，生长层叠体682内产生的总应变能可能与由内部量子效率(IQE)所定义的本公开的半导体结构体的效率相关。
更具体而言，第n层InGaN层内储存的应变能与所述第n层InGaN层的平均总厚度Tn成正比，并且与所述第n层InGaN层中的铟浓度％Inn成正比。另外，包括生长层叠体682的多个InGaN层内储存的总应变能与各个InGaN层的平均总厚度Tn之和成正比，并且与各个InGaN层中的铟浓度％Inn成正比，因此包括生长层叠体702的InGaN层中的总应变能可以用一下关系式估算：
总应变能(a.u.)∝Σ(％Inn×Tn)
其中，第n层的平均总厚度Tn以纳米(nm)表达，而第n层InGaN层中的铟浓度％Inn以原子百分比表达。例如，如果第n层InGaN层的平均总厚度Tn为150纳米(150nm)且铟浓度％Inn为2.0at％，则第n层InGaN层内的应变能可以为300a.u.(300＝150(2))。
图9示出了显示本公开的半导体结构体的IQE(a.u.)与总应变能(a.u.)之间关系的图900。如图900的线902所示，在称作半导体结构体的“临界应变能”的总应变能值处，本公开的半导体结构体的IQE可能降低。低于临界应变能时半导体结构体的IQE(由线904代表)可能比高于临界应变能时半导体结构体的IQE(由线906代表)明显更大。例如，图900示出了本公开的几种半导体结构体的IQE值(如矩形标记所示)。在某些实施方式中，低于临界应变能时的IQE可能比高于临界应变能时的IQE大约500％。在其它实施方式中，低于临界应变能时的IQE可能比高于临界应变能时的IQE高约250％。在其它实施方式中，低于临界应变能时的IQE可能比高于临界应变能时的IQE高约100％。
对于本公开的半导体结构体，由各层厚度(以nm计)乘以各层铟含量(以％计)的乘积之和所定义的临界应变能902的值可以为约1800以下、约2800以下或者约4500以下。
在本公开中，可以将包括图6D的生长层叠体682的多个III族氮化物层沉积为使生长层叠体682基本完全应变以与生长模板113的InsGa1-sN晶种层656的晶体晶格匹配。在此类实施方式中，当生长层叠体682生长为基本完全应变时(即，基本没有应变松弛)，该生长层叠体可以继承InsGa1-sN晶种层的晶体晶格。在本公开的某些实施方式中，InsGa1-sN晶种层可以展示出大于或等于约3.189埃的生长平面晶格参数，且所述生长层叠体可以展示出大于或等于约3.189埃的生长平面晶格参数。因此，在非限制性实例中，可将半导体结构体100、200、300、400和500形成为由完全应变的材料构成，并且可以具有上述生长平面晶格参数。在某些实施方式中，由于GaN基体层112生长得与InsGa1-sN晶种层656晶格匹配，因而形成于InsGa1-sN晶种层656上的GaN基体层112将以松弛方式生长。
在其它实施方式中，可以将包括图6D的生长层叠体682的多个III族氮化物层沉积为使生长层叠体682部分松弛，即，生长层叠体682的晶格参数不同于下覆的InsGa1-sN晶种层。在此类实施方式中，应变松弛百分比(R)可以定义为：
R ( % ) = a - a s a l - a s &times; 100
其中，a是生长层叠体682的平均生长平面晶格参数，as是InsGa1-sN晶种的平均生长平面晶格参数，而al是生长层叠体的平衡(或自然状态)平均生长平面晶格参数。例如，在某些实施方式中，生长层叠体682可以展示出小于约0.5％的应变松弛百分比(R)，在其它实施方式中生长层叠体682可以展示出小于约10％的应变松弛百分比(R)，且在另外的实施方式中生长层叠体682可以展示出小于约50％的应变松弛百分比(R)。
在外延沉积包含III族氮化物材料的半导体结构体的各个层之后，可以进行进一步加工以完成半导体结构体向如LED等发光器件的制造。例如，可以利用本领域已知和下文参照图7和图8简要描述的方法在III族氮化物材料层上形成电极接触部。
图7中示出了由半导体结构体100制造的如LED等发光器件700的实例。虽然以下说明内容描述了用于从半导体结构体100制造发光器件的实施方式，但应该注意这类制造方法也可以应用于半导体结构体200、300、400和500。
更详细而言，可以移除半导体结构体的一部分由此使GaN基体层112的一部分暴露出。通过对半导体结构体100暴露出的p-接触层100的表面应用光敏化学物可以实现对半导体结构体100的选定部分的去除(未示出)。在透过图案化的透明板进行电磁辐射曝光并随后显影之后，可以利用光敏层作为“掩模层”以便能够选择性移除GaN基体层112上的III族氮化物层。GaN基体层112上方的III族氮化物层的选定部分的移除可以包括蚀刻过程，例如，湿式化学蚀刻和/或干式等离子体类蚀刻(例如，反应性离子蚀刻、电感耦合等离子体蚀刻)。
可以在暴露出的GaN基体层112的一部分上形成第一电极接触部702。第一电极接触部702可以包括一种或多种金属，其可包括钛、铝、镍、金以及一种或多种其合金。可以在p-型接触层104的一部分上形成第二电极接触部704。第二电极接触部704可以包括一个或多个金属层，其可包括镍、金、铂、银以及一种或多种其合金。形成第一电极接触部702和第二电极接触部704之后，可以使电流通过发光器件700以产生电磁辐射，例如，可见光形式的电磁辐射。应该注意，发光器件700在本领域中通常称为“横向器件”，因为第一电极接触部702和第二电极接触部704之间的电流通路的至少一部分包括横向通路。
图8中示出了由半导体结构体100制造的如LED等发光器件800的另一实例。同样，虽然以下说明内容描述了用于从半导体结构体100制造发光器件的实施方式，但应该注意这类制造方法也可以应用于半导体结构体200、300、400和500。
更详细而言，可以从半导体结构体100移除生长模板113的全部或者一部分，从而能够使InsGa1-sN层656暴露或者在某些实施方式中使GaN基体层112暴露出。生长模板113的全部或者一部分的移除可以包括一种或多种移除方法，包括湿式蚀刻、干式蚀刻、化学机械抛光、磨光和激光剥除。在移除生长模板113的全部或者一部分之后，可以如上文所述对GaN基体层112施加第一电极接触部802。随后，可以对p-接触层104的一部分施加第二电极接触部804，由此形成发光器件800。形成第一电极接触部802和第二电极接触部804之后，可以使电流通过发光器件800以产生电磁辐射，例如，可见光形式的电磁辐射。应该注意，发光器件800在本领域中通常称为“纵向器件”，因为第一电极接触部802和第二电极接触部804之间的电流通路包括基本纵向的通路。
除上文所述的用于制造非限制性示例性发光器件700和800的制造方法和工艺之外，应该注意，也可以利用本领域已知的另外的方法和工艺，例如，表面粗糙化以改善光提取、与金属载体结合以改善散热和本领域中称为“倒装键合(flip-chipbonding)”的工艺以及其它公知的制造方法。
可以制造本公开实施方式中如LED等发光器件并将其用于其中并入有一个或多个LED的任何类型发光器件中。本公开实施方式的LED特别适合用在受益于在相对高功率下工作的LED并且需要相对高照度的应用中。例如，本公开的LED可以特别适合用在LED台灯和LED类灯泡中，后者可以用于建筑照明、街道照明、汽车照明等。
本公开的另外的实施方式包括用于发光的照明器件，其包括本文所述的一种或多种LED，例如图7的发光器件700和图8的发光器件800。作为非限制性实例，照明器件可以如例如2003年7月29日授予Baretz等的美国专利6,600,175号(本文通过援引并入其整体公开内容)中描述，但包括本文所述的一种或多种LED。
图14示出了包含发光器件(如参照图7和8所述的器件700、800)的本公开的照明器件900的示例实施方式。如图14所示，照明器件900可以包括容器902，该容器902的至少一部分对于电磁辐射光谱的可见区中的电磁辐射至少基本透明。容器902可以包括例如非晶或晶体陶瓷材料(例如，玻璃)或聚合物材料。LED800设置在容器902内，且可安装在容器902内的支持结构体904上(例如，印刷电路板或其它基板)。照明器件900还可以包括第一电极接触结构体906和第二电极接触结构体908。第一电极接触结构体906可以与LED的一个电极接触部(例如，第一电极接触部802(图8))电连通，而第二电极接触结构体908可以与LED的另一电极接触部(例如，第二电极接触部804(图8))电连通。作为非限制性实例，第一电极接触结构体906可以通过支持结构体904与第一电极接触部804电连通，并且可以使用导线910将第二电极接触结构体908与第二电极接触部804电连接。因此，可以在照明器件900的第一电极接触结构体906和第二电极接触结构体908之间施加电压，以在LED的第一电极接触部802和第二电极接触部804之间提供电压和对应的电流，由此导致LED发出辐射。
可选地，照明器件900还可以包括荧光或磷光材料，该荧光或磷光材料会通过吸收容器902内的一个或多个LED800所发射的电磁辐射被激活或激发而自身发射电磁辐射(例如，可见光)。例如，容器902的内表面912可以至少部分涂覆有此类荧光或磷光材料。一个或多个LED800可以发射在一个或多个特定波长的电磁辐射，而所述荧光或磷光材料可以包括将发射不同可见波长辐射的不同材料的混合物，从而使照明器件900从容器902向外发射白光。各种类型的荧光或磷光材料是本领域中已知的并且可以用在本公开的照明器件的实施方式中。例如，一些这类材料公开在前述美国专利6,600,175号中。
下文描述本公开的实施方式的另外的非限制性实例。
实施方式1：一种半导体结构体，其包含：GaN基体层，所述GaN基体层具有生长平面晶格参数大于或等于约3.189埃的极性生长平面；设置在所述基体层上的有源区，所述有源区包含多个InGaN层，所述多个InGaN层包含至少一个InwGa1-wN阱层和至少一个InbGa1-bN势垒层，其中0.10≤w≤0.40，0.01≤b≤0.10；设置在所述有源区与所述GaN基体层相对的一侧上的电子阻挡层；设置在所述电子阻挡层的p-型主体层，所述p-型主体层包含InpGa1-pN，其中0.00≤p≤0.08；和设置在所述p-型主体层上的p-型接触层，所述p-型接触层包含IncGa1-cN，其中0.00≤c≤0.10。
实施方式2：实施方式1的半导体结构体，其中，所述基体层还包含生长模板，所述生长模板包含：支持衬底；和设置在所述支持衬底上的InsGa1-sN晶种层，其中所述InsGa1-sN晶种层的生长平面是生长平面晶格参数大于或等于约3.189埃的极性平面，其中0.02≤s≤0.05，且其中所述GaN基体层与所述InsGa1-sN晶种层的生长平面基本晶格匹配。
实施方式3：实施方式2的半导体结构体，其还包括设置在InsGa1-sN晶种层与所述GaN基体层相对的一侧上的InspGa1-spN间隔层，其中0.01≤sp≤0.10。
实施方式4：实施方式1至3中任一个的半导体结构体，其还包括设置在有源区和电子阻挡层之间的IncpGa1-cpN封端层，其中0.01≤cp≤0.10。
实施方式5：实施方式1至4中任一个的半导体结构体，其中，所述电子阻挡层包含IneGa1-eN，其中0.01≤e≤0.02。
实施方式6：实施方式1至5中任一个的半导体结构体，其中，所述电子阻挡层至少基本由GaN组成。
实施方式7：实施方式1至6中任一个的半导体结构体，其中，所述电子阻挡层至少基本由AleGa1-eN组成，其中0.1≤e≤0.2。
实施方式8：实施方式7的半导体结构体，其中，所述电子阻挡层具有包含交替的GaN层和AleGa1-eN层的超晶格结构，其中0.1≤e≤0.2。
实施方式9：实施方式1至8中任一个的半导体结构体，其还包含设置在所述GaN基体层和有源区之间的电子阻断层，其中，所述电子阻断层包含AlstGa1-stN，其中0.01≤st≤0.20。
实施方式10：实施方式9的半导体结构体，其中，所述电子阻断层具有包含交替的GaN层和AlstGa1-stN层的超晶格结构，其中0.01≤st≤0.2。
实施方式11：实施方式1至10中任一个的半导体结构体，其还包含设置在所述GaN基体层和所述有源区之间的应变消除层，所述应变消除层具有包含交替的InsraGasraN层和InsrbGa1-srbN层的超晶格结构，其中0.01≤sra≤0.10，0.01≤srb≤0.10，且其中sra大于srb。
实施方式12：实施方式1至11中任一个的半导体结构体，其中，所述有源区还包含附加势垒层，所述附加势垒层包含设置在所述至少一个阱层和所述至少一个势垒层之间的GaN。
实施方式13：实施方式1至12中任一个的半导体结构体，其中，所述半导体结构体的临界应变能为约4500以下。
实施方式14：实施方式1至13中任一个的半导体结构体，其中，所述GaN基体层、所述有源区、所述电子阻挡层、所述p-型主体层和所述p-型接触层限定了展示出小于1％的应变松弛百分比的生长层叠体。
实施方式15：实施方式1至14中任一个的半导体结构体，其中，所述p-型接触层至少基本由GaN组成。
实施方式16：实施方式1至15中任一个的半导体结构体，其还包含处于所述GaN基体层的至少一部分上的第一电极接触部和处于所述p-型接触层的至少一部分上的第二电极接触部。
实施方式17：一种发光器件，所述发光器件包含：GaN基体层，所述GaN基体层具有生长平面晶格参数大于或等于约3.189埃的极性生长平面；设置在所述基体层上的有源区，所述有源区包含多个InGaN层，所述多个InGaN层包含至少一个阱层和至少一个势垒层；设置在所述有源区上的电子阻挡层；设置在所述电子阻挡层的p-型InpGa1-pN主体层；和设置在所述p-型InpGa1-pN主体层上的p-型IncGa1-cN接触层，其中，所述发光器件的临界应变能为4500以下。
实施方式18：实施方式17的发光器件，其中，所述至少一个阱层包括InwGa1-wN，其中0.10≤w≤0.40。
实施方式19：实施方式17或实施方式18的发光器件，其中，所述至少一个势垒层包括InbGa1-bN，其中0.01≤b≤0.10。
实施方式20：实施方式17至19中任一个的发光器件，其中，所述电子阻挡层至少基本由GaN组成。
实施方式21：实施方式17至20中任一个的发光器件，其中，在p-型InpGa1-pN主体层中，0.00≤p≤0.08。
实施方式22：实施方式17至21中任一个的发光器件，其中，在所述p-型IncGa1-cN接触层中，0.01≤c≤0.10。
实施方式23：实施方式17至22中任一个的发光器件，其中，所述p-型IncGa1-cN接触层基本由GaN组成。
实施方式24：实施方式17至23中任一个的发光器件，其还包括处于所述GaN基体层的至少一部分上的第一电极接触部和处于所述p-型IncGa1-cN接触层的至少一部分上的第二电极接触部。
实施方式25：实施方式17至24中任一个的发光器件，其中，所述GaN基体层、所述有源区、所述电子阻挡层、所述p-型主体层和所述p-型接触层限定了展示出小于1％的应变松弛百分比的生长层叠体。
实施方式26：一种形成半导体结构体的方法，其包括：设置GaN基体层，所述GaN基体层具有生长平面晶格参数大于或等于约3.189埃的极性生长平面；在所述基体层上生长多个InGaN层以形成有源区，生长多个InGaN层的步骤包括生长至少一个包含InwGa1-wN的阱层和在所述至少一个阱层上生长至少一个势垒层，所述至少一个势垒层包含InbGa1-bN，其中0.10≤w≤0.40，且其中0.01≤b≤0.10；在所述有源区上生长电子阻挡层；在所述电子阻挡层上生长p-型InpGa1-pN主体层，其中0.00≤p≤0.08；和在所述p-型InpGa1-pN主体层上生长p-型IncGa1-cN接触层，其中0.00≤c≤0.10。
实施方式27：实施方式26的方法，其中，形成所述基体层的步骤还包括形成生长模板，形成所述生长模板的步骤包括：提供支持衬底；和将InsGa1-sN晶种层键合至所述支持衬底，其中，所述InsGa1-sN晶种层的生长平面是生长平面晶格参数大于或等于约3.189埃的极性平面，且其中，在所述InsGa1-sN晶种层中，0.02≤s≤0.05。
实施方式28：实施方式27的方法，其还包括在InsGa1-sN晶种层与所述GaN基体层相对的一侧上生长InspGa1-spN间隔层，其中，在所述InspGa1-spN间隔层中，0.01≤sp≤0.10。
实施方式29：实施方式26至28中任一个的方法，其还包括在所述有源区和所述电子阻挡层之间设置IncpGa1-cpN封端层，其中，在所述IncpGa1-cpN封端层中，0.01≤cp≤0.10。
实施方式30：实施方式26至29中任一个的方法，其中，生长所述电子阻挡层的步骤包括将所述电子阻挡层生长为至少基本由IneGa1-eN组成，其中0.00≤e≤0.02。
实施方式31：实施方式26至30中任一个的方法，其中，生长所述电子阻挡层的步骤包括将所述电子阻挡层生长为至少基本由GaN组成。
实施方式32：实施方式26至31中任一个的方法，其中，生长所述电子阻挡层的步骤包括将所述电子阻挡层生长为至少基本由AleGa1-eN组成，其中0.1≤e≤0.2。
实施方式33：实施方式26至29中任一个的方法，其中，生长所述电子阻挡层的步骤包括将所述电子阻挡层生长为具有包含交替的GaN层和AleGa1-eN层的超晶格结构，其中0.1≤e≤0.2。
实施方式34：实施方式26至33中任一个的方法，其还包括生长设置在所述GaN基体层和所述有源区之间的电子阻断层，其中，所述电子阻断层至少基本由AlstGa1-stN组成，其中0.01≤st≤0.20。
实施方式35：实施方式26至34中任一个的方法，其还包括生长设置在所述GaN基体层和所述有源区之间的应变消除层，所述应变消除层具有包含交替的InsraGasraN层和InsrbGa1-srbN层的超晶格结构，其中0.01≤sra≤0.10，0.01≤srb≤0.10，且其中sra大于srb。
实施方式36：实施方式26至35中任一个的方法，其中，形成所述有源区的步骤还包括生长一个或多个包含GaN的附加势垒层，所述附加势垒层设置在所述至少一个阱层和所述至少一个势垒层之间。
实施方式37：实施方式26至36中任一个的方法，其中，所述GaN基体层、所述有源区、所述电子阻挡层、所述p-型主体层和所述p-型接触层共同限定了展示出小于1％的应变松弛百分比的生长层叠体。
实施方式38：实施方式37的方法，其还包括形成临界应变能为约2800以下的生长层叠体。
实施方式39：实施方式26至38中任一个的方法，其中，生长p-型接触层的步骤包括将所述p-型接触层生长为至少基本由GaN组成。
实施方式40：实施方式37或实施方式38的方法，其还包括在压力为约50mTorr～约500mTorr下于单个化学气相沉积系统中生长所述生长层叠体。
实施方式41：实施方式26至40中任一个的方法，其还包括在使三甲基铟(TMI)和三乙基镓(TMG)流动通过反应室时在反应室内生长p-型InpGa1-pN主体层，其中，所述三甲基铟(TMI)的流速与所述三乙基镓(TMG)的流速的流量比(％)为约50％～约95％。
上文所描述的本公开的示例实施方式不对本发明的范围进行限制，因为这些实施方式仅仅是本发明的实施方式的实例，本发明由后附权利要求书及其法律等价物的范围所限定。任何等同实施方式均应在本发明的范围内。事实上，从上述说明出发，除本文显示和描述的那些实施方式以外，本公开的各种变化形式(例如所描述要素的交替有用组合)对于本领域技术人员将变得显而易见。这些变化形式和实施方式也应落入所附权利要求书的范围内。

Claims (15)

1.一种半导体结构体，其包含：
GaN基体层，所述GaN基体层具有生长平面晶格参数大于或等于约3.189埃的极性生长平面；
设置在所述基体层上的有源区，所述有源区包含多个InGaN层，所述多个InGaN层包含至少一个InwGa1-wN阱层和至少一个InbGa1-bN势垒层，其中0.10≤w≤0.40，0.01≤b≤0.10；
设置在所述有源区与所述GaN基体层相对的一侧上的电子阻挡层；
设置在所述电子阻挡层上的p-型主体层，所述p-型主体层包含InpGa1-pN，其中0.00≤p≤0.08；和
设置在所述p-型主体层上的p-型接触层，所述p-型接触层包含IncGa1-cN，其中0.00≤c≤0.10。
2.如权利要求1所述的半导体结构体，其中，所述基体层还包含生长模板，所述生长模板包含：
支持衬底；和
设置在所述支持衬底上的InsGa1-sN晶种层，其中，所述InsGa1-sN晶种层的生长平面是生长平面晶格参数大于或等于约3.189埃的极性平面，其中0.02≤s≤0.05，且其中，所述GaN基体层与所述InsGa1-sN晶种层的生长平面基本晶格匹配。
3.如权利要求1所述的半导体结构体，其中，所述电子阻挡层至少基本由GaN组成。
4.如权利要求1所述的半导体结构体，其还包含设置在所述GaN基体层和所述有源区之间的电子阻断层，其中，所述电子阻断层包含AlstGa1-stN，其中0.01≤st≤0.20。
5.如权利要求1所述的半导体结构体，其还包含设置在所述GaN基体层和所述有源区之间的应变消除层，所述应变消除层具有包含交替的InsraGasraN层和InsrbGa1-srbN层的超晶格结构，其中0.01≤sra≤0.10，0.01≤srb≤0.10，且其中sra大于srb。
6.如权利要求1所述的半导体结构体，其中，所述有源区还包含附加势垒层，所述附加势垒层包含设置在所述至少一个阱层和所述至少一个势垒层之间的GaN。
7.如权利要求1所述的半导体结构体，其中，所述半导体结构体的临界应变能由各层厚度(以nm计)乘以各层铟含量(以％计)的乘积的总和限定，且等于或小于4500。
8.如权利要求1所述的半导体结构体，其中，所述p-型接触层至少基本由GaN组成。
9.一种形成半导体结构体的方法，其包括：
设置GaN基体层，所述GaN基体层具有生长平面晶格参数大于或等于约3.189埃的极性生长平面；
在所述基体层上生长多个InGaN层以形成有源区，生长多个InGaN层的步骤包括：
生长至少一个包含InwGa1-wN的阱层和在所述至少一个阱层上生长至少一个势垒层，所述至少一个势垒层包含InbGa1-bN，其中0.10≤w≤0.40，且其中0.01≤b≤0.10；
在所述有源区上生长电子阻挡层；
在所述电子阻挡层上生长p-型InpGa1-pN主体层，其中0.00≤p≤0.08；和
在所述p-型InpGa1-pN主体层上生长p-型IncGa1-cN接触层，其中0.00≤c≤0.10。
10.如权利要求9所述的方法，其中，形成所述基体层的步骤还包括形成生长模板，形成所述生长模板的步骤包括：
提供支持衬底；和
将InsGa1-sN晶种层键合至所述支持衬底，其中，所述InsGa1-sN晶种层的生长平面是生长平面晶格参数大于或等于约3.189埃的极性平面，且其中，在所述InsGa1-sN晶种层中，0.02≤s≤0.05。
11.如权利要求9所述的方法，其中，生长所述电子阻挡层的步骤包括将所述电子阻挡层生长为至少基本由GaN组成。
12.如权利要求9所述的方法，其还包括生长设置在所述GaN基体层和所述有源区之间的电子阻断层，其中，所述电子阻断层至少基本由AlstGa1-stN组成，其中0.01≤st≤0.20。
13.如权利要求9所述的方法，其还包括生长设置在所述GaN基体层和所述有源区之间的应变消除层，所述应变消除层具有包含交替的InsraGasraN层和InsrbGa1-srbN层的超晶格结构，其中0.01≤sra≤0.10，0.01≤srb≤0.10，且其中sra大于srb。
14.如权利要求9所述的方法，其还包括将所述半导体结构体形成为具有由各层厚度(以nm计)乘以各层铟含量(以％计)的乘积的总和限定的临界应变能，且所述临界应变能等于或小于2800。
15.如权利要求9所述的方法，其中，生长所述p-型接触层的步骤包括将所述p-型接触层生长为至少基本由GaN组成。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109817777A (zh) * 2017-11-22 2019-05-28 晶元光电股份有限公司 半导体元件
CN110600436A (zh) * 2019-09-05 2019-12-20 方天琦 多层复合基板结构及其制备方法
CN116111015A (zh) * 2023-04-11 2023-05-12 江西兆驰半导体有限公司 一种多量子阱发光层、发光二极管外延片及其制备方法

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI648872B (zh) 2013-03-15 2019-01-21 法商梭意泰科公司 具有包含ＩｎＧａＮ之作用區域之半導體結構、形成此等半導體結構之方法及由此等半導體結構所形成之發光裝置
US20210210653A1 (en) * 2017-03-17 2021-07-08 Soitec Growth substrate for forming optoelectronic devices, method for manufacturing such a substrate, and use of the substrate, in particular in the field of micro-display screens
US10211297B2 (en) * 2017-05-03 2019-02-19 Globalwafers Co., Ltd. Semiconductor heterostructures and methods for forming same
US11093667B2 (en) * 2017-05-22 2021-08-17 Purdue Research Foundation Method and system for realistic and efficient simulation of light emitting diodes having multi-quantum-wells

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101208810A (zh) * 2005-03-24 2008-06-25 科技研究局 Ⅲ族氮化物白光发光二极管
CN101449394A (zh) * 2006-05-26 2009-06-03 罗姆股份有限公司 氮化物半导体发光元件
US20110064103A1 (en) * 2009-08-21 2011-03-17 The Regents Of The University Of California Semipolar nitride-based devices on partially or fully relaxed alloys with misfit dislocations at the heterointerface

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3679914B2 (ja) * 1997-02-12 2005-08-03 株式会社東芝 半導体発光装置及びその製造方法
JP3864735B2 (ja) * 2000-12-28 2007-01-10 ソニー株式会社 半導体発光素子およびその製造方法
JP4441563B2 (ja) * 2000-12-28 2010-03-31 日亜化学工業株式会社 窒化物半導体レーザ素子
US7058105B2 (en) * 2002-10-17 2006-06-06 Samsung Electro-Mechanics Co., Ltd. Semiconductor optoelectronic device
KR100525545B1 (ko) * 2003-06-25 2005-10-31 엘지이노텍 주식회사 질화물 반도체 발광소자 및 그 제조방법
KR100670531B1 (ko) * 2004-08-26 2007-01-16 엘지이노텍 주식회사 질화물 반도체 발광소자 및 그 제조방법
KR100765004B1 (ko) * 2004-12-23 2007-10-09 엘지이노텍 주식회사 질화물 반도체 발광소자 및 그 제조방법
US7847279B2 (en) * 2005-07-06 2010-12-07 Lg Innotek Co., Ltd. Nitride semiconductor LED and fabrication method thereof
US20070069225A1 (en) * 2005-09-27 2007-03-29 Lumileds Lighting U.S., Llc III-V light emitting device
EP2034523A1 (en) * 2006-05-26 2009-03-11 Rohm Co., Ltd. Nitride semiconductor light-emitting device
JP2009021361A (ja) * 2007-07-11 2009-01-29 Sumitomo Electric Ind Ltd 窒化物系半導体発光素子、および窒化物系半導体発光素子を作製する方法
CN102138227A (zh) * 2008-08-29 2011-07-27 株式会社东芝 半导体装置
JP5077303B2 (ja) * 2008-10-07 2012-11-21 住友電気工業株式会社 窒化ガリウム系半導体発光素子、窒化ガリウム系半導体発光素子を作製する方法、窒化ガリウム系発光ダイオード、エピタキシャルウエハ、及び窒化ガリウム系発光ダイオードを作製する方法
KR101408475B1 (ko) * 2008-10-30 2014-06-19 소이텍 감소된 격자 변형을 갖는 반도체 재료층들, 반도체 구조들, 디바이스들 및 이를 포함하는 가공된 기판을 형성하는 방법들
US8679942B2 (en) * 2008-11-26 2014-03-25 Soitec Strain engineered composite semiconductor substrates and methods of forming same
US8227791B2 (en) * 2009-01-23 2012-07-24 Invenlux Limited Strain balanced light emitting devices

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101208810A (zh) * 2005-03-24 2008-06-25 科技研究局 Ⅲ族氮化物白光发光二极管
CN101449394A (zh) * 2006-05-26 2009-06-03 罗姆股份有限公司 氮化物半导体发光元件
US20110064103A1 (en) * 2009-08-21 2011-03-17 The Regents Of The University Of California Semipolar nitride-based devices on partially or fully relaxed alloys with misfit dislocations at the heterointerface

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109817777A (zh) * 2017-11-22 2019-05-28 晶元光电股份有限公司 半导体元件
US11522102B2 (en) 2017-11-22 2022-12-06 Epistar Corporation Semiconductor device
CN110600436A (zh) * 2019-09-05 2019-12-20 方天琦 多层复合基板结构及其制备方法
CN116111015A (zh) * 2023-04-11 2023-05-12 江西兆驰半导体有限公司 一种多量子阱发光层、发光二极管外延片及其制备方法

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