CN104795379B - 差分共面传输线封装引脚内外级联结构 - Google Patents
差分共面传输线封装引脚内外级联结构 Download PDFInfo
- Publication number
- CN104795379B CN104795379B CN201510217835.7A CN201510217835A CN104795379B CN 104795379 B CN104795379 B CN 104795379B CN 201510217835 A CN201510217835 A CN 201510217835A CN 104795379 B CN104795379 B CN 104795379B
- Authority
- CN
- China
- Prior art keywords
- pin
- holding wire
- coplanar transmission
- packaging body
- package
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
Landscapes
- Details Of Connecting Devices For Male And Female Coupling (AREA)
Abstract
本发明提供了差分共面传输线封装引脚内外级联结构,包括载片台、分布于载片台外周向的框架引脚和封装体。其中,框架引脚包括差分共面传输线,差分共面传输线包括并排设置的二中心导体和位于二中心导体两侧的返回路径;中心导体包括封装于封装体内部的信号线封装体内部引脚和位于封装体外部的信号线封装体外部引脚;信号线封装体内部引脚的横向尺寸与信号线封装体外部引脚的横向尺寸不同,本发明减少了现有技术中非规则的弯角所造成的整个传输通道上的阻抗不连续的缺陷。
Description
技术领域
本发明涉及方型扁平式封装领域,尤其涉及一种高频/高速封装领域的引线框架结构。
背景技术
方型扁平式封装(QFP:Quad Flat Package)作为一种高密度的引脚,其采用低成本的塑料封装技术,引脚之间距离很小,引脚很细,具备较大面积的载片台,主要用来完成大规模或超大规模集成电路封装。随着现代电子产品朝着高频高速方向发展,越来越多的信号采用差分形式,利用差分对来传递更高性能的信号。现有的QFP引脚由于内部结构复杂,设计密度高,在传递高性能的差分信号时,寄生效应明显,严重时会恶化传输性能,使得器件无法正常工作,如何进一步提升现有引脚封装的高频高速传输性能已经成为本领域技术人员亟待解决的问题。
图1、2为一款现有的具备80引脚的QFP结构图,从图中可知,整个封装结构包括框架引脚、中间载片台4'和封装体3',其中框架引脚被封装体分成内外两个部分:外部引脚1'和内部引脚2'。
现有QFP80封装的长度、宽度和高度分别为24mm、18mm和3.06mm,其中封装体的长度、宽度和高度分别为20mm、14mm和2.75mm。封装体外部框架所有引脚的横向尺寸为0.35mm,引脚与引脚之间的中心距(pitch)为0.8mm。引脚走线设计为弯曲和直角,除了受限于设计空间外,主要目的是提高产品的可靠率,与直线引脚结构相比,具有弯曲或直角结构的引脚可以勾住凝固后的封装体,从机械可靠性的角度保证了产品的质量。但从信号传输质量的角度出发,直角和非规则弯角将增加整个传输通道上的阻抗不连续,形成信号的多重反射,影响信号的传输质量。
发明内容
本发明的目的是提供一种差分共面传输线封装引脚内外级联结构,以解决上述技术问题中的一个或者多个。
根据本发明的一个方面,提供了差分共面传输线封装引脚内外级联结构,包括
载片台;
框架引脚,分布于载片台外周向;和
封装体,封装载片台与部分框架引脚;
其中,框架引脚包括差分共面传输线,差分共面传输线包括并排设置的二中心导体和位于二中心导体两侧的返回路径;
中心导体包括封装于封装体内部的信号线封装体内部引脚和位于封装体外部的信号线封装体外部引脚;
信号线封装体内部引脚的横向尺寸与信号线封装体外部引脚的横向尺寸不同,其关系如下:
其中,W内为信号线封装体内部引脚的横向尺寸,W外为信号线封装体外部引脚的横向尺寸;
ε内为封装体的介电常数,ε外为外部介质的介电常数;
S内为二信号线封装体内部引脚的间距,D内为信号线封装体内部引脚与相邻的返回路径的间距;
S外为二信号线封装体外部引脚的间距,D外为信号线封装体外部引脚与相邻的返回路径的间距;
Q为常数,范围为0.2898~0.4347。
现有技术中框架的引脚走线设计为弯曲和直角,虽从可靠性的角度保证了产品的质量,但从信号传输质量的角度出发,直角和非规则弯角将增加整个传输通道上的阻抗不连续,形成信号的多重反射,影响信号的传输质量。本发明的引脚根据内外部传输介质的介电常数的不同设计为横向尺寸相适应的阶跃,减少了现有技术中传输通道上的阻抗不连续,提高了高频信号的传输质量。
在一些实施方式中,常数Q取0.3478。
在一些实施方式中,中心导体的信号线封装体外部引脚的横向尺寸恒为0.3050mm;中心导体的信号线封装体外部引脚与返回路径的间距恒为0.1500mm;二中心导体的信号线封装体外部引脚的间距恒为0.1500mm。
在一些实施方式中,中心导体的信号线封装体内部引脚的横向尺寸恒为0.1200mm;中心导体的信号线封装体内部引脚与返回路径的间距恒为0.2100mm,二中心导体的信号线封装体内部引脚的间距恒为0.400mm。
在一些实施方式中,信号线封装体内部引脚为非直线走线时,信号线封装体内部引脚为135°走线。
在一些实施方式中,差分共面传输线朝向载片台的一端设有延长段。
在一些实施方式中,差分共面传输线的中心导体的延长段与载片台间距为0.02mm;差分共面传输线的返回路径的延长段与载片台直接相连。
附图说明
图1为现有技术中具备80引脚的方型扁平式封装(QFP80)的俯视图和侧视图;
图2为现有技术中具备80引脚的方型扁平式封装的局部示意图;(对应于图1边部出线的差分共面传输线GS+S-G);
图3为本发明提出的一种实施方式的差分共面传输线封装引脚内外级联结构的俯视图和侧视图;
图4为图3示出的差分共面传输线封装引脚内外级联结构的A处放大图;
图5为本发明提出的另一种实施方式的差分共面传输线封装引脚内外级联结构的俯视图和侧视图;
图6为图1示出的现有结构在边部出线传输差分信号时封装体内部差分阻抗和封装体外部差分阻抗实验图;
图7为本发明提出的差分共面传输线封装引脚内外级联结构的实施例①的封装体内部差分阻抗和封装体外部差分阻抗实验图;
图8为本发明提出的差分共面传输线封装引脚内外级联结构的实施例②的封装体内部差分阻抗和封装体外部差分阻抗实验图;
图9为本发明提出的差分共面传输线封装引脚内外级联结构的实施例③的封装体内部差分阻抗和封装体外部差分阻抗实验图;
图10为本发明提出的差分共面传输线封装引脚内外级联结构的实施例④的封装体内部差分阻抗和封装体外部差分阻抗实验图;
图11为本发明提出的差分共面传输线封装引脚内外级联结构的实施例⑤的封装体内部差分阻抗和封装体外部差分阻抗实验图;
图12为本发明提出的差分共面传输线封装引脚内外级联结构的实施例⑥的封装体内部差分阻抗和封装体外部差分阻抗实验图;
图13为图1示出的现有结构在角部出线传输差分信号时封装体内部差分阻抗和封装体外部差分阻抗实验图;
图14为本发明提出的差分共面传输线封装引脚内外级联结构的实施例⑦的封装体内部差分阻抗和封装体外部差分阻抗实验图;
图15-1为图1示出的现有结构在边部出线传输差分信号时的差分对回波损耗S11实验图;
图15-2为图1示出的现有结构在边部出线传输差分信号时的差分对插入损耗S21实验图;
图16-1为本发明提出的一种实施方式的差分共面传输线封装引脚内外级联结构的实施例③的差分对回波损耗实验图;
图16-2为本发明提出的一种实施方式的差分共面传输线封装引脚内外级联结构的实施例③的差分对插入损耗实验图。
具体实施方式
下面结合附图及具体实施例对本发明作进一步的详细描述说明。
如图3、4所示,本发明提供了差分共面传输线封装引脚内外级联结构,包括载片台4、分布于载片台4外周向的框架引脚和封装载片台4与部分框架引脚的封装体3。
其中,框架引脚包括差分共面传输线,差分共面传输线包括并排设置的二中心导体和位于二中心导体两侧的返回路径6;用以提供完整的信号返回路径,降低寄生电感。
中心导体包括封装于封装体3内部的信号线封装体内部引脚2和位于封装体3外部的信号线封装体外部引脚1;
信号线封装体内部引脚2的横向尺寸与信号线封装体外部引脚1的横向尺寸不同,其关系如下:
其中,W内为信号线封装体内部引脚2横向尺寸,W外为信号线封装体外部引脚1的横向尺寸;
ε内为封装体3的介电常数,ε外为外部介质的介电常数;
S内为二信号线封装体内部引脚2的间距,D内为信号线封装体内部引脚2与相邻的返回路径的间距;
S外为二信号线封装体外部引脚1的间距,D外为信号线封装体外部引脚1与相邻的返回路径的间距;
Q为常数,范围为0.2898~0.4347。
现有技术中框架的引脚走线设计为弯曲和直角,虽从可靠性的角度保证了产品的质量,但从信号传输质量的角度出发,直角和非规则的弯角将增加整个传输通道上的阻抗不连续,形成信号的多重反射,影响信号的质量。本发明的引脚根据内外部传输介质的介电常数的不同设计为横向尺寸相适应的阶跃,减少了现有技术中传输通道上的阻抗不连续,提高了高频信号的传输质量。
考虑到封装体内外两种介质对信号传输质量的影响,发明结构被设计为一种级联结构,在实际中封装体外部介质为空气,即ε外通常表示空气的介电常数。但很明显,本发明的保护范围中封装体外的介质不仅仅局限于空气。
本发明提供的信号线封装体外部引脚1的横向尺寸恒相等;信号线封装体外部引脚1与其返回路径6的间距恒相等;两信号线封装体外部引脚1的间距恒相等,保持封装体外部各参数恒定以保证外部差分共面传输线结构的阻抗连续性。信号线封装体内部引脚2的横向尺寸恒相等;信号线封装体内部引脚2与其返回路径6的间距恒相等,两信号线封装体内部引脚2的间距恒相等,保持封装体内部各参数恒定以保证内部差分共面传输线结构的阻抗连续性。
此外,差分共面传输线朝向载片台4的一端设有延长段,这样不仅可以延长内部共面传输线结构,有效降低回路电感,提高封装带宽,还可以减少后期金丝的应用,降低封装成本。
需要指出的是,尽管图3示出的差分共面传输线封装引脚内外级联结构采用边部出线,但在本领域技术人员的认知内,本发明的差分共面传输线封装引脚内外级联结构还可以根据不同的集成电路芯片焊盘布局设计在其他位置,如图5所示,本发明提出的差分共面传输线封装引脚内外级联结构还可以采用角部出线方式。无论差分共面传输线结构位于方形扁平式封装何种位置,框架引脚均宜采用如图4、5中B处所示的135°设计。135°设计不仅可以保持良好的差分阻抗连续性,还可以保证工艺可靠性。
还需要指出的是,图3、4、5中标注的尺寸是以现有的QFP80封装为研究基础作为举例,并不对本发明具有诸多限制,在本领域技术人员的认知内,采用其他规格的封装结构,也应当在本发明的保护范围之内。
以本发明的立意,对现有QFP80引脚中传输差分信号的关键引脚进行重新设计,图3、4示出的差分共面传输线封装引脚内外级联结构与图1中现有QFP80封装结构相比,封装长度、宽度、高度均与现有QFP80封装保持一致,分别为24mm、18mm和3.06mm,封装体的长度、宽度和高度同样保持为20mm、14mm和2.75mm,从而确保了封装工艺的一致性,避免了设备的升级换代,维持了现有的封装成本。
具体的,在上述规格下,本发明可以具有以下实施例,并对各实施例进行效果实验,效果实验为差分阻抗实验。
为了说明上述改进对现有引脚结构在整个传输通道上阻抗连续性的提升,做如下对比实验:
表格中实施例①~⑥为本发明提出的差分共面传输线封装引脚内外级联结构在如图3所示的边部出线时对应的内、外部差分阻抗绝对差值等;其对比对象为如图1示出的现有QFP80在边部出线时对应的内、外部差分阻抗绝对差值等。
所选取的四条引脚顺次标注为G、S+、S-、G;选取封装体外部介质介电常数为1、封装体介电常数为3.3进行实验。此外,为保证本发明提出的差分共面传输线封装引脚内外级联结构符合现有引线框架的通用标准,选取2W内+2D内+S内=1.06mm,S内恒为0.4mm,D外和S外均恒为0.15mm。
图6对应于现有结构边部出线时阻抗实验结果;其中,Zin表明现有框架结构在传输差分信号时内部差分阻抗为87.07ohm,Zout表明现有框架结构在传输差分信号时外部差分阻抗为124.83ohm,内部差分阻抗、外部差分阻抗与标准100ohm的绝对差值分别为12.93ohm、24.83ohm,同时两者之间的绝对差值为37.76ohm。
图7~12分别对应于实施例①~⑥的差分信号传输的验证结果。从图中可知,实施例①~⑥中内部差分阻抗和外部差分阻抗之间的绝对差值分别为3.76ohm、2.85ohm、1.01ohm、4.53ohm、6.97ohm和9.33ohm,均大幅小于现有结构边部出线时的37.76ohm,显示本发明提出的内外级联结构显著提升了外部框架引脚和内部框架引脚的阻抗连续性。
需要指出的是,上述的“边部出线”是指在载片台4的边部中间位置连接信号线封装体内部引脚2的出线方式;此外,下述的“角部出线”是指在载片台4的边部中间以外的其他位置连接信号线封装体内部引脚2的出线方式。如图1、3、5所示,载片台4的边部中间是指方形载片台4边沿中间三分之一处(E),载片台4的边部中间以外的其他位置是该方形载片台4边沿两侧各三分之一的位置(C)。
图13为现有QFP80在角部出线时对应的内、外部差分阻抗绝对差值等。图14是本发明提出的差分共面传输线封装引脚内外级联结构在如图5所示的角部出线时对应的内、外部差分阻抗绝对差值等。
图13表明现有框架结构在角部出线传输差分信号时内部差分阻抗为87.13ohm,外部差分阻抗为126.31ohm,内部差分阻抗、外部差分阻抗与标准100ohm的绝对差值分别为12.87ohm、26.31ohm,同时两者之间的绝对差值为39.18ohm。
采用角部出线方式的实施例⑦中内部差分阻抗和外部差分阻抗之间的绝对差值为2.95ohm,也大幅小于现有结构。说明本发明提出的差分共面传输线封装引脚内外级联结构在采用边部出线和角部出线的不同出线方式上均有明显效果。
此外,为验证阻抗连续性的提高对差分信号传输带宽的影响,发明人还选取现有如图1示出的QFP80和如图3示出的实施例③在边部出线时进行差分插入损耗和差分回波损耗实验;定义S11(差分回波损耗)等于-20dB、S21(差分插入损耗)等于-1dB为参考标准。
图15-1中的M点表明现有框架结构在传输差分信号时,其差分对回波损耗S11的带宽为0-3.8GHz;图15-2中的N点表明现有框架结构在传输差分信号时,其差分对插入损耗S21的带宽为0-7.5GHz。
图16-1中的M点表明本发明结构在传输差分信号时,其差分对回波损耗S11的带宽为0-17.1GHz;图16-2中的N点表明本发明结构在传输差分信号时,其差分对插入损耗S21的带宽为0-19.6GHz。
与图15-1、图15-2中的现有框架结构的传输带宽相比,图16-1、图16-2给出的本发明结构传输带宽分别提高了350%和161%,提升效果明显。
实施例③具有最好的传输效果。具体的,信号线封装体外部引脚1的横向尺寸由现有结构的0.3500mm减少到0.3050mm;信号线封装体外部引脚1与返回路径6的间距以及两信号线封装体外部引脚1之间的间距由现有结构的0.4500mm减少到0.1500mm;信号线封装体内部引脚2横向尺寸恒为0.1200mm;信号线封装体内部引脚2与返回路径6的间距恒为0.2100mm,两信号线封装体内部引脚2的间距恒为0.400mm。
此外,实施例③的2W内+2D内+S内=1.06mm,均与现有结构保持一致,这样就保证本发明结构的设计方案可以应用在框架的其他部位,以满足不同的集成电路芯片焊盘布局,而不局限于中间部位,实现了本发明结构在引脚设计上的通用性。
更进一步,上述结构的差分共面传输线的各引脚均被延长,具体的,信号线封装体内部引脚2延长至距框架载片台4边缘0.2mm处,两侧返回路径6延长至与框架载片台直接相连。这样不仅可以延长共面传输线结构,有效降低回路电感,提高封装带宽,还可以减少后期金丝的应用,降低封装成本。
上文所列出的一系列的详细说明仅仅是针对本发明的可行性实施例的具体说明,它们并非用以限制本发明的保护范围,凡未脱离本发明的等效实施例或变更均应包含在本发明的保护范围之内。
Claims (7)
1.差分共面传输线封装引脚内外级联结构,其特征在于,包括
载片台(4);
框架引脚,分布于所述载片台(4)外周向;和
封装体(3),封装所述载片台(4)与部分框架引脚;
其中,所述框架引脚包括差分共面传输线,所述差分共面传输线包括并排设置的二中心导体和位于所述二中心导体两侧的返回路径(6);
各所述中心导体包括封装于所述封装体(3)内部的信号线封装体内部引脚(2)和位于所述封装体(3)外部的信号线封装体外部引脚(1);
所述信号线封装体内部引脚(2)的横向尺寸与所述信号线封装体外部引脚(1)的横向尺寸不同,其关系如下:
其中,W内为信号线封装体内部引脚(2)的横向尺寸;
W外为信号线封装体外部引脚(1)的横向尺寸;
ε内为封装体(3)的介电常数;
ε外为外部介质的介电常数;
S内为二信号线封装体内部引脚(2)的间距;
D内为信号线封装体内部引脚(2)与相邻的返回路径(6)的间距;
S外为二信号线封装体外部引脚(1)的间距;
D外为信号线封装体外部引脚(1)与相邻的返回路径(6)的间距;
Q为常数,范围为0.2898~0.4347。
2.根据权利要求1所述差分共面传输线封装引脚内外级联结构,其特征在于,所述常数Q取0.3478。
3.根据权利要求2所述的差分共面传输线封装引脚内外级联结构,其特征在于,各所述中心导体的信号线封装体外部引脚(1)的横向尺寸(W外)恒为0.3050mm;
各所述中心导体的信号线封装体外部引脚(1)与返回路径(6)的间距(D外)恒为0.1500mm;
二所述中心导体的信号线封装体外部引脚(1)的间距(S外)恒为0.1500mm。
4.根据权利要求3所述的差分共面传输线封装引脚内外级联结构,其特征在于,各所述中心导体的信号线封装体内部引脚(2)的横向尺寸(W内)恒为0.1200mm;
各所述中心导体的信号线封装体内部引脚(2)与返回路径(6)的间距(D内)恒为0.2100mm;
二所述中心导体的信号线封装体内部引脚(2)的间距恒(S内)为0.400mm。
5.根据权利要求1所述的差分共面传输线封装引脚内外级联结构,其特征在于,所述信号线封装体内部引脚(2)为非直线走线时,所述信号线封装体内部引脚(2)为135°走线。
6.根据权利要求1所述的差分共面传输线封装引脚内外级联结构,其特征在于,所述差分共面传输线朝向所述载片台(4)的一端设有延长段。
7.根据权利要求6所述的差分共面传输线封装引脚内外级联结构,其特征在于,所述差分共面传输线的各中心导体的延长段与所述载片台(4)间距为0.02mm;所述差分共面传输线的返回路径(6)的延长段与所述载片台(4)直接相连。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN201510217835.7A CN104795379B (zh) | 2015-04-30 | 2015-04-30 | 差分共面传输线封装引脚内外级联结构 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN201510217835.7A CN104795379B (zh) | 2015-04-30 | 2015-04-30 | 差分共面传输线封装引脚内外级联结构 |
Publications (2)
Publication Number | Publication Date |
---|---|
CN104795379A CN104795379A (zh) | 2015-07-22 |
CN104795379B true CN104795379B (zh) | 2017-06-27 |
Family
ID=53560082
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN201510217835.7A Active CN104795379B (zh) | 2015-04-30 | 2015-04-30 | 差分共面传输线封装引脚内外级联结构 |
Country Status (1)
Country | Link |
---|---|
CN (1) | CN104795379B (zh) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP7124987B2 (ja) * | 2020-07-30 | 2022-08-24 | 日本電信電話株式会社 | 高周波パッケージの製造方法 |
CN114861587B (zh) * | 2022-04-07 | 2023-03-10 | 珠海妙存科技有限公司 | 一种芯片载板引脚排布设计方法、系统、装置与存储介质 |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN1851904A (zh) * | 2006-05-24 | 2006-10-25 | 杭州电子科技大学 | 抗esd集成soi ligbt器件单元的工艺方法 |
CN201000885Y (zh) * | 2006-12-25 | 2008-01-02 | 南通大学 | 一种无引线集成电路芯片封装 |
TW201001296A (en) * | 2008-06-26 | 2010-01-01 | Fujitsu Ltd | RFID tag |
Family Cites Families (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR20100056159A (ko) * | 2008-11-19 | 2010-05-27 | 삼성전자주식회사 | 복수의 전자 인식 방식이 적용된 전자 인식 장치 |
-
2015
- 2015-04-30 CN CN201510217835.7A patent/CN104795379B/zh active Active
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN1851904A (zh) * | 2006-05-24 | 2006-10-25 | 杭州电子科技大学 | 抗esd集成soi ligbt器件单元的工艺方法 |
CN201000885Y (zh) * | 2006-12-25 | 2008-01-02 | 南通大学 | 一种无引线集成电路芯片封装 |
TW201001296A (en) * | 2008-06-26 | 2010-01-01 | Fujitsu Ltd | RFID tag |
Also Published As
Publication number | Publication date |
---|---|
CN104795379A (zh) | 2015-07-22 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US9269653B2 (en) | SGS or GSGSG pattern for signal transmitting channel, and PCB assembly, chip package using such SGS or GSGSG pattern | |
CN106549002A (zh) | 传输线桥接互连 | |
US7531751B2 (en) | Method and system for an improved package substrate for use with a semiconductor package | |
CN104795379B (zh) | 差分共面传输线封装引脚内外级联结构 | |
US8890638B2 (en) | Stub-tuned wirebond package | |
CN100505231C (zh) | 半导体集成电路及其封装导线架 | |
US8811028B2 (en) | Semiconductor device and circuit board | |
CN211580287U (zh) | 一种电路板的差分走线结构 | |
CN102222656B (zh) | 应用于高速数据传输的导线架封装结构 | |
EP3314651B1 (en) | Package assembly with gathered insulated wires | |
TWI445462B (zh) | 軟性電路板 | |
CN103995942A (zh) | 一种减小阻抗突变的封装引脚区域布线方法 | |
CN209927978U (zh) | 一种量子芯片测试线路集成装置 | |
US7825527B2 (en) | Return loss techniques in wirebond packages for high-speed data communications | |
CN104219870A (zh) | 印刷电路板 | |
US9184151B2 (en) | Mixed wire bonding profile and pad-layout configurations in IC packaging processes for high-speed electronic devices | |
US8446735B2 (en) | Semiconductor package | |
CN116825755A (zh) | 一种半导体封装结构 | |
US9837188B2 (en) | Differential return loss supporting high speed bus interfaces | |
CN104900622B (zh) | 导线架以及芯片封装结构 | |
CN203085519U (zh) | 一种芯片引线框架 | |
US20040227226A1 (en) | Structure of multi-tier wire bonding for high frequency integrated circuits and method of layout for the same | |
US9698110B2 (en) | Semiconductor device with integrated antenna | |
CN221352764U (zh) | 一种预包封框架布线结构 | |
TWI761052B (zh) | 積體電路導線架及其半導體裝置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
C06 | Publication | ||
PB01 | Publication | ||
EXSB | Decision made by sipo to initiate substantive examination | ||
SE01 | Entry into force of request for substantive examination | ||
GR01 | Patent grant | ||
GR01 | Patent grant |