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CN104716135A - 静电保护电路 - Google Patents

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CN104716135A
CN104716135A CN201410005310.2A CN201410005310A CN104716135A CN 104716135 A CN104716135 A CN 104716135A CN 201410005310 A CN201410005310 A CN 201410005310A CN 104716135 A CN104716135 A CN 104716135A
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controlled rectifier
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CN201410005310.2A
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Inventor
柯钧钟
吴志伦
林硕彦
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Advanced Analog Technology Inc
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Advanced Analog Technology Inc
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Abstract

本发明为一静电保护电路，其包含有一静电检测电路及一硅控整流器。该静电检测电路是将一电阻及一电容串接后连接至一直流电源，且该电阻及电容串接点连接至一反相器的输入端，该反相器的输出端连接至该硅控整流器的控制极。该硅控整流器的阳极连接至该直流电源的高电位端，而阴极则连接至该直流电源的低电位端。当静电从该直流电源的高电位端进入时，该静电检测电路的电容此时才开始充电，因此该反相器的输入端仍为低电位，因此该反相器会输出一相对高电位至该硅控整流器的控制极，使该硅控整流器更容易导通，从而让静电通过该硅控整流器来排除。

Description

静电保护电路
技术领域
本发明是一种静电保护电路，特别涉及一种具有一静电检测电路的静电保护电路。 
背景技术
在集成电路的制造与使用时，经常会遇到静电放电(Electrostatic Discharge;ESD)损坏半导体元件的问题。当集成电路在制造或使用的过程中遇到静电时，若无法及时的将静电快速地排除，则集成电路的半导体元件很容易因为ESD而导致损坏。因此必须要设置有一静电保护电路，在平常时，不影响电路的操作，在ESD时，迅速的将静电排除，且在排除后，能使该集成电路回复正常工作。 
请参阅图5所示，一集成电路是利用一低触发电压硅控整流器(Low Voltage Triggering Silicon Controlled Rectifier;LVTSCR)来实现一静电保护电路70，让集成电路的直流电源高电位端VDD的电位因ESD突升时，能快速地将其排除，以保护该集成电路的内部电路50不被静电产生瞬间的过大电流烧坏；该静电保护电路70通常串接于如图所示的直流电源的高、低电位端VDD、VSS之间，或输出端O/P与低电位端VSS之间（图中未示）。该内部电路50与该输出端O/P之间设有一输出缓冲电路60。现有低触发电压硅控整流器是将一硅控整流器的阳极A连接至该直流电源的高电位端VDD，而将其阴极C电连接至低电位端VSS，再在该硅控整流器的NPN电晶体Q2的集极及射极之间连接有一NMOS电晶体M，该NMOS电晶体M的闸极连接至低电位端VSS。 
当ESD产生时，静电的电流从高电位端VDD流入该硅控整流器的阳极A，因该NMOS电晶体M的崩溃电压较与NPN电晶体Q2的崩溃电压为低，因此该NMOS电晶体M遇到ESD时，比该NPN电晶体Q2先崩溃，令该NPN电晶体Q2导通。而流经该第二电晶体Q2的电流致使一与一电阻R1耦合的PNP电晶体Q1也进入导通状态，进一步使该硅控整流器导 通。当该硅控整流器导通后，构成一旁路路径，让ESD产生的电流直接由该高电位端VDD通过该硅控整流器到低电位端VSS，不会流经该集成电路的内部电路50，来保护该集成电路50不会被ESD的电流烧坏。 
但现有技术的低触发电压硅控整流器作为静电保护电路时，必须等待ESD的电压超过该NMOS电晶体M的崩溃电压才能让该低触发电压硅控整流器导通，来达到静电保护电路的目的，若该NMOS电晶体M的崩溃电压超过该集成电路的内部电路50所能承受的最大电压，则该集成电路的内部电路50便会在该静电保护电路尚未作用前就已经损坏，而无法达成该静电保护电路的目的。此外，由于该低触发电压硅控整流器的维持电压太低，且低于该直流电源高电位端VDD的正常电位，使得静电排除后，该低触发电压硅控整流器不会关闭而呈现闭锁状态。因此，将现有技术的低触发电压硅控整流器作为静电保护电路，虽然可在静电产生时导通连接至低电压端放电，将静电电流放电，但其一旦导通却又产生闭锁现象，因此有必要作进一步的改进。 
发明内容
有鉴于前述现有技术的缺点，本发明的目的是提供一种静电保护电路，以提高硅控整流器于ESD产生时的导通效率，且可进一步提高该硅控整流器的维持电压，加强静电保护电路的静电保护效果。 
为达成上述发明目的，本发明所采取的技术手段是令该静电保护电路包含有一静电检测电路及一硅控整流器电路；其中该静电检测电路包含有：一第一电晶体，所述第一电晶体源极连接至一第一端点，闸极连接至一第一节点，汲极连接至一第二节点；一第二电晶体，所述第二电晶体汲极连接至该第二节点，闸极连接至该第一节点，源极连接至一第二端点；一第一电阻，所述第一电阻连接于该第一端点及该第一节点之间；一电容，所述电容连接于该第一节点与该第二端点之间；其中该硅控整流器电路包含有：一第三电晶体，所述第三电晶体射极连接至该第一端点，集极连接至该第二节点；一第四电晶体，所述第四电晶体射极连接至该第二端点，基极连接至该第二节点，集极连接至该第三电晶体的基极；其中该第一端点是连接至一直流电源的高电位端，而该第二端点是连接至该直流电源的低电位端。 
当ESD产生时，静电由该直流电源的高电位端进入该静电保护电路，先通过该静电检测电路的第一电阻并将该电容充电，因该电容此时才开始充电，因此该第一节点仍为低电位，即是该第一节点的电压还维持在该直流电源的正常电位，而该直流电源的高电位端的电压受到ESD的影响，形成了高电位，因此该第一电晶体会导通，而使该第二节点接至该直流电源的高电位端，并进一步使该第四电晶体导通，让第三电晶体的基极接至该直流电源的低电位端，最终将该第三电晶体导通。此时该第三电晶体及该第四电晶体都导通，即是整个硅控整流器电路导通构成一对低电位端的放电路径，以排除ESD。而当该电容充电完毕后，该第一节点的电位等同该直流电源的高电位端，此时该第一电晶体关闭，而该第二电晶体导通，使该第二节点接至该低电位端，让流经该硅控整流器电路的电流增加一条对该低电位端的放电路径，因此减少了经由该第四电晶体放电的电流，如此代表该直流电源的高电位端及低电位端之间必须有更大的压差才能令流经该第四电晶体的电流足够使其继续导通，若该直流电源的高电位端与低电位端的压差不足以维持电压时，即是流经该第四电晶体的电流不足以使其继续导通时，此时，该硅控整流器电路关闭。换句话说，即是提高了该静电保护电路的维持电压。 
优选地，该硅控整流器电路进一步包含有：一第二电阻，所述第二电阻连接于该第一端点及该第三电晶体的基极之间；及一第三电阻，所述第三电阻连接于该第二节点及该第二端点之间。 
优选地，静电检测电路的第一电晶体为一PMOS电晶体，而该第二电晶体为一NMOS电晶体；其中该硅控整流器电路的第三电晶体为一PNP型双极性电晶体，而该第四电晶体为一NPN型双极性电晶体。 
为达成上述发明目的所采取的技术手段是令另一静电保护电路包含有一静电检测电路及一硅控整流器；其中该静电检测电路包含有：一第一电晶体，所述第一电晶体源极连接至一第一端点，闸极连接至一第一节点，汲极连接至一第二节点；一第二电晶体，所述第二电晶体汲极连接至该第二节点，闸极连接至该第一节点，源极连接至一第二端点；一第一电阻，所述第一电阻连接于该第一端点及该第一节点之间；一电容，所述电容连接于该第一节点与该第二端点之间；其中 该硅控整流器系包含有：一具有一第一导电型的半导体基板，所述具有一第一导电型的半导体基板包含有：一具有第二导电型的第一掺杂区域；一具有第一导电型的第二掺杂区域，所述第二掺杂区域位于该第一掺杂区域内，并连接至该第一端点；一具有第一导电型的第三掺杂区域，所述第三掺杂区域位于该第一掺杂区域内；一具有第一导电型的第四掺杂区域，所述第四掺杂区域位于该第三掺杂区域内，并连接至该第二节点；一具有第二导电型的第五掺杂区域，所述第五掺杂区域位于该第三掺杂区域内，并连接至该第二端点。 
优选地，其中该第四掺杂区域与该第三掺杂区域的接触面积大于该第五掺杂区域与该第三掺杂区域的接触面积。 
优选地，该硅控整流器进一步包含有：一具有第二导电型的第六掺杂区域，所述第六掺杂区域位于该第一掺杂区域内，并包覆该第二掺杂区域；一具有第二导电型的第七掺杂区域，所述第七掺杂区域位于该第六掺杂区域内，并连接至该静电检测电路的第一端点；一具有第一导电型的第八掺杂区域，所述第八掺杂区域位于该第三掺杂区域内，并连接至该静电检测电路的第二端点。 
优选地，该硅控整流器进一步包含有：一具有第二导电型的第六掺杂区域，所述第六掺杂区域位于该第一掺杂区域内，并包覆该第二掺杂区域；一具有第二导电型的第七掺杂区域，所述第七掺杂区域位于该第六掺杂区域内，并电连接至该静电检测电路的第一端点；一具有第一导电型的第八掺杂区域，所述第八掺杂区域位于该第三掺杂区域内，并电连接至该静电检测电路的第二端点。 
优选地，该硅控整流器的第一掺杂区域为一高电压N型深阱。 
优选地，该具有第一导电型的掺杂区域为P型半导体，而该具有第二导电型的掺杂区域为N型半导体。 
优选地，该静电检测电路的第一电晶体为一PMOS电晶体，而该第二电晶体为一NMOS电晶体。 
本发明的有益效果为：通过该静电检测电路来检测是否有ESD的产生，若有ESD，则输出一高电位电压至该第二节点，而该第二节点即是该硅控整流器的控制极，以将该硅控整流器导通，使直流电源的高电位端与低电位端连接，来排除静电，保护集成电路的内部 电路不会受到ESD而损坏。本发明是利用静电检测电路来检测ESD并控制该硅控整流器的导通，而非直接利用ESD产生的高电位电压来使硅控整流器内的电晶体崩溃，因此本发明具有较高的导通效率，且在静电检测电路中的电容充电完毕后，会进一步的增加该硅控整流器的维持电压。 
附图说明
图1为本发明第一较佳实施例的详细电路图。 
图2为本发明第一较佳实施例的应用示意图。 
图3为本发明第二较佳实施例的电路示意图。 
图4为本发明第二较佳实施例的硅控整流器的结构剖面示意图。 
图5为现有技术的控整流器电路作为静电保护电路的应用示意图。 
附图标记说明： 
10  静电检测电路 
20  硅控整流器电路 
30  硅控整流器        301半导体基板 
31  第一掺杂区域      32第二掺杂区域 
33  第三掺杂区域      34第四掺杂区域 
35  第五掺杂区域      36第六掺杂区域 
37  第七掺杂区域      38第八掺杂区域 
40  内部电路 
50  内部电路 
60  输出缓冲电路 
70  静电保护电路。 
具体实施方式
以下配合附图及本发明的较佳实施例，进一步阐述本发明为达成预定发明目的所采取的技术手段。 
请参阅图1所示，本发明的第一较佳实施例包含有一静电检测电路10及一硅控整流器电路20。该静电检测电路10包含有一第一电晶体M1、一第二电晶体M2、一第一电阻R1及一电容C。该第一电晶体M1 的源极连接至一第一端点，闸极连接至一第一节点n1，而汲极连接至一第二节点n2。该第二电晶体M2的汲极连接至该第二节点n2，闸极连接至该第一节点n1，而源极连接至一第二端点。该第一电阻R1连接于该第一端点及该第一节点n1之间。该电容C连接于该第一节点n1及该第二端点之间。该第一端点是一直流电源的高电位端VDD且连接至一内部电路40，而该第二端点是该直流电源的低电位端VSS且连接至该内部电路40。在本较佳实施例中，该第一电晶体M1是一PMOS电晶体，该第二电晶体M2是一NMOS电晶体。该第一电晶体M1及该第二电晶体M2构成一反相器。 
该硅控整流器电路20包含有一第三电晶体Q1及一第四电晶体Q2。该第三电晶体Q1的射极连接至该第一端点，集极连接至该第二节点n2。该第四电极体Q2的射极连接至该第二端点，基极连接至该第二节点n2，而集极连接至该第三电晶体Q1的基极。而该硅控整流器20进一步包含有一第二电阻R2及一第三电阻R3。该第二电阻R2连接于该第一端点及该第三电晶体Q1的基极之间。该第三电阻R3连接于该第二节点n2与该第二端点之间。在本较佳施实例中，该第三电晶体Q1为一PNP型双极性电晶体，该第四电晶体Q2为一NPN型双极性电晶体。第三电晶体Q1的射极是该硅控整流器电路20的阳极A，该第三电晶体Q1的集极是该硅控整流器电路20的控制极G，该第四电晶体Q2的射极是该硅控整流器电路20的阴极C。 
请参阅图2所示，当ESD产生时，静电是由该直流电源的高电位端VDD进入该静电保护电路，通过该第一电阻R1并将该电容C充电。因该电容此时才开始充电，而电容充电时，电压的变化是呈一指数型成长的变化。因此该第一节点n1的电压仍维持在该直流电源的正常电位，而该直流电源的高电位端的电压受到ESD的影响，瞬间便成了高电位。因此该第一电晶体M1的源极与闸极之间形成了顺向偏压，使该第一电晶体M1导通，而该第二电晶体M2关闭。该第二节点n2通过该第一电晶体M1的导通而接至该直流电源的高电位端VDD，使该第四电晶体Q2的基极与射极之间形成了顺向偏压，以使该第四电晶体Q2导通，让该第三电晶体Q1的基极通过该第四电晶体Q2的导通而接至该低电位端VSS。该第三电晶体Q1的射极及基极之间形成了顺向偏压，而最终将该 第三电晶体Q1导通。该第三电晶体Q1及该第四电晶体Q2都导通，使该硅控整流器电路20导通，而使该直流电源的高电位端VDD与低电位端VSS连接，以排除静电，来保护该内部电路40不受到静电损坏。 
当该电容C充电完毕后，该第一节点n1的电位等同该直流电源的高电位端VDD，此时该第一电晶体M1关闭，而该第二电晶体M2导通，该第二节点n2通过该第二电晶体M2的导通而接至该低电位端VSS，让流经该硅控整流器电路20的电流可由该第二节点n2通过该第二电晶体M2接至该低电位端VSS，即是使该硅控整流器电路20增加了一条对该低电位端VSS的放电路径，因此减少了流经该第四电晶体Q2放电的电流。如此代表该直流电源的高电位端VDD及低电位端VSS之间必须有更大的压差才能令流经该第四电晶体Q2的电流足够使其继续导通，若该直流电源的高电位端VDD与低电位端VSS的压差不足以维持电压时，即是流经该第四电晶体Q2的电流不足以使其继续导通时，此时，该硅控整流器电路20关闭。换句话说，即是需要更大的压差才能令该硅控整流器电路20持续导通，进一步而言，即是提高了该静电保护电路的维持电压。 
请参阅图3及图4所示，本发明的第二较佳实施例是令另一种静电保护电路包含有一前述的静电检测电路10及一硅控整流器30。该硅控整流器30包含一第一导电型的半导体基板301，该半导体基板包含有一具有第二导电型的第一掺杂区域31、一具有第一导电型的第二掺杂区域32、一具有第一导电型的第三掺杂区域33、一具有第一导电型的第四掺杂区域34及一具有第二导电型的第五掺杂区域35。该第二掺杂区域32位于该第一掺杂区域31内，并电连接至该静电检测电路10的第一端点。该第三掺杂区域33位于该第一掺杂区域31内。该第四掺杂区域34位于该第三掺杂区域33内，并连接至该静电检测电路10的第二节点。该第五掺杂区域35位于该第三掺杂区域33内，并连接至该静电检测电路10的第二端点。该第二掺杂区域32是该硅控整流器30的阳极A，该第四掺杂区域34是该硅控整流器30的控制极G，而该第五掺杂区域35则是该硅控整流器30的阴极C。在本较佳实施例中，该具有第一导电型的掺杂区域是P型半导体，该具有第二导电型的掺杂区域是N型半导体，而该第四掺杂区域34与该第三掺杂区域33的接触面积大于该第五掺杂区域35与该第三掺杂区域33的接触面积。 
进一步而言，该硅控整流器30进一步包含有一具有第二导电型的第六掺杂区域36、一具有第二导电型的第七掺杂区域37及一具有第一导电型的第八掺杂区域38。该第六掺杂区域36位于该第一掺杂区域31内，并包覆该第二掺杂区域32。该第七掺杂区域37位于该第六掺杂区域36内，并电连接至该静电检测电路10的第一端点。该第八掺杂区域38位于该第三掺杂区域33内，并电连接至该静电检测电路10的第二端点。在本较佳实施例中该硅控整流器30的第一掺杂区域31是一高电压N型深阱(High Voltage Deep N Well；HVDNW)。 
本发明是利用该静电检测电路10来输出一控制信号至该硅控整流器30的控制极G，使该硅控整流器30导通。与现有技术相比，现有技术必须等到ESD的电压超过硅控整流器30中电晶体的崩溃电压，才会让该硅控整流器30导通，而本发明是利用该静电检测电路10输出该控制信号至该硅控整流器30的控制极G，来让该硅控整流器30导通，而非使该硅控整流器30中的电晶体崩溃。因此本发明与现有技术相比，会较快令该硅控整流器30导通。 
再进一步而言，该静电检测电路10经过一段时间后，即是当该静电检测电路10的电容C充电完毕后，会将该硅控整流器30的控制极G接至低电位端，使电流可通过该控制极G流出，减少了由该硅控整流器30阳极A流入阴极C的电流，因此该硅控整流器30的阳极A与阴极C之间必须要有更大的压差来维持导通。若该硅控整流器30的阳极A与阴极C之间的压差不足以维持电压时，即是流经阳极A与阴极C的电流不足以使该硅控整流器30继续导通时，此时，该硅控整流器30关闭。换句话说，即是提高了该硅控整流器30的维持电压。此外，本发明还利用不同掺杂区域之间接触面积的大小，在该控制极G与阴极C同时接至该低电位端VSS时，流入控制极G的电流会大于流入阴极C的电流，如此即可提高该硅控整流器30的维持电压。举例来说，该第四掺杂区域34与该第三掺杂区域33的接触面积大于该第五掺杂区域35与该第三掺杂区域33的接触面积，至于接触面积大小的比例端视需设定的该维持电压的大小加以决定。 
以上所述仅是本发明的较佳实施例而已，并非对本发明做任何形式上的限制，虽然本发明以较佳实施例揭露如上，然而并非用以限定 本发明，任何本领域技术人员，在不脱离本发明技术方案的范围内，当可利用上述揭示的技术内容做出些许变动或修饰为等同变化的等效实施例，但凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例作的任何简单修改、等同变化与修饰，仍属于本发明权利要求书的范围内。 

Claims (10)

1.一种静电保护电路，所述静电保护电路包含有一静电检测电路及一硅控整流器电路；
其中该静电检测电路包含有：
一第一电晶体，所述第一电晶体的源极连接至一第一端点，闸极连接至一第一节点，汲极连接至一第二节点；
一第二电晶体，所述第二电晶体的汲极连接至该第二节点，闸极连接至该第一节点，源极连接至一第二端点；
一第一电阻，所述第一电阻连接于该第一端点及该第一节点之间；
一电容，所述电容连接于该第一节点与该第二端点之间；其中该硅控整流器电路包含有：
一第三电晶体，所述第三电晶体的射极连接至该第一端点，集极连接至该第二节点；
一第四电晶体，所述第四电晶体的射极连接至该第二端点，基极连接至该第二节点，集极连接至该第三电晶体的基极；
其中该第一端点是连接至一直流电源的高电位端，而该第二端点是连接至该直流电源的低电位端。
2.根据权利要求1所述的静电保护电路，其中该硅控整流器电路进一步包含有：
一第二电阻，所述第二电阻连接于该第一端点及该第三电晶体的基极之间；及
一第三电阻，所述第三电阻连接于该第二节点及该第二端点之间。
3.根据权利要求1或2所述的静电保护电路，其中静电检测电路的第一电晶体为一PMOS电晶体，而该第二电晶体为一NMOS电晶体；其中该硅控整流器电路的第三电晶体为一PNP型双极性电晶体，而该第四电晶体为一NPN型双极性电晶体。
4.一种静电保护电路，所述静电保护电路包含有一静电检测电路及一硅控整流器；
其中该静电检测电路包含有：
一第一电晶体，所述第一电晶体的源极连接至一第一端点，闸极连接至一第一节点，汲极连接至一第二节点；
一第二电晶体，所述第二电晶体汲极连接至该第二节点，闸极连接至该第一节点，源极连接至一第二端点；
一第一电阻，所述第一电阻连接于该第一端点及该第一节点之间；
一电容，所述电容连接于该第一节点与该第二端点之间；其中该硅控整流器包含有：
一具有一第一导电型的半导体基板，所述半导体基板包含有：
一具有第二导电型的第一掺杂区域；
一具有第一导电型的第二掺杂区域，所述第二掺杂区域位于该第一掺杂区域内，并连接至该第一端点；
一具有第一导电型的第三掺杂区域，所述第三掺杂区域位于该第一掺杂区域内；
一具有第一导电型的第四掺杂区域，所述第四掺杂区域位于该第三掺杂区域内，并连接至该第二节点；
一具有第二导电型的第五掺杂区域，所述第五掺杂区域位于该第三掺杂区域内，并连接至该第二端点。
5.根据权利要求4所述的静电保护电路，其中该第四掺杂区域与该第三掺杂区域的接触面积大于该第五掺杂区域与该第三掺杂区域的接触面积。
6.根据权利要求4所述的静电保护电路，其中该硅控整流器进一步包含有：
一具有第二导电型的第六掺杂区域，所述第六掺杂区域位于该第一掺杂区域内，并包覆该第二掺杂区域；
一具有第二导电型的第七掺杂区域，所述第七掺杂区域位于该第六掺杂区域内，并连接至该静电检测电路的第一端点；
一具有第一导电型的第八掺杂区域，所述第八掺杂区域位于该第三掺杂区域内，并连接至该静电检测电路的第二端点。
7.根据权利要求5所述的静电保护电路，其中该硅控整流器进一步包含有：
一具有第二导电型的第六掺杂区域，所述第六掺杂区域位于该第一掺杂区域内，并包覆该第二掺杂区域；
一具有第二导电型的第七掺杂区域，所述第七掺杂区域位于该第六掺杂区域内，并电连接至该静电检测电路的第一端点；
一具有第一导电型的第八掺杂区域，所述第八掺杂区域位于该第三掺杂区域内，并电连接至该静电检测电路的第二端点。
8.根据权利要求6或7所述的静电保护电路，其中该硅控整流器的第一掺杂区域为一高电压N型深阱。
9.根据权利要求4至7中任一项所述的静电保护电路，其中该具有第一导电型的掺杂区域为P型半导体，而该具有第二导电型的掺杂区域为N型半导体。
10.根据权利要求4至7中任一项所述的静电保护电路，其中该静电检测电路的第一电晶体为一PMOS电晶体，而该第二电晶体为一NMOS电晶体。
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