CN103760444A - 一种esd瞬态检测电路 - Google Patents
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Abstract
本发明涉及电子技术，具体的说是涉及静电泄放防护中的瞬态检测电路。本发明的一种ESD瞬态检测电路，包括由驱动电阻11和驱动电容12组成的驱动网络1、由反相器PMOS管21和反相器NMOS管22组成的控制网络2；其特征在于，还包括反馈网络3，所述反馈网络3由开关管和反馈电阻31组成，开关管的连接控制网络2的输入端和反馈电阻31的一端、激励端连接控制网络2的输出端，反馈电阻31的另一端接地。本发明的有益效果为，能够有效减小芯片占用面积，提高其输出电压稳定性，延长其导通时间，同时提高了电路的输出电压均匀性，使钳位器件能够更加迅速的开启，并且不需要添加额外掩膜版，还而能减小的芯片占用面积。本发明尤其适用于对ESD脉冲的检测。
Description
技术领域
本发明涉及电子技术，具体的说是涉及静电泄放（ElectroStatic Discharge，简称为ESD）防护中的瞬态检测电路。
背景技术
静电泄放是自然界存在的普遍现象。而静电对于集成电路芯片来说更是致命的威胁，它可在短时间之内产生大的电流，对集成电路芯片造成不可逆的损害。据统计，半导体制造业每年因静电泄放所造成的经济损失达数十亿美元。因此，ESD防护设计，也成为了集成电路设计中不可缺失的环节。然而集成电路芯片本身的抗ESD能力与集成电路的发展方向也存在着不可调和的矛盾。
随着集成电路制造工艺的提高，芯片尺寸越来越小。在带来性能提升的同时，其抗ESD能力也会变得越来越弱。无论是在芯片制造，封装，运输过程中或是芯片上电使用时，ESD的潜在威胁是不可忽视的。因此，通常会在芯片的I/O口或电源线旁边并联ESD保护电路或器件（如图1所示）用于防止由ESD引起的失效。传统的ESD保护器件包括二极管，双极结型晶体管（BJT），栅极接地NMOS管（GGNMOS），低电压触发可控硅整流器（LVTSCR）等等。
图1中虚线框中的结构（如图2所示）是一种传统ESD瞬态检测电路，其结构包括：驱动网络1；控制网络2。驱动网络1中包括驱动电阻11；驱动电阻的一端接电源VDD，另一端接驱动电容12后接控制网络2的输入端，驱动电容的另一端接GND。控制网络2中包括反相器PMOS管21；反相器NMOS管22。反相器PMOS管21与反相器NMOS管22栅极相连作为控制网络2的输入端，漏极相连作为控制网络2的输出端。反相器PMOS管21的源极与衬底相连并接电源VDD。反相器NMOS管22的源极与衬底相连并接GND。此电路结构中，控制网络2的输出端为整个电路的输出端。此电路通过RC网络的延迟对输入电压的上升时间进行捕捉，利用由P型MOS管和N型MOS管构成的反相器进行电压的反向。从而分辨正常的工作电压和ESD电压。并利用钳位器件实现电压的钳位，将静电电流快速地泄放出去。但此电路有一个很大的缺点，就是要想取得较为理想的导通时间，电阻和电容应该取的足够大（如电阻取10KΩ，电容取10pF），这样势必会占用很大的芯片面积。
发明内容
本发明所要解决的，就是针对上述传统ESD瞬态检测电路存在的问题，提出一种能够提高ESD瞬态检测电路的导通时间，又不需要占用很大芯片面积的新型ESD瞬态检测电路。
本发明解决上述技术问题所采用的技术方案是：一种ESD瞬态检测电路，包括由驱动电阻11和驱动电容12组成的驱动网络1、由反相器PMOS管21和反相器NMOS管22组成的控制网络2；其中，驱动电阻11的一端接电源VDD，另一端接驱动电容12后接控制网络2的输入端，驱动电容的另一端接GND，反相器PMOS管21与反相器NMOS管22栅极相连作为控制网络2的输入端与驱动电阻11的一端连接、漏极相连作为控制网络2的输出端；反相器PMOS管21的源极与衬底相连并接电源VDD，反相器NMOS管22的源极与衬底相连并接GND；其特征在于，还包括反馈网络3，所述反馈网络3由开关管和反馈电阻31组成，开关管的连接控制网络2的输入端和反馈电阻31的一端、激励端连接控制网络2的输出端，反馈电阻31的另一端接地。
具体的，如图3所示，所述开关管为反馈NMOS管32，所述反馈NMOS管32的漏极连接控制网络2的输入端、栅极连接控制网络2的输出端、源极接反馈电阻31的一端、衬底接地，反馈电阻31的另一端接地。
具体的，如图4所示，所述开关管为反馈NMOS管32，所述反馈NMOS管32的漏极连接控制网络2的输入端、栅极连接控制网络2的输出端、源极与衬底相接后接反馈电阻31的一端，反馈电阻31的另一端接地。
具体的，如图5所示，所述开关管为NPN晶体管33，所述NPN晶体管33的集电极连接控制网络2的输入端、基极接控制网络2的输出端、发射极连接反馈电阻31的一端，反馈电阻31的另一端接地。
本发明的有益效果为，能够有效减小芯片占用面积，提高其输出电压稳定性，延长其导通时间，由于提高了电路的输出电压均匀性，使钳位器件能够更加迅速的开启，并且不需要添加额外掩膜版，还而能减小的芯片占用面积，从而降低制造成本。
附图说明
图1是全芯片ESD保护的连接方式框图；
图2是传统的ESD瞬态检测电路结构图；
图3是实施例1的结构示意图；
图4是实施例2的结构示意图；
图5是实施例3的结构示意图；
图6是实施例1的具体应用电路；
图7是实施例1在正常工作电压下的仿真结果；
图8是传统ESD瞬态检测电路在ESD脉冲下的仿真结果；
图9是实施例2在ESD脉冲下的仿真结果。
具体实施方式
下面结合附图和实施例，详细描述本发明的技术方案：
实施例1：
如图3所示，为本例的结构示意图，包括：驱动网络1；控制网络2；反馈网络3。驱动网络1中包括驱动电阻11；驱动电阻的一端接电源轨，另一端接驱动电容12后接控制网络2的输入端，驱动电容的另一端接GND。控制网络2中包括反相器PMOS管21；反相器NMOS管22。反相器PMOS管21与反相器NMOS管22栅极相连作为控制网络2的输入端，漏极相连作为控制网络2的输出端。反相器PMOS管21的源极与衬底相连并接电源VDD。反相器NMOS管22的源极与衬底相连并接GND。反馈网络3中包括反馈NMOS管32；反馈电阻31.其中反馈NMOS管32的漏极接控制网络2的输入端，其栅极接控制网络2的输出端。源极接反馈电阻31的一端，衬底接地。反馈电阻31的另一端接地。此电路结构中，控制网络2的输出端为整个电路的输出端。
本例的工作原理为：
结合具体应用详细描述本例的工作原理，具体应用如图6所示，输出端接钳位器件的栅极以辅助其在ESD应力下的快速导通。当ESD脉冲发生在VDD上时。ESD电压会通过驱动电阻给驱动电容12充电，但由于RC延迟，驱动电容12上极板的电压会赶不上ESD脉冲电压的上升速度（约10ns）。此时，反相器会输出一个高电位来辅助钳位器件的开启。但由于反馈的原因，反馈网络中的NMOS器件32的栅极同样会感应出高电位而产生导电沟道，此时给驱动电容12充电的电流会被此NMOS器件所旁路，并通过反馈电阻31流入GND。此时，驱动电容12上极板的电位会缓慢上升，但反相器输入端的电位仍不会升至很高的值。因此输出端仍然会保持一个高电位来辅助钳位器件的开启（但此高电位是随着输入端电位的缓慢上升而缓慢下降的）。随着输出端电位的缓慢下降，反馈网络中NMOS管32的饱和漏源电压Vdsat会随之缓慢的下降（Vdsat=Vgs-VT）。当某一时刻反馈网络中NMOS管32进入饱和区时，反馈网络中NMOS管32的旁路效果消失。ESD电压会快速将驱动电容12充至高电位，此时电路输出变为低电位并会一直保持。同时，反馈网络关断。通过选择合适的反馈电阻31的阻值，可以设计出不同导通时间的电路。
为了详细说明本发明在减小芯片占用面积以及提高电路性能上的作用，通过本例和传统的ESD瞬态检测电路的仿真结果进行了对比。仿真中，两种电路的反相器中PMOS管、NMOS管的宽长比相同。
由于ESD瞬态检测电路需要在电路正常上电时不工作。因此本例的仿真结果如图7所示。电路中驱动电阻11阻值取为3KΩ，驱动电容12为1pF，反馈NMOS管32宽为20微米、长为1.2微米，反馈电阻31阻值取为1.4KΩ。VDD从0V通过1毫秒的上升时间上升到5V的正常工作电压后保持不变。从仿真结果可以看出，在正常情况下，此电路由于输出低电平而使得钳位器件处于关断状态，因此符合ESD设计基本要求。
当VDD上加一个上升时间为10ns，最高电压为20V并维持200ns的脉冲电压时。传统的电路的驱动电阻11阻值取为10KΩ，驱动电容12为10pF。其仿真结果如图8所示。本例的驱动电阻11阻值取为3KΩ，驱动电容12为1pF，反馈NMOS管32宽为20微米、长为1.2微米，反馈电阻31阻值取为1.4KΩ。其仿真结果如图9所示。从仿真结果对比中可以看出，本发明的电路结构不但导通时间超越了传统电路的水平，而且输出电压平稳，没有出现传统电路中的电压尖峰。并且通过电路参数可以看出，由于本发明的电路使用的电容12和电阻11要远远小于传统电路中的电容12和电阻11。即使在新加了反馈网络3以后，本发明的电路结构的芯片占用面积也将远远小于传统电路的芯片占用面积，因此大大的节省了芯片的面积，降低了成本。
实施例2：
如图4所示，与实施例1不同的是，只需将实施例1中的反馈NMOS管32的衬底与其源极相接。具体包括：驱动网络1；控制网络2；反馈网络3。驱动网络1中包括驱动电阻11；驱动电阻的一端接电源VDD，另一端接驱动电容12后接控制网络2的输入端，驱动电容的另一端接GND。控制网络2中包括反相器PMOS管21；反相器NMOS管22。反相器PMOS管21与反相器NMOS管22栅极相连作为控制网络2的输入端，漏极相连作为控制网络2的输出端。反相器PMOS管21的源极与衬底相连并接电源VDD。反相器NMOS管22的源极与衬底相连并接GND。反馈网络3中包括反馈NMOS管32；反馈电阻31。其中反馈NMOS管32的漏极接控制网络2的输入端，其栅极接控制网络2的输出端。源极与衬底相接后接反馈电阻31的一端。反馈电阻31的另一端接地。此电路结构中，控制网络2的输出端为整个电路的输出端。
其工作原理和实施例1相同，通过调整反馈电阻31的阻值，可以设计出不同导通时间的电路。
实施例3：
如图5所示，与实施例1不同的是，只需将实施例1中的反馈NMOS管32换成NPN晶体管33。NPN晶体管的集电极接控制网络2的输入端，发射极接反馈电阻31的一端，反馈电阻31的另一端接地。NPN晶体管管33的基极接控制网络2的输出端。具体包括：驱动网络1；控制网络2；反馈网络3。驱动网络1中包括驱动电阻11；驱动电阻的一端接电源VDD，另一端接驱动电容12后接控制网络2的输入端，驱动电容的另一端接GND。控制网络2中包括反相器PMOS管21；反相器NMOS管22。反相器PMOS管21与反相器NMOS管22栅极相连作为控制网络2的输入端，漏极相连作为控制网络2的输出端。反相器PMOS管21的源极与衬底相连并接电源VDD。反相器NMOS管22的源极与衬底相连并接GND。反馈网络3中包括反馈NPN晶体管33；反馈电阻31。其中反馈NPN晶体管的集电极接控制网络2的输入端，基极接控制网络2的输出端，发射极接反馈电阻31的一端，反馈电阻31的另一端接地。此电路结构中，控制网络2的输出端为整个电路的输出端。
其工作原理和实施例1相同，通过调整反馈电阻31的阻值，可以设计出不同导通时间的电路。
综上所述，本发明提供了一种用于静电泄放防护的瞬态检测电路结构。此电路能通过反相器输出端的反馈信号控制NMOS管将反相器输入端的电位拉低，并通过调节反馈电阻的大小来调节反相器输入端低电位的维持时间，从而获得比通过使用大电阻大电容的传统ESD瞬态检测电路更长的导通时间。由于新型电路结构中使用的电阻电容都比经典电路中的电阻电容小的多。因此，在使用相同工艺的条件下，不但能获得较好的输出结果，并且能节省芯片的占用面积。
Claims (4)
1.一种ESD瞬态检测电路，包括由驱动电阻（11）和驱动电容（12）组成的驱动网络（1）、由反相器PMOS管（21）和反相器NMOS管（22）组成的控制网络（2）；其中，驱动电阻（11）的一端接电源VDD，另一端接驱动电容（12）后接控制网络（2）的输入端，驱动电容的另一端接GND，反相器PMOS管（21）与反相器NMOS管（22）栅极相连作为控制网络（2）的输入端与驱动电阻（11）的一端连接、漏极相连作为控制网络（2）的输出端；反相器PMOS管（21）的源极与衬底相连并接电源VDD，反相器NMOS管（22）的源极与衬底相连并接GND；其特征在于，还包括反馈网络（3），所述反馈网络（3）由开关管和反馈电阻（31）组成，开关管的连接控制网络（2）的输入端和反馈电阻（31）的一端、激励端连接控制网络（2）的输出端，反馈电阻（31）的另一端接地。
2.根据权利要求1所述的一种ESD瞬态检测电路，其特征在于，所述开关管为反馈NMOS管（32），所述反馈NMOS管（32）的漏极连接控制网络（2）的输入端、栅极连接控制网络（2）的输出端、源极接反馈电阻（31）的一端、衬底接地，反馈电阻（31）的另一端接地。
3.根据权利要求1所述的一种ESD瞬态检测电路，其特征在于，所述开关管为反馈NMOS管（32），所述反馈NMOS管（32）的漏极连接控制网络（2）的输入端、栅极连接控制网络（2）的输出端、源极与衬底相接后接反馈电阻（31）的一端，反馈电阻（31）的另一端接地。
4.根据权利要求1所述的一种ESD瞬态检测电路，其特征在于，所述开关管为NPN晶体管（33），所述NPN晶体管（33）的集电极连接控制网络（2）的输入端、基极接控制网络（2）的输出端、发射极连接反馈电阻（31）的一端，反馈电阻（31）的另一端接地。
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| CF01 | Termination of patent right due to non-payment of annual fee | ||
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Granted publication date: 20160921 Termination date: 20170124 |