CN104701262B - 一种半导体器件的形成方法 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 80
- 239000004065 semiconductor Substances 0.000 title claims abstract description 41
- 239000000463 material Substances 0.000 claims abstract description 144
- 230000004888 barrier function Effects 0.000 claims abstract description 70
- 238000005530 etching Methods 0.000 claims abstract description 38
- 238000001039 wet etching Methods 0.000 claims abstract description 26
- 238000001312 dry etching Methods 0.000 claims abstract description 20
- 239000000758 substrate Substances 0.000 claims abstract description 16
- WGTYBPLFGIVFAS-UHFFFAOYSA-M tetramethylammonium hydroxide Chemical compound [OH-].C[N+](C)(C)C WGTYBPLFGIVFAS-UHFFFAOYSA-M 0.000 claims description 16
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 11
- 229920005591 polysilicon Polymers 0.000 claims description 10
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 9
- 229910052710 silicon Inorganic materials 0.000 claims description 9
- 239000010703 silicon Substances 0.000 claims description 9
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 claims description 4
- 238000005516 engineering process Methods 0.000 claims description 4
- 238000006243 chemical reaction Methods 0.000 claims description 3
- 239000007769 metal material Substances 0.000 claims description 2
- 239000003795 chemical substances by application Substances 0.000 claims 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims 1
- 229910052814 silicon oxide Inorganic materials 0.000 claims 1
- 229910052581 Si3N4 Inorganic materials 0.000 description 5
- 230000015572 biosynthetic process Effects 0.000 description 5
- 238000004519 manufacturing process Methods 0.000 description 5
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 5
- 238000005229 chemical vapour deposition Methods 0.000 description 4
- 229910010271 silicon carbide Inorganic materials 0.000 description 4
- -1 silicon carbide nitride Chemical class 0.000 description 4
- 230000007547 defect Effects 0.000 description 3
- 125000006850 spacer group Chemical group 0.000 description 3
- 238000000137 annealing Methods 0.000 description 2
- 238000002360 preparation method Methods 0.000 description 2
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 description 1
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 1
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 1
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 1
- 229910021417 amorphous silicon Inorganic materials 0.000 description 1
- 238000004458 analytical method Methods 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 229910052732 germanium Inorganic materials 0.000 description 1
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/01—Manufacture or treatment
- H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
- H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
- H10D84/0165—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs the components including complementary IGFETs, e.g. CMOS devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/01—Manufacture or treatment
- H10D64/017—Manufacture or treatment using dummy gates in processes wherein at least parts of the final gates are self-aligned to the dummy gates, i.e. replacement gate processes
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions
- H10D64/27—Electrodes not carrying the current to be rectified, amplified, oscillated or switched, e.g. gates
- H10D64/311—Gate electrodes for field-effect devices
- H10D64/411—Gate electrodes for field-effect devices for FETs
- H10D64/511—Gate electrodes for field-effect devices for FETs for IGFETs
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/01—Manufacture or treatment
- H10D84/02—Manufacture or treatment characterised by using material-based technologies
- H10D84/03—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology
- H10D84/038—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology using silicon technology, e.g. SiGe
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Abstract
本发明提供一种半导体器件的形成方法。在半导体衬底上形成栅介质层后，在栅介质层上由下至上依次形成第一材料层、阻挡层和第二材料层，并刻蚀第二材料层、阻挡层、第一材料层和栅介质层形成伪栅堆叠。上述技术方案中，形成的伪栅中，在栅介质层上包括三层作为伪栅材料的结构，在去除上述三层材料的伪栅结构过程中，阻挡层可作为刻蚀采用干法刻蚀高效去除第二材料层的刻蚀终点，并在去除阻挡层后，留下的第一材料层采用对于第一材料层和栅介质层具有较高刻蚀比的湿法刻蚀工艺去除，从而在保证除尽三层伪栅材料的同时，避免三层伪栅结构下方的栅介质层受到损伤。
Description
技术领域
本发明涉及半导体制备领域，尤其是涉及一种半导体器件的形成方法。
背景技术
随着集成电路制造技术的发展，集成电路的集成度不断增加，集成电路的特征尺寸也不断减小，而对于集成电路中各电器元件的质量要求也越发严格。为此，集成电路制备工艺也不断革新，以提高制得的集成电路电器元件的质量。
如在COMS制备工艺中，后栅(gate last)工艺已逐渐取代前栅(gate first)工艺以提高栅极的质量。所谓前栅工艺是指，在半导体衬底的介质层内形成栅极开口后，直接于栅极开口内填充栅极材料，形成栅极，之后进行源漏注入，并进行退火工艺以激活源漏中的离子，从而形成源区和漏区。但前栅工艺中，在退火工艺中，栅极不可避免地会受到高温加热，其会导致晶体管的阈值电压Vt漂移，从而影响半导体器件的电学性能。而在后栅工艺中，先在介质层的栅极开口内形成伪栅（如多晶硅),并在形成源区和漏区后，去除伪栅，形成栅沟槽，并填充栅极材料，以形成栅极。后栅工艺成功地避开了形成源区和漏区时引入的高温而对于栅极的损伤，从而改善形成的半导体器件的电学性能。
在后栅工艺的伪栅去除工艺中，湿法刻蚀工艺去除伪栅中的伪栅材料的效率低，且刻蚀成本大；采用干法刻蚀工艺可高效去除伪栅材料，但干法刻蚀的刻蚀选择比较低，在去除伪栅材料的同时，会伤及伪栅中，位于伪栅材料下方的栅介质层。
因而曾有人尝试，先以干法刻蚀工艺去除大部分的伪栅材料，之后再以湿法刻蚀工艺去除剩余的伪栅材料，采用上述干法刻蚀和湿法刻蚀结合的方式，以提高伪栅材料去除的效率。但即使如此，在后栅工艺中仍然会出现伪栅材料过刻蚀而伤及伪栅材料下方的栅介质层的现象。
为此，如何提高伪栅材料的刻蚀效率，在完全去除伪栅材料的同时，避免对于伪栅材料下方的栅介质层的损伤是本领域技术人员亟需解决的问题。
发明内容
本发明解决的问题是提供一种半导体器件的形成方法，在提高去除伪栅材料效率的同时，可有效避免伪栅材料下方的栅介质层受到损伤。
为解决上述问题，本发明提供一种半导体器件的形成方法，包括：
提供半导体衬底，在所述半导体衬底上形成栅介质层；
在所述栅介质层上方形成第一材料层；
在所述第一材料层上方形成阻挡层；
在所述阻挡层上方形成第二材料层；
依次刻蚀所述第二材料层、阻挡层、第一材料层和栅介质层，形成伪栅堆叠；
刻蚀所述第二材料层，至露出所述阻挡层；
去除所述阻挡层；
采用湿法刻蚀工艺去除所述第一材料层，形成栅极开口；
在所述栅极开口内填充满金属材料，形成栅极。
可选地，所述阻挡层材料为氮化硅、氮氧化硅或碳氧化硅。
可选地，
所述阻挡层与第二材料层的厚度比为：1:8至2：65；
所述阻挡层与第一材料层的厚度比为：1:5至1:1。
可选地，所述第一材料层的厚度为至所述阻挡层的厚度为至
可选地，所述第一材料层和第二材料层为多晶硅层。
可选地，去除所述第一材料层的湿法刻蚀工艺采用的刻蚀剂为TMAH。
可选地，所述湿法刻蚀工艺的条件为：TMAH的体积百分比浓度为2%～20%，温度为30℃～60℃，时间为100s～300s。
可选地，去除所述第二材料层的方法为干法刻蚀，去除所述阻挡层的方法为干法刻蚀或湿法刻蚀。
可选地，采用湿法刻蚀去除所述阻挡层的刻蚀剂为DHF。
可选地，所述DHF的体积百分比浓度为0.2%～0.1%。
可选地，采用干法刻蚀去除所述阻挡层的工艺包括：控制反应腔的气压为3～10mtoor，偏置电压为100～250V，射频功率为100～400W，温度为45～60℃，所采用的刻蚀气体为含有CF4、O2和Ar的等离子体。
可选地，采用干法刻蚀去除所述第二材料层的刻蚀剂为含有HBr、O2和Cl2的混合气体。
与现有技术相比，本发明的技术方案具有以下优点：
在所述半导体衬底上形成栅介质层后，在所述栅介质层上由下至上依次形成第一材料层、阻挡层和第二材料层，并刻蚀所述第二材料层、阻挡层、第一材料层和栅介质层形成伪栅堆叠。通过上述技术方案，形成的伪栅中，在栅介质层上包括三层作为伪栅材料的结构：第一材料层、阻挡层和第二材料层。在去除上述三层伪栅材料层的过程中，所述阻挡层可作为高效去除所述第二材料层的刻蚀终点，并在去除所述阻挡层后，留下的第一材料层可采用对于第一材料层和栅介质层具有较高刻蚀比的湿法刻蚀工艺去除，从而在保证除尽所述三层伪栅材料的同时，避免所述三层伪栅结构下方的栅介质层受到损伤。上述技术方案，在高效去除为三层伪栅材料层的同时，有效避免造成伪栅下方的栅介质层受到损伤，从而确保后续形成的栅极的质量。
附图说明
图1至图7是本发明一个实施例提供的半导体器件的形成方法的结构示意图。
具体实施方式
正如背景技术所述，在后栅工艺中，在伪栅去除过程中，经常会出现伪栅过刻蚀而损伤伪栅下方的栅介质层的缺陷。从而影响半导体制备的进程以及最终形成的栅极的质量。
经分析，出现上述缺陷的原因是：在半导体制备过程中，会在同一片晶圆上同时形成多个栅极，而这些栅极的排列密度不同，包括密集区域和稀疏区域，在伪栅形成过程中，在后栅工艺的伪栅刻蚀阶段，基于各个伪栅的密度不同，进而伪栅材料的去除量存有差异。对于不同的伪栅中的伪栅材料去除过程中，相同时间的湿法刻蚀和干法刻蚀势必造成部分伪栅材料刻蚀不足，导致伪栅材料残余，以及部分伪栅材料刻蚀过量，进而造成伪栅材料下方的栅介质层损伤现象。
针对上述缺陷，本发明提供了一种半导体器件的形成方法。在保证伪栅材料去除效率、节省伪栅材料去除成本的同时，有效避免伪栅材料下方的栅介质层受到损伤。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图，以栅极的形成方法中的刻蚀工艺为例，对本发明的具体实施例做详细的说明。
图1至图7是本发明提供的半导体器件的形成方法的一个实施例的结构示意图。
先参考图1所示，提供半导体衬底10，在所述半导体衬底10上形成栅介质层11、在所述栅介质层11上形成第一材料层12；在所述第一材料层12上形成阻挡层13；在所述阻挡层13上形成第二材料层14。
本实施例中，所述半导体衬底10可以是单晶硅、多晶硅或非晶硅，也可以是硅、锗、砷化镓或硅锗化合物。所述半导体衬底10可具有外延层或绝缘层上硅等结构，现有的半导体衬底皆可作为本实施例的半导体衬底，在此不再一一列举。
本实施例中，所述栅介质层11为氧化物层。所述栅介质层11的形成工艺可选为热氧化工艺。
所述第一材料层12和第二材料层14可选为多晶硅层。所述第一材料层12和第二材料层14的形成工艺为CVD（化学气相沉积法）。
本实施例中，所述阻挡层13材料可选为氮化硅、氮氧化硅或氮碳化硅。所述阻挡层13的形成工艺可选为CVD。
本实施例中，进一步可选地，所述阻挡层13与第二材料层14的厚度比为1:8至2：65；所述阻挡层13与第一材料层12的厚度比为1:5至1:1。
本实施例中，所述第一材料层12的厚度为至所述阻挡层13的厚度为至
参考图2所示，依次刻蚀所述第二材料层14、阻挡层13、第一材料层12和栅介质层11，形成伪栅堆叠。
在所述半导体衬底10上，可同时形成多个伪栅堆叠，为了便于描述，本实施例中，在所述半导体衬底10上形成两个伪栅堆叠，第一伪栅堆叠100和第二伪栅堆叠200。
所述第一伪栅堆叠100，由下至上依次包括栅介质层111、第一材料层112、阻挡层113和第二材料层114。所述第二伪栅堆叠200，由下至上依次包括栅介质层211、第一材料层212、阻挡层213和第二材料层214。
参考图3所示，在所述第一伪栅堆叠100和第二伪栅堆叠200的周边形成侧墙结构（图中未标号）。
所述侧墙结构的形成工艺可包括，先在所述第一伪栅堆叠100和第二伪栅堆叠200上方以及半导体衬底10的上采用CVD等工艺形成侧墙材料层，之后采用刻蚀工艺去除所述第一伪栅堆叠100和第二伪栅堆叠200上方的侧墙材料层露出所述第二材料层214和114，从而形成如图3所示的侧墙结构。
所述侧墙结构还可以是多层结构，现有的侧墙结构及形成侧墙结构的方法皆可应用于本实施例中，在此不再赘述。
之后，在所述半导体衬底10、侧墙结构以及第一伪栅堆叠100和第二伪栅堆叠200上形成介质层300，并采用CMP等工艺去除第一伪栅堆叠100和第二伪栅堆叠200上方部分的介质层300，使得所述介质层300上表面与所述第二材料层214和114上表面齐平，并露出所述第二材料层214和114。
参考图4所示，采用干法刻蚀工艺去除所述第一伪栅堆叠100中的第二材料层114和第二伪栅堆叠200中的第二材料层214，直至露出所述阻挡层113和213。
具体地，本实施例中，所述刻蚀工艺具体包括：采用含有HBr、O2和Cl2的混合气体为刻蚀气体，以去除所述位于所述阻挡层113和213上的第二材料层114和214。
本实施例中，所述第二材料层114和214为多晶硅，所述阻挡层113和213的材料为氮化硅、氮氧化硅或氮碳化硅。以含有HBr、O2和Cl2的混合气体为刻蚀气体对于多晶硅和氮化硅（氮氧化硅或氮碳化硅）具有较大的刻蚀选择比。采用含有HBr、O2和Cl2的刻蚀气体可快速去除多晶硅材料，但对于氮化硅（氮氧化硅或氮碳化硅）刻蚀速率很小。因而，所述阻挡层213和113可作为所述第二材料层214和114的刻蚀终点。
即使如本实施例中，所述第一伪栅堆叠100和第二伪栅堆叠200中的第二材料层214和114的结构存在稍许偏差，以及刻蚀速率存有差异，但在刻蚀去除第二材料层214和114时，也不会伤及所述阻挡层213和113以及所述阻挡层213和113下方的结构。
之后，参考图5所示，去除所述第二材料层114和214后，去除所述阻挡层213和113。
本实施例中，所述阻挡层213和113既可采用干法刻蚀工艺去除，也可采用湿法刻蚀工艺去除。
本实施例中，若采用干法刻蚀工艺去除，具体工艺包括：控制反应腔的气压为3～10mtoor，偏置电压为100～250V，射频功率为100～400W，温度为45～60℃，采用含有CF4、O2和Ar的等离子体为刻蚀气体，去除所述阻挡层213和113。
若采用湿法刻蚀工艺去除，具体工艺包括：以稀释氢氟酸（DHF）为湿法刻蚀剂，去除所述阻挡层213和113。所述DHF的体积浓度为0.2%～0.1%。
本实施例中，所述阻挡层213和113的厚度可选为至上述厚度数值，即刻确保干法刻蚀所述第二材料层214和114时，阻档干法刻蚀进一步进行。而且去除所述阻挡层213和113的湿法刻蚀工艺，或干法刻蚀工艺中，确保该阻挡层213和113被迅速去除。
本实施例中，所述第一材料层212和112的材料为多晶硅，本实施例上述刻蚀去除所述阻挡层213和113的湿法刻蚀工艺和干法刻蚀工艺，对于所述阻挡层213和113，以及第一材料层212和112均具有较大的选择刻蚀比，因而不会过多去除所述阻挡层213和113下方的第一材料层212和112，从而避免所述第一材料层112和212下方的栅介质层111和211受到损伤。
参考图6所示，在去除所述阻挡层213和113后，采用湿法刻蚀工艺去除所述第一材料层212和112，露出所述栅介质层211和111。
本实施例中，所述第一材料层211和111的材料为多晶硅。所述湿法刻蚀采用TMAH（四甲基氢氧化铵）为湿法刻蚀剂。
本实施例中，所述栅介质层211和111为氧化物层，TMAH对于多晶硅以及氧化物具有很高的刻蚀选择比，因而在去除所述第一材料层212和112时，并不会对所述栅介质层211和111造成损伤。本实施例中，所述采用湿法刻蚀工艺去除所述第一材料层212和112的具体条件为：TMAH的体积百分比浓度为2%～20%，温度为30℃～60℃，时间为100s～300s。
本实施例中，在上述湿法刻蚀工艺条件，即使所述第一伪栅堆叠100和第二伪栅堆叠200的结构有偏差或是湿法刻蚀速率存有偏差的情况下，也可确保第一材料层212和112除尽情况下，不会造成栅介质层211和111损伤。
本实施例中，所述第一材料层112和212的厚度为至在确保隔离所述阻挡层和栅介质层相接处，从而确保刻蚀阻挡层时不会伤及所述栅介质层的同时，可使得所述第一材料层在湿法刻蚀工艺中，被迅速去除。以确保刻蚀效率，降低工艺成本。
参考图7所示，在去除所述第一材料层212和112后，在所述介质层300内形成第一栅极开口130和第二栅极开口230。之后，向所述第一栅极开口130和第二栅极开口230内填充满栅极材料，之后采用CMP（化学机械研磨）去除所述介质层300上方的栅极材料，在所述第一栅极开口130和第二栅极开口230内分别形成第一栅极140和第二栅极240。
当然，在向所述第一栅极开口130和第二栅极开口230内填充栅极材料前，可先在所述第一栅极开口130和第二栅极开口230的底部和侧壁形成高K介质层，这些简单的改变均在本发明的保护范围内。
在现今半导体制备工艺中，难以获取同时对于第二材料层、阻挡层，以及栅介质层具有高刻蚀选择比的材料，因而若仅采用包括第二材料层和阻挡层的双层伪栅材料层结构，在刻蚀阻挡层时，依然会造成栅介质层损伤缺陷。本实施例中，伪栅结构包括了第二材料层、阻挡层以及第一材料层的三层伪栅材料层，其中所述阻挡层可作为第二材料层的刻蚀阻挡层，从而在高效去除所述第二材料层时，避免过刻蚀产生，而在去除所述阻挡层后，采用对于第一材料层和栅介质层具有较大刻蚀选择比的湿法刻蚀工艺去除所述第一材料层，从而避免去除第一材料层时，伤及栅介质层。
相比于现有在栅介质层形成单层的伪栅材料层技术方案，本实施例提供的半导体器件的形成方法在保证栅介质层不受损伤的同时，提高伪栅结构的去除效率。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。
Claims (10)
1.一种半导体器件的形成方法，其特征在于，包括：
提供半导体衬底，在所述半导体衬底上形成栅介质层；
在所述栅介质层上方形成第一材料层；
在所述第一材料层上方形成阻挡层；
在所述阻挡层上方形成第二材料层；
依次刻蚀所述第二材料层、阻挡层、第一材料层和栅介质层，形成伪栅堆叠；
刻蚀所述第二材料层，至露出所述阻挡层；
去除所述阻挡层；
采用湿法刻蚀工艺去除所述第一材料层，形成栅极开口；
在所述栅极开口内填充满金属材料，形成栅极；
其中，去除所述第一材料层的湿法刻蚀工艺采用的刻蚀剂为TMAH；
所述湿法刻蚀工艺的条件为：TMAH的体积百分比浓度为2％～20％，温度为30℃～60℃，时间为100s～300s。
2.如权利要求1所述的半导体器件的形成方法，其特征在于，所述阻挡层材料为氮化硅、氮氧化硅或碳氧化硅。
3.如权利要求1所述的半导体器件的形成方法，其特征在于，
所述阻挡层与第二材料层的厚度比为：1:8至2：65；
所述阻挡层与第一材料层的厚度比为：1:5至1:1。
4.如权利要求1所述的半导体器件的形成方法，其特征在于，所述第一材料层的厚度为至所述阻挡层的厚度为至
5.如权利要求1所述的半导体器件的形成方法，其特征在于，所述第一材料层和第二材料层为多晶硅层。
6.如权利要求1所述的半导体器件的形成方法，其特征在于，去除所述第二材料层的方法为干法刻蚀，去除所述阻挡层的方法为干法刻蚀或湿法刻蚀。
7.如权利要求6所述的半导体器件的形成方法，其特征在于，采用湿法刻蚀去除所述阻挡层的刻蚀剂为稀释氢氟酸DHF。
8.如权利要求7所述的半导体器件的形成方法，其特征在于，所述DHF的体积百分比浓度为0.2％～0.1％。
9.如权利要求6所述的半导体器件的形成方法，其特征在于，采用干法刻蚀去除所述阻挡层的工艺包括：控制反应腔的气压为3～10mtoor，偏置电压为100～250V，射频功率为100～400W，温度为45～60℃，所采用的刻蚀气体为含有CF4、O2和Ar的等离子体。
10.如权利要求6所述的半导体器件的形成方法，其特征在于，采用干法刻蚀去除所述第二材料层的刻蚀剂为含有HBr、O2和Cl2的混合气体。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201310669771.5A CN104701262B (zh) | 2013-12-10 | 2013-12-10 | 一种半导体器件的形成方法 |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
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Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN104701262A CN104701262A (zh) | 2015-06-10 |
| CN104701262B true CN104701262B (zh) | 2017-11-03 |
Family
ID=53348230
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201310669771.5A Active CN104701262B (zh) | 2013-12-10 | 2013-12-10 | 一种半导体器件的形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN104701262B (zh) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN105206522A (zh) * | 2015-08-26 | 2015-12-30 | 上海华力微电子有限公司 | 一种hkmg器件的制备方法 |
| CN117790318B (zh) * | 2024-02-27 | 2024-05-24 | 合肥晶合集成电路股份有限公司 | 一种半导体器件及其制备方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN103311185A (zh) * | 2012-03-09 | 2013-09-18 | 台湾积体电路制造股份有限公司 | 制造混合高k/金属栅堆叠件的方法 |
| CN104701167A (zh) * | 2013-12-05 | 2015-06-10 | 中芯国际集成电路制造(上海)有限公司 | 晶体管的形成方法 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8389359B2 (en) * | 2010-02-08 | 2013-03-05 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method for forming low resistance and uniform metal gate |
-
2013
- 2013-12-10 CN CN201310669771.5A patent/CN104701262B/zh active Active
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN103311185A (zh) * | 2012-03-09 | 2013-09-18 | 台湾积体电路制造股份有限公司 | 制造混合高k/金属栅堆叠件的方法 |
| CN104701167A (zh) * | 2013-12-05 | 2015-06-10 | 中芯国际集成电路制造(上海)有限公司 | 晶体管的形成方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN104701262A (zh) | 2015-06-10 |
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