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CN104659046B - 具有减小的泄漏的cmos器件及其形成方法 - Google Patents

具有减小的泄漏的cmos器件及其形成方法 Download PDF

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CN104659046B
CN104659046B CN201410683088.1A CN201410683088A CN104659046B CN 104659046 B CN104659046 B CN 104659046B CN 201410683088 A CN201410683088 A CN 201410683088A CN 104659046 B CN104659046 B CN 104659046B
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germanium
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吴政宪
柯志欣
万幸仁
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Taiwan Semiconductor Manufacturing Co TSMC Ltd
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Abstract

一种器件包括第一半导体层，和位于第一半导体层上方的第二半导体层。第一半导体层和第二半导体层包括不同的材料。半导体区位于第二半导体层上面并且与第二半导体层接触，其中，半导体区的底面与第二半导体层的第一顶面接触。半导体区和第二半导体层包括不同的材料。半导体区的底面具有与第二半导体层的(551)表面平面接触的倾斜部分。本发明涉及具有减小的泄漏的CMOS器件及其形成方法。

Description

具有减小的泄漏的CMOS器件及其形成方法
相关申请的交叉引用
本申请与2013年11月22日提交的标题为“具有减小的泄漏的CMOS器件及其形成方法”的以下共同受让的美国专利申请第14/087,425号(代理案号TSMC2013-0814)相关，其全部内容结合于此作为参考。
技术领域
本发明涉及具有减小的泄漏的CMOS器件及其形成方法。
背景技术
随着互补金属氧化物半导体(CMOS)器件的尺寸不断按比例缩小，器件中的短沟道效应和电荷载流子迁移率劣化效应的影响越来越严重。对于硅基CMOS技术的发展而言，对抑制器件中短沟道效应的能力和改进器件中电荷载流子迁移率的能力的需求变得越来越迫切。
当器件的部件尺寸进入亚100nm级别时，器件的短沟道效应劣化，从而使得通过进一步减小器件的尺寸来获得更好性能的方法变得极其困难。为了减轻由器件尺寸减小所导致的压力，通过采用应变硅技术将应力引入沟道内以改进沟道中的电荷载流子迁移率和晶体管器件的性能，这已成为微电子制造工程中广泛采用并且必不可少的方法。由于通过器件结构、材料和工艺设计将应力引入晶体管的沟道区内，所以改变了晶体的晶格结构，并且因此导致载流子迁移率的改变。在适当的应力下，可以改进载流子迁移率。例如，沟道方向上的拉伸应力改进电子迁移率，而沟道方向上的压缩应力改进空穴迁移率。
发明内容
为了解决现有技术中存在的问题，根据本发明的一个方面，提供了一种器件，包括：第一半导体层；第二半导体层，位于所述第一半导体层上方，其中，所述第一半导体层和所述第二半导体层包括不同的材料；以及半导体区，位于所述第二半导体层上面并且与所述第二半导体层接触，其中，所述半导体区的底面与所述第二半导体层的第一顶面接触，其中，所述半导体区和所述第二半导体层包括不同的材料，并且其中，所述半导体区的底面包括与所述第二半导体层的第一(551)表面平面接触的第一倾斜部分。
在上述器件中，所述第一半导体层包括具有第一锗百分比的第一硅锗，所述第二半导体层是硅层，并且所述半导体区包括具有高于所述第一锗百分比的第二锗百分比的第二硅锗。
在上述器件中，所述半导体区的底面还包括与所述第二半导体层的第二(551)表面平面接触的第二倾斜部分。
在上述器件中，所述第一倾斜部分连接所述第二倾斜部分以在所述器件的截面图中形成V形。
在上述器件中，所述半导体区的底面还包括平坦部分，其中，所述第一倾斜部分和所述第二倾斜部分连接至所述平坦部分的相对两端，并且其中，所述平坦部分平行于所述第一半导体层的主要顶面。
在上述器件中，还包括：P型金属氧化物半导体(PMOS)器件，包括所述半导体区的作为第一沟道区的部分；浅沟槽隔离(STI)区，从所述第二半导体层的第二顶面延伸进入所述第二半导体层内，其中，所述第二半导体层的第二顶面高于所述第二半导体层的第一顶面；N型金属氧化物半导体(NMOS)器件，包括：所述第二半导体层的作为第二沟道区的部分；栅极堆叠件，位于所述第二沟道区上方；和源极/漏极区，位于所述第二沟道区和所述STI区之间，其中，所述源极/漏极区与所述STI区的边缘接触；以及氧化物区，位于所述第一半导体层中，其中，所述氧化物区延伸超出所述STI区的边缘，并且包括与所述源极/漏极区重叠的部分。
在上述器件中，所述氧化物区与所述第二沟道区的至少一部分不重叠。
在上述器件中，整个所述源极/漏极区和整个所述第二沟道区都与所述氧化物区重叠。
根据本发明的另一方面，还提供了一种器件，包括：硅衬底；硅锗层，具有第一锗百分比；硅层，位于所述硅锗层上方；硅锗区，具有位于所述硅层的第一顶面上方并且与所述硅层的第一顶面接触的底面，其中，所述硅锗区具有高于所述第一锗百分比的第二锗百分比；P型金属氧化物半导体(PMOS)器件，包括：第一栅极电介质，位于所述硅锗区上方；N型金属氧化物半导体(NMOS)器件，包括：第二栅极电介质，位于所述硅层的第二顶面上方；和源极/漏极区，邻近所述第二栅极电介质；第一浅沟槽隔离(STI)区，位于所述硅层中，其中，所述第一STI区与所述源极/漏极区接触；以及第一氧化硅锗区，位于所述硅锗层中，所述第一氧化硅锗区包括：第一部分，位于所述第一STI区上面并且与所述第一STI区接触；和第二部分，与所述NMOS器件的源极/漏极区重叠。
在上述器件中，还包括：额外的源极/漏极区，包括在所述PMOS器件中，其中，所述额外的源极/漏极区邻近所述第一栅极电介质，并且其中，所述硅锗区的部分形成所述额外的源极/漏极区的部分；第二STI区，位于所述硅层中，其中，所述第二STI区与所述额外的源极/漏极区接触；以及第二氧化硅锗区，位于所述硅锗层中，其中，整个所述第二氧化硅锗区不与所述额外的源极/漏极区重叠。
在上述器件中，所述硅锗区的底面包括与所述硅层的第一(551)表面平面接触的第一倾斜部分。
在上述器件中，所述硅锗区的底面还包括与所述硅层的第二(551)表面平面接触的第二倾斜部分。
在上述器件中，所述第一倾斜部分连接所述第二倾斜部分以在所述器件的截面图中形成V形。
在上述器件中，所述第一倾斜部分和所述第二倾斜部分连接至所述硅锗区的底面的平坦部分的相对两端，并且其中，所述平坦部分平行于所述硅衬底的主要顶面。
根据本发明的又一方面，还提供了一种方法，包括：实施第一外延以在衬底上方形成硅锗层，其中，所述硅锗层具有第一锗百分比；实施第二外延以在所述硅锗层上方形成硅层；蚀刻所述硅层以形成沟槽，其中，所述硅层的底部留在所述沟槽下方，其中，所述硅层的底部具有包括第一倾斜部分的顶面，其中，所述第一倾斜部分包括所述硅层的(551)平面；实施第三外延以在所述沟槽中形成硅锗区，其中，所述硅锗区具有位于所述硅层的顶面上方并且与所述硅层的顶面接触的底面；以及形成P型金属氧化物半导体(PMOS)器件，包括：在所述硅锗区的顶面上方形成第一栅极电介质，其中，所述PMOS器件的沟道区位于所述硅锗区中。
在上述方法中，在蚀刻所述硅层之后，所述硅层的底部的顶面还包括位于所述硅层的额外的(551)表面平面处的第二倾斜部分。
在上述方法中，所述第一倾斜部分连接所述第二倾斜部分以形成V形。
在上述方法中，所述第一倾斜部分和所述第二倾斜部分连接至所述硅层的顶面的平坦部分的相对两端，并且其中，所述平坦部分平行于所述衬底的主要顶面。
在上述方法中，还包括：在蚀刻所述硅层以形成所述沟槽之前，在所述硅层中形成第一额外的沟槽和第二额外的沟槽；形成掩模层以覆盖所述第一额外的沟槽的底部和侧壁，其中，所述第二额外的沟槽的底部和侧壁未由所述掩模层覆盖；通过所述第二额外的沟槽对所述硅锗层实施氧化以在所述硅锗层中形成氧化硅锗区；并且填充所述第一额外的沟槽和所述第二额外的沟槽以分别形成第一浅沟槽隔离(STI)区和第二STI区；以及形成N型金属氧化物半导体(NMOS)器件，包括：在所述硅层上方形成第二栅极电介质，其中，所述硅层的部分是所述NMOS器件的沟道区；和邻近所述第二栅极电介质形成源极/漏极区，其中，所述源极/漏极区的部分与所述氧化硅锗区的部分重叠。
在上述方法中，所述NMOS器件的沟道区与所述氧化硅锗区重叠。
附图说明
为了更完全地理解实施例及其优势，现在将结合附图进行的以下描述作为参考，其中：
图1至图11A是根据各个示例性实施例的互补金属氧化物半导体(CMOS)器件的形成中的中间阶段的截面图；以及
图11B示出了根据一些实施例的CMOS器件的截面图。
具体实施方式
下面详细地讨论了本发明的实施例的制造和使用。然而，应该理解，实施例提供了许多可以体现在各种具体上下文中的适用的概念。讨论的具体实施例是说明性的，并且不限制本发明的范围。
根据各个示例性实施例，提供了互补金属氧化物半导体(CMOS)器件及其形成方法。示出了形成CMOS器件的中间阶段。讨论了实施例的变化。贯穿各个视图和说明性实施例，相同的参考标号用于标示相同的元件。
图1至图11A示出了根据一些实施例的互补金属氧化物半导体(CMOS)器件的形成中的截面图。参照图1，提供了衬底20。衬底20可以是诸如晶体硅衬底的半导体衬底。在一些示例性实施例中，衬底20是不含锗的硅衬底。在其他实施例中，衬底20包括硅锗、硅碳等。衬底20包括位于P型金属氧化物半导体(PMOS)器件区100中的部分和位于N型金属氧化物半导体(NMOS)器件区200中的部分。
通过外延在衬底20上生长半导体层26。半导体层26可以具有大于衬底20的晶格常数的第一晶格常数。在一些实施例中，半导体层26包括表示为Si1-xGex的硅锗，其中，值x是半导体层26中的锗的原子百分比，在示例性实施例中，锗的原子百分比可以介于约0.2(20％)和约0.5(50％)的范围内。在一些实施例中，为了形成半导体层26，在化学汽相沉积(CVD)工艺中使用诸如SiCl4的硅基前体。在其他实施例中，使用包括SiH4、GeH4、SiH2Cl2和/或SiHCl3的硅基前体以在适当的温度和生长速率下生长硅外延层。半导体层26是应变的半导体层，这是指半导体层26的顶部仍是应变的。例如，这可以通过使半导体层26的厚度T1小于临界厚度来实现，临界厚度是这样的厚度：超过临界厚度，半导体层26的覆盖部分是松弛的。在一些示例性实施例中，厚度T1大于约20nm，并且可以介于约20nm和约60nm的范围内。
通过外延在半导体层26上生长半导体层28。半导体层28具有拉伸应变。在一些实施例中，通过使半导体层28的晶格常数小于半导体层26的晶格常数生成拉伸应变。在一些实施例中，半导体层28包括在其中未添加锗的纯硅。半导体层28也可以包括在其中添加小部分锗的基本上纯的硅，并且锗百分比例如小于约5％。半导体层28具有厚度T2，厚度T2小于约150nm并且可以介于约30nm和约150nm的范围内。
图2示出了半导体层28中的沟槽30的形成，通过在半导体层28上方形成光刻胶(未示出)并且图案化光刻胶，然后蚀刻半导体层28来实施沟槽30的形成。如图2所示，在一些实施例中，沟槽30的底部与半导体层26的顶面基本齐平，并且因此通过沟槽30暴露半导体层26的一些部分。在可选实施例中，沟槽30的底部高于或低于半导体层26的顶面。沟槽30的相应底部示出为虚线30’。
图3示出了第一掩模层32的形成，第一掩模层32可以由诸如氮化物(例如，氮化硅)、氮氧化硅、碳化硅等的介电材料形成。在一些实施例中，掩模层32具有大于约5nm的厚度T3，并且因此在后续氧化步骤中，掩模层32防止下面的半导体层26和28的部分被氧化。在蚀刻步骤中图案化掩模层32，从而使得掩模层32被从NMOS器件区200去除，而保留在PMOS器件区100中。掩模层32进一步延伸到一些沟槽30中。在一些示例性实施例中，掩模层32覆盖PMOS器件区100中的沟槽30的整个底面和侧壁。另一方面，在器件区100和200之间的边界处的一个沟槽30(标记为30’)中，去除NMOS器件区200中的掩模层32的第一部分，而保留PMOS器件区100中的掩模层32的第二部分，其中，第一部分和第二部分的每个均可以包括底部和侧壁部分。
图4和图5示出了氧化工艺。如图4所示，在氧化中，氧原子与位于半导体层26和28的暴露部分处的半导体材料发生反应以形成氧化物区36和38。在NMOS器件区200中，形成氧化物区/层36和38，而在PMOS器件区100中，掩模层32保护下面的半导体层26和28的部分不被氧化。在一些实施例中，半导体层28包括硅，并且因此产生的氧化物层36是氧化硅层。在一些实施例中，半导体层26包括硅锗，并且因此产生的氧化物区38包括氧化硅锗(SiGeOz)。由于各种键合排列位于本发明的预期范围内，所以本文中SiGeOz的表示是非化学计量的。未按比例示出氧化物区36和38的厚度，并且氧化物层36可以是非常薄的层。
在一些实施例中，在从约400℃至约650℃的温度下的熔炉中进行氧化工艺。氧化操作持续介于几分钟和几小时的一段时间。氧化的持续时间取决于半导体层26和28中的期望氧化程度。在特定实施例中，加热熔炉至高达约500℃，其中，熔炉中包含氧气(O2)。
硅锗(SiGe)具有比硅高的氧化速率。在一些实施例中，SiGe的氧化速率达到比硅的氧化速率快约7至8倍。因此，参照图5A，当完成氧化时，氧化硅锗区38横向侵入到与半导体层28的未氧化部分重叠的区域内。例如，氧化硅锗区38可以横向扩展超出沟槽30的相应边缘横向距离L1，横向距离L1可以大于约10nm。
在PMOS器件区100和NMOS器件区200之间的边界区中，氧化硅锗区38可以具有非平衡轮廓并且向PMOS器件区100延伸一段距离，该距离远小于向NMOS器件区200延伸的距离。例如，在一些实施例中，氧化硅锗区38可以不延伸超出沟槽30的边缘30A。
在一些实施例中，在半导体层26和28之间的界面处，氧化硅区36(标记为36’)也形成在半导体层28中，并且与侵入的氧化硅锗区38一起横向延伸。氧化硅区36’的横向延伸距离L2可以类似于横向延伸距离L1。氧化硅区36’的厚度T4远小于氧化硅锗区38的厚度T5。在一些实施例中，比率T5/T4大于约5或甚至更大。厚度T4和T5可以大于约1nm。
如图5A所示，在一些实施例中，当在相邻的沟槽30下方生长的氧化硅锗区38仍彼此分离时完成氧化。因此，产生的NMOS器件202(图11A和图11B)的沟道区的至少一部分不与任何氧化硅锗区38重叠。而且，在这些实施例中，氧化硅锗区38的侧壁不是垂直的并且不是直的。如图5B所示，在可选实施例中，当完成氧化时，在相邻的沟槽30下方生长的氧化硅锗区38连接。这通过延长氧化时间来实现。在这些实施例中，相邻的沟槽30之间的半导体层28的部分位于连续的氧化硅锗区38上方。由于半导体层28用于形成NMOS器件(参照图11A和图11B中的NMOS器件202)，所以NMOS器件的源极/漏极区与衬底20完全隔离，并且因此基本上消除泄漏电流。
参照图6，形成诸如浅沟槽隔离(STI)区40的绝缘区以填充图5A或图5B中的沟槽30。可以通过以诸如氧化硅的介电材料填充沟槽30、随后进行化学机械抛光(CMP)以去除介电材料的过量部分来形成STI区40。介电材料的保留部分形成STI区40。此外，掩模层32(图5A或图5B)也可以具有保留部分以形成PMOS器件区100中的STI区40的部分。
图7示出了第二掩模层42的形成。在一些实施例中，掩模层42包括诸如氮化硅的氮化物、诸如氧化硅的氧化物、诸如氮氧化硅的氮氧化物等。图案化掩模层42，从而使得掩模层42留在NMOS器件区200中，而从PMOS器件区100中被去除。
图8A和图8B示出了根据不同实施例的PMOS器件区100中的半导体层28的蚀刻，其中，掩模层42用作蚀刻掩模。可以使用湿蚀刻或干蚀刻实施该蚀刻。在使用湿蚀刻的一些示例性实施例中，蚀刻溶液包括甲基氢氧化铵(TMAH)、氢氧化钾(KOH)等。调节诸如蚀刻溶液浓度、温度等的工艺条件，从而使得底面44A包括半导体层28的(551)表面平面。在使用干蚀刻的可选实施例中，Cl2或NF3可以用作蚀刻剂气体。
由于蚀刻工艺，倾斜底面44A形成为沟槽44的底面的部分。在一些实施例中，倾斜底面44A是半导体层28的硅晶体的(551)表面平面上的(551)表面。在图8A中示出的实施例中，沟槽44的整个底面是(551)表面，(551)表面在截面图中形成V形。V形底面包括彼此连接的两个倾斜的(551)表面。倾斜底面44A的倾斜角α为约8度，该倾斜角为相对于衬底20以及半导体层26和28的主要顶面和底面。
在图8B中示出的实施例中，除了倾斜的(551)表面44A之外，底面44还包括平坦表面44B，倾斜表面44A连接至平坦表面44B的相对两端。在一些实施例中，衬底20具有(001)顶面平面，并且因此平坦表面44B也具有(001)表面平面。倾斜底面44A的倾斜角α因此为约8度，该倾斜角也形成在底面44A和44B之间。倾斜角α也是倾斜底面44A相对于半导体层26和28以及衬底20的主要顶面和底面的角度。
在蚀刻步骤中，调节工艺条件，从而使得(551)底面44A是沟槽44的所有底面的重要部分。例如，(551)底面的总面积可以大于沟槽44的所有底面的总面积的约50％。为了增大(551)底面44A的面积，调节蚀刻中的一些工艺条件。例如，调节的工艺条件包括调节蚀刻剂浓度，将含OH-的蚀刻剂的浓度(在水中)调节在介于约2％和约10％的范围内。可以导致(551)平面的生成和扩大的各种因素包括蚀刻溶液中的化学物质的类型、蚀刻溶液中的化学物质的浓度以及温度等。这些因素组合影响(551)底面44A的面积，并且一个因素的改变可能需要其他因素的调节以生成(551)底面44A的较大面积。
如图8A和图8B所示，当完成半导体层28的蚀刻时，半导体层28仍具有未蚀刻的底层并且留在沟槽44的底部，例如，留下的部分具有大于约5nm的厚度。因此，通过沟槽44没有暴露半导体层26。
接下来，如图9所示，通过选择性外延在沟槽44中生长外延半导体区46，其中，半导体区46从剩余的半导体层28的顶面生长，但是不从暴露的介电区生长。在一些实施例中，半导体区46包括表示为Si1-yGey的硅锗，其中，值y是半导体区46中的锗的原子百分比。值y可以高于约0.4(40％)，并且可以介于约0.4和约1.0的范围内。值y也可以等于1.0，这是指半导体区46是不含硅的锗层。此外，值y大于半导体层26(其表示为Si1-xGex)的值x，例如，差(y-x)大于约0.1、大于约0.3或者大于约0.5。较大的差(y-x)可以有利地导致半导体区46中较大的压缩应变。
接下来，如图10所示，去除图9中的掩模层42。例如，在CMP步骤中也平坦化图10中的结构的顶面。
图11A和图11B示出了PMOS器件102和NMOS器件202的形成，PMOS器件102和NMOS器件202分别采用半导体区46和半导体层28的部分作为沟道区103和203。PMOS器件102和NMOS器件202组合称为CMOS器件。PMOS器件102和NMOS器件202的形成包括形成栅极电介质150和250、栅电极152和252、栅极间隔件154和254、以及源极和漏极区156和256。在一些实施例中，PMOS器件102和NMOS器件202是平面器件。因此，栅极电介质150和250以及栅电极152和252分别形成在半导体区46和半导体层28的平坦顶面上方。
在可选实施例中，PMOS器件102和NMOS器件202是鳍式场效应晶体管(FinFET)。因此，例如，首先使STI区40凹进至标记为60的水平面(深度不取决于缩放比例)，从而使得外延区46和半导体层28突出于STI区40上方以形成半导体鳍。栅极电介质150和250以及栅电极152和252形成在相应的半导体鳍的顶面和侧壁上，并且因此产生的FinFET102和202是FinFET。
图11A和图11B也示出了虚线205，虚线205示出了氧化硅锗区38的底面，当在相邻的沟槽30下方形成的氧化硅锗区38连接以形成连续的氧化物区时，该实施例也在图5B中示出。
本发明的实施例具有一些有利特征。通过形成在NMOS器件的源极/漏极区(以及可能的沟道)下面横向延伸的氧化硅锗区，横向侵入的氧化硅锗区阻止了从源极/漏极区到衬底的泄漏。氧化硅锗区不在PMOS器件的源极/漏极区和沟道下方延伸，从而使得PMOS器件的压缩应力不会受到氧化硅锗区的不利影响。PMOS器件形成在外延半导体区上，外延半导体区从(551)表面生长。这有利地导致外延半导体区的缺陷减少。(551)表面适合于外延，并且从(551)表面生长的半导体具有较小的表面粗糙度，并且因此具有改进的质量。
根据一些实施例，一种器件包括第一半导体层，和位于第一半导体层上方的第二半导体层。第一半导体层和第二半导体层包括不同的材料。半导体区位于第二半导体层上面并且与第二半导体层接触，其中，半导体区的底面与第二半导体层的第一顶面接触。半导体区和第二半导体层包括不同的材料。半导体区的底面具有与第二半导体层的(551)表面平面接触的倾斜部分。
根据其他实施例，一种器件包括硅衬底、具有第一锗百分比的硅锗层、位于硅锗层上方的硅层、以及具有位于硅层的第一顶面上方并且与硅层的第一顶面接触的底面的硅锗区。硅锗区具有高于第一锗百分比的第二锗百分比。一种PMOS器件包括位于硅锗区上方的第一栅极电介质。一种NMOS器件包括位于硅层的第二顶面上方的第二栅极电介质以及邻近第二栅极电介质的源极/漏极区。STI区位于硅层中，其中，第一STI区与源极/漏极区接触。氧化硅锗区位于硅锗层中。氧化硅锗区包括位于第一STI区上面并且与第一STI区接触的第一部分以及与NMOS器件的源极/漏极区重叠的第二部分。
根据又一些其他实施例，一种方法包括：实施第一外延以在衬底上方形成硅锗层，其中，硅锗层具有第一锗百分比，以及实施第二外延以在硅锗层上方形成硅层。蚀刻硅层以形成沟槽，其中硅层的底部留在沟槽下方。硅层的底部具有包括倾斜部分的顶面，其中，倾斜部分包括硅层的(551)平面。实施第三外延以在沟槽中形成硅锗区。硅锗区具有位于硅层的顶面上方并且与硅层的顶面接触的底面。该方法还包括形成PMOS器件，PMOS器件的形成包括在硅锗区的顶面上方形成栅极电介质，其中，PMOS器件的沟道区位于硅锗区中。
尽管已经详细地描述了实施例及其优势，但是应该理解，在不背离由所附权利要求限定的实施例的精神和范围的情况下，可以对本发明做出各种改变、替代和变化。此外，本申请的范围不旨在限于说明书中描述的工艺、机器装置、制造、物质组成、工具、方法和步骤的特定实施例。本领域的普通技术人员将容易从本发明理解，根据本发明，可以利用现有的或今后开发的实施与本文所描述的相应实施例基本相同的功能或者实现基本相同的结果的工艺、机器装置、制造、物质组成、工具、方法或步骤。因此，所附权利要求旨在将这些工艺、机器装置、制造、物质组成、工具、方法或步骤包括在它们的范围内。此外，每个权利要求构成单独的实施例，并且各个权利要求和实施例的组合在本发明的范围内。

Claims (20)

1.一种半导体器件，包括：
第一半导体层；
第二半导体层，位于所述第一半导体层上方，其中，所述第一半导体层和所述第二半导体层包括不同的材料；以及
半导体区，位于所述第二半导体层上面并且与所述第二半导体层接触，其中，所述半导体区的底面与所述第二半导体层的第一顶面接触，其中，所述半导体区和所述第二半导体层包括不同的材料，并且其中，所述半导体区的底面包括与所述第二半导体层的第一(551)表面平面接触的第一倾斜部分。
2.根据权利要求1所述的半导体器件，其中，所述第一半导体层包括具有第一锗百分比的第一硅锗，所述第二半导体层是硅层，并且所述半导体区包括具有高于所述第一锗百分比的第二锗百分比的第二硅锗。
3.根据权利要求1所述的半导体器件，其中，所述半导体区的底面还包括与所述第二半导体层的第二(551)表面平面接触的第二倾斜部分。
4.根据权利要求3所述的半导体器件，其中，所述第一倾斜部分连接所述第二倾斜部分以在所述器件的截面图中形成V形。
5.根据权利要求3所述的半导体器件，其中，所述半导体区的底面还包括平坦部分，其中，所述第一倾斜部分和所述第二倾斜部分连接至所述平坦部分的相对两端，并且其中，所述平坦部分平行于所述第一半导体层的主要顶面。
6.根据权利要求1所述的半导体器件，还包括：
P型金属氧化物半导体(PMOS)器件，包括所述半导体区的作为第一沟道区的部分；
浅沟槽隔离(STI)区，从所述第二半导体层的第二顶面延伸进入所述第二半导体层内，其中，所述第二半导体层的第二顶面高于所述第二半导体层的第一顶面；
N型金属氧化物半导体(NMOS)器件，包括：
所述第二半导体层的作为第二沟道区的部分；
栅极堆叠件，位于所述第二沟道区上方；和
源极/漏极区，位于所述第二沟道区和所述浅沟槽隔离区之间，其中，所述源极/漏极区与所述浅沟槽隔离区的边缘接触；以及
氧化物区，位于所述第一半导体层中，其中，所述氧化物区延伸超出所述浅沟槽隔离区的边缘，并且包括与所述源极/漏极区重叠的部分。
7.根据权利要求6所述的半导体器件，其中，所述氧化物区与所述第二沟道区的至少一部分不重叠。
8.根据权利要求6所述的半导体器件，其中，整个所述源极/漏极区和整个所述第二沟道区都与所述氧化物区重叠。
9.一种半导体器件，包括：
硅衬底；
硅锗层，具有第一锗百分比；
硅层，位于所述硅锗层上方；
硅锗区，具有位于所述硅层的第一顶面上方并且与所述硅层的第一顶面接触的底面，其中，所述硅锗区具有高于所述第一锗百分比的第二锗百分比；
P型金属氧化物半导体(PMOS)器件，包括：
第一栅极电介质，位于所述硅锗区上方；
N型金属氧化物半导体(NMOS)器件，包括：
第二栅极电介质，位于所述硅层的第二顶面上方；和
源极/漏极区，邻近所述第二栅极电介质；
第一浅沟槽隔离(STI)区，位于所述硅层中，其中，所述第一浅沟槽隔离区与所述源极/漏极区接触；以及
第一氧化硅锗区，位于所述硅锗层中，所述第一氧化硅锗区包括：
第一部分，位于所述第一浅沟槽隔离区下面并且与所述第一浅沟槽隔离区接触；和
第二部分，与所述N型金属氧化物半导体器件的源极/漏极区重叠。
10.根据权利要求9所述的半导体器件，还包括：
额外的源极/漏极区，包括在所述P型金属氧化物半导体器件中，其中，所述额外的源极/漏极区邻近所述第一栅极电介质，并且其中，所述硅锗区的部分形成所述额外的源极/漏极区的部分；
第二浅沟槽隔离区，位于所述硅层中，其中，所述第二浅沟槽隔离区与所述额外的源极/漏极区接触；以及
第二氧化硅锗区，位于所述硅锗层中，其中，整个所述第二氧化硅锗区不与所述额外的源极/漏极区重叠。
11.根据权利要求9所述的器件，其中，所述硅锗区的底面包括与所述硅层的第一(551)表面平面接触的第一倾斜部分。
12.根据权利要求11所述的半导体器件，其中，所述硅锗区的底面还包括与所述硅层的第二(551)表面平面接触的第二倾斜部分。
13.根据权利要求12所述的半导体器件，其中，所述第一倾斜部分连接所述第二倾斜部分以在所述器件的截面图中形成V形。
14.根据权利要求12所述的半导体器件，其中，所述第一倾斜部分和所述第二倾斜部分连接至所述硅锗区的底面的平坦部分的相对两端，并且其中，所述平坦部分平行于所述硅衬底的主要顶面。
15.一种制造半导体器件的方法，包括：
实施第一外延以在衬底上方形成硅锗层，其中，所述硅锗层具有第一锗百分比；
实施第二外延以在所述硅锗层上方形成硅层；
蚀刻所述硅层以形成沟槽，其中，所述硅层的底部留在所述沟槽下方，其中，所述硅层的底部具有包括第一倾斜部分的顶面，其中，所述第一倾斜部分包括所述硅层的(551)平面；
实施第三外延以在所述沟槽中形成硅锗区，其中，所述硅锗区具有位于所述硅层的顶面上方并且与所述硅层的顶面接触的底面；以及
形成P型金属氧化物半导体(PMOS)器件，包括：
在所述硅锗区的顶面上方形成第一栅极电介质，其中，所述P型金属氧化物半导体器件的沟道区位于所述硅锗区中。
16.根据权利要求15所述的方法，其中，在蚀刻所述硅层之后，所述硅层的底部的顶面还包括位于所述硅层的额外的(551)表面平面处的第二倾斜部分。
17.根据权利要求16所述的方法，其中，所述第一倾斜部分连接所述第二倾斜部分以形成V形。
18.根据权利要求16所述的方法，其中，所述第一倾斜部分和所述第二倾斜部分连接至所述硅层的顶面的平坦部分的相对两端，并且其中，所述平坦部分平行于所述衬底的主要顶面。
19.根据权利要求15所述的方法，还包括：
在蚀刻所述硅层以形成所述沟槽之前，在所述硅层中形成第一额外的沟槽和第二额外的沟槽；
形成掩模层以覆盖所述第一额外的沟槽的底部和侧壁，其中，所述第二额外的沟槽的底部和侧壁未由所述掩模层覆盖；
通过所述第二额外的沟槽对所述硅锗层实施氧化以在所述硅锗层中形成氧化硅锗区；并且
填充所述第一额外的沟槽和所述第二额外的沟槽以分别形成第一浅沟槽隔离(STI)区和第二浅沟槽隔离区；以及
形成N型金属氧化物半导体(NMOS)器件，包括：
在所述硅层上方形成第二栅极电介质，其中，所述硅层的部分是所述N型金属氧化物半导体器件的沟道区；和
邻近所述第二栅极电介质形成源极/漏极区，其中，所述源极/漏极区的部分与所述氧化硅锗区的部分重叠。
20.根据权利要求19所述的方法，其中，所述N型金属氧化物半导体器件的沟道区与所述氧化硅锗区重叠。
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