CN104538352A - 阵列基板及其制造方法、显示装置 - Google Patents
阵列基板及其制造方法、显示装置 Download PDFInfo
- Publication number
- CN104538352A CN104538352A CN201410852998.8A CN201410852998A CN104538352A CN 104538352 A CN104538352 A CN 104538352A CN 201410852998 A CN201410852998 A CN 201410852998A CN 104538352 A CN104538352 A CN 104538352A
- Authority
- CN
- China
- Prior art keywords
- film transistor
- semiconductor layer
- insulating barrier
- via hole
- amorphous silicon
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000000758 substrate Substances 0.000 title claims abstract description 183
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 41
- 239000010409 thin film Substances 0.000 claims abstract description 181
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 133
- 229920005591 polysilicon Polymers 0.000 claims abstract description 132
- 229910044991 metal oxide Inorganic materials 0.000 claims abstract description 125
- 150000004706 metal oxides Chemical group 0.000 claims abstract description 125
- 229910021417 amorphous silicon Inorganic materials 0.000 claims abstract description 119
- 238000000034 method Methods 0.000 claims abstract description 84
- 239000004065 semiconductor Substances 0.000 claims description 187
- 239000005300 metallic glass Substances 0.000 claims description 36
- 239000010408 film Substances 0.000 claims description 33
- 238000000059 patterning Methods 0.000 claims description 24
- 238000002425 crystallisation Methods 0.000 claims description 23
- 230000008025 crystallization Effects 0.000 claims description 23
- 239000000463 material Substances 0.000 claims description 11
- 239000007790 solid phase Substances 0.000 claims description 5
- 239000002210 silicon-based material Substances 0.000 claims description 4
- 238000005499 laser crystallization Methods 0.000 claims description 3
- 230000004888 barrier function Effects 0.000 claims 53
- 239000012528 membrane Substances 0.000 claims 5
- 230000002093 peripheral effect Effects 0.000 abstract description 39
- 238000007715 excimer laser crystallization Methods 0.000 abstract description 9
- 238000010586 diagram Methods 0.000 description 32
- 239000011810 insulating material Substances 0.000 description 22
- 238000000151 deposition Methods 0.000 description 9
- 239000007769 metal material Substances 0.000 description 8
- 150000001875 compounds Chemical class 0.000 description 7
- 150000004767 nitrides Chemical class 0.000 description 7
- 238000004544 sputter deposition Methods 0.000 description 6
- 238000002207 thermal evaporation Methods 0.000 description 6
- 238000005229 chemical vapour deposition Methods 0.000 description 5
- 239000004020 conductor Substances 0.000 description 5
- 238000000137 annealing Methods 0.000 description 2
- 230000009286 beneficial effect Effects 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 238000005224 laser annealing Methods 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 229920002120 photoresistant polymer Polymers 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 238000005260 corrosion Methods 0.000 description 1
- 230000007797 corrosion Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- RHZWSUVWRRXEJF-UHFFFAOYSA-N indium tin Chemical compound [In].[Sn] RHZWSUVWRRXEJF-UHFFFAOYSA-N 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 239000004973 liquid crystal related substance Substances 0.000 description 1
- 238000002844 melting Methods 0.000 description 1
- 230000008018 melting Effects 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 238000002360 preparation method Methods 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
- H10D86/40—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs
- H10D86/421—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs having a particular composition, shape or crystalline structure of the active layer
- H10D86/423—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs having a particular composition, shape or crystalline structure of the active layer comprising semiconductor materials not belonging to the Group IV, e.g. InGaZnO
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
- H10D86/01—Manufacture or treatment
- H10D86/021—Manufacture or treatment of multiple TFTs
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
- H10D86/40—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
- H10D86/40—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs
- H10D86/60—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs wherein the TFTs are in active matrices
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Thin Film Transistor (AREA)
Abstract
本发明公开了一种阵列基板及其制造方法、显示装置，其中，该阵列基板包括：第一薄膜晶体管和第二薄膜晶体管，第一薄膜晶体管和第二薄膜晶体管形成于衬底基板的上方，第一薄膜晶体管为多晶硅薄膜晶体管，第二薄膜晶体管为金属氧化物薄膜晶硅管或非晶硅薄膜晶体管，第一薄膜晶体管位于阵列基板的周边区域，第二薄膜晶体管位于阵列基板的显示区域。本发明的技术方案可有效的解决多晶硅薄膜晶体管无法应用于6G以上的大尺寸显示面板的生产的问题，彻底突破准分子激光晶化工艺瓶颈的限制，有非常高的应用价值。
Description
技术领域
本发明涉及显示技术领域，特别涉及阵列基板及其制造方法、显示装置。
背景技术
随着显示面板的尺寸不断地增大，驱动电路的频率不断地提高，显示面板的周边区域的集成度也会相应提高，现有的非晶硅薄膜晶体管电子迁移率很难满足工作要求。为此，生产厂商将显示面板中的非晶硅薄膜晶体管替换为电子迁移率较高的多晶硅薄膜晶体管。
现有技术在制备多晶硅层时，往往采用如下三种技术进行制备：固相晶化(Solid Phase Crystallization，简称SPC)、金属诱导横向晶化(Metal-Induced Lateral Crystallization，简称MILC)和准分子激光退火(Excimer Laser Anneal，简称准分子激光晶化)。其中，在利用准分子激光退火工艺制备多晶硅的过程中，由于熔化结晶过程非常短,对衬底的热冲击很小,可使用不耐高温的廉价玻璃甚至塑料衬底等特点，从而受到了广大面板生产厂商的青睐。
然而，在进行6G以上的大尺寸显示面板加工时，受到激光脉冲宽幅的限制，会使得制备出的多晶硅层的均一性较差，从而直接影响到了薄膜晶体管的均一性，进而影响到显示面板的画面显示。因此，多晶硅薄膜晶体管不再适合于6G以上的大尺寸显示面板的生产。
发明内容
本发明提供一种阵列基板及其制造方法、显示装置，可有效地解决多晶硅薄膜晶体管无法应用于6G以上的大尺寸显示面板的生产的问题。
为实现上述目的，本发明提供了一种阵列基板的制造方法，包括：
在衬底基板的上方形成第一薄膜晶体管和第二薄膜晶体管，所述第一薄膜晶体管为多晶硅薄膜晶体管，所述第二薄膜晶体管为金属氧化物薄膜晶体管或非晶硅薄膜晶体管，所述第一薄膜晶体管位于所述阵列基板的周边区域，所述第二薄膜晶体管位于所述阵列基板的显示区域。
可选地，所述第二薄膜晶体管为金属氧化物薄膜晶体管，所述第一薄膜晶体管包括：多晶硅半导体层，所述第二薄膜晶体管包括：金属氧化半导体层，所述金属氧化物半导体层的材料为非晶金属氧化物；
所述在所述衬底基板的上方形成第一薄膜晶体管和第二薄膜晶体管的步骤具体包括：
在所述衬底基板的上方沉积一层非晶硅薄膜；
对所述非晶硅薄膜进行构图工艺，以在所述阵列基板的边缘区域形成非晶硅图形；
对所述非晶硅图形进行结晶工艺处理，以使所述非晶硅图形转化为多晶硅图形，所述多晶硅图形构成所述多晶硅半导体层；
在所述多晶硅半导体层和所述衬底基板的上方形成所述第一绝缘层；
在所述第一绝缘层的上方沉积一层非晶金属氧化物薄膜；
对所述非晶金属氧化物薄膜进行构图工艺，以在所述阵列基板的显示区域形成非晶金属氧化物图形，所述非晶金属氧化物图形构成所述金属氧化半导体层。
可选地，所述第二薄膜晶体管为金属氧化物薄膜晶体管，所述第一薄膜晶体管包括：多晶硅半导体层，所述第二薄膜晶体管包括：金属氧化半导体层，所述金属氧化物半导体层的材料为结晶金属氧化物；
所述在所述衬底基板的上方形成第一薄膜晶体管和第二薄膜晶体管的步骤具体包括：
在所述衬底基板的上方沉积一层非晶硅薄膜；
对所述非晶硅薄膜进行构图工艺，以在所述阵列基板的边缘区域形成非晶硅图形；
在所述非晶硅图形和所述衬底基板的上方形成所述第一绝缘层；
在所述第一绝缘层的上方沉积一层非晶金属氧化物薄膜；
对所述非晶金属氧化物薄膜进行构图工艺，以在所述阵列基板的显示区域形成非晶金属氧化物图形；
对所述非晶硅图形和所述非晶金属氧化物图形进行结晶工艺处理，以使所述非晶硅图形转化为多晶硅图形，所述非晶金属氧化物图形转化为结晶金属氧化物图形，所述多晶硅图形构成所述多晶硅半导体层，所述结晶金属氧化物图形构成所述金属氧化物半导体层。
可选地，所述第一薄膜晶体管还包括：第一栅极、第一源极和第一漏极，所述第二薄膜晶体管还包括：第二栅极、第二源极和第二漏极；
形成金属氧化物半导体层的步骤之后还包括：
在所述金属氧化物半导体层和所述第一绝缘层的上方形成第二绝缘层；
在所述第二绝缘层的上方形成第一栅极和第二栅极，所述第一栅极位于所述阵列基板的周边区域，所述第二栅极位于所述阵列基板的显示区域；
在所述第一栅极、所述第二栅极和所述第二绝缘层的上方形成第三绝缘层；
在所述第一绝缘层、所述第二绝缘层和所述第三绝缘层上对应所述多晶硅半导体层的区域形成第一过孔，以及在所述第二绝缘层和所述第三绝缘层上对应所述金属氧化物半导体层的区域形成第二过孔；
在所述第三绝缘层的上方形成第一源极、第一漏极、第二源极和第二漏极，所述第一源极和所述第一漏极通过所述第一过孔与所述多晶硅半导体层连接，所述第二源极和所述第二漏极通过所述第二过孔与所述金属氧化物半导体层连接；
在所述第一源极、所述第一漏极、所述第二源极、所述第二漏极和所述第三绝缘层的上方形成第四绝缘层，所述第四绝缘层上对应所述第一漏极的区域形成有第三过孔，所述第四绝缘层上对应所述第二漏极的区域形成有第四过孔；
在所述第四绝缘层的上方形成第一像素电极和第二像素电极，所述第一像素电极通过所述第三过孔与所述第一漏极连接，所述第二像素电极通过所述第四过孔与所述第二漏极连接。
可选地，所述第二薄膜晶体管为非晶硅薄膜晶体管，所述第一薄膜晶体管包括：多晶硅半导体层，所述第二薄膜晶体管包括：非晶硅半导体层；
所述在所述衬底基板的上方形成第一薄膜晶体管和第二薄膜晶体管的步骤具体包括：
在所述衬底基板的上方沉积一层非晶硅薄膜；
对所述非晶硅材料进行构图工艺，以在所述阵列基板的边缘区域和显示区域均形成非晶硅图形，位于所述衬底基板的显示区域的非晶硅图形构成非晶硅半导体层；
对位于所述衬底基板的周边区域的非晶硅图形进行结晶工艺处理，以使位于所述衬底基板的周边区域的非晶硅图形转化为多晶硅图形，位于所述衬底基板的周边区域的多晶硅图形构成所述多晶硅半导体层。
可选地，所述第一薄膜晶体管还包括：第一栅极、第一源极和第一漏极，所述第二薄膜晶体管还包括：第二栅极、第二源极和第二漏极；
形成多晶硅半导体层的步骤之后还包括：
在所述非晶硅半导体层、所述多晶硅半导体层和所述衬底基板的上方形成第五绝缘层；
在所述第五绝缘层的上方形成第一栅极和第二栅极，所述第一栅极位于所述阵列基板的周边区域，所述第二栅极位于所述阵列基板的显示区域；
在所述第一栅极、所述第二栅极和所述第五绝缘层的上方形成第六绝缘层；
在所述第五绝缘层和所述第六绝缘层上对应所述多晶硅半导体层的区域形成第五过孔，以及在所述第五绝缘层和第六绝缘层上对应所述非晶硅半导体层的区域形成第六过孔；
在所述第六绝缘层的上方形成第一源极、第一漏极、第二源极和第二漏极，所述第一源极和所述第一漏极通过所述第五过孔与所述多晶硅半导体层连接，所述第二源极和所述第二漏极通过所述第六过孔与所述非晶硅半导体层连接；
在所述第一源极、所述第一漏极、所述第二源极、所述第二漏极和所述第六绝缘层的上方形成第七绝缘层，所述第七绝缘层上对应所述第一漏极的区域形成有第七过孔，所述第七绝缘层上对应所述第二漏极的区域形成有第八过孔；
在所述第七绝缘层的上方形成第一像素电极和第二像素电极，所述第一像素电极通过所述第七过孔与所述第一漏极连接，所述第二像素电极通过所述第八过孔与所述第二漏极连接。
可选地，所述结晶工艺处理包括：固相晶化处理、激光晶化工艺或者热退火工艺。
为实现上述目的，本发明还提供一种阵列基板，包括：第一薄膜晶体管和第二薄膜晶体管，所述第一薄膜晶体管和所述第二薄膜晶体管形成于衬底基板的上方，所述第一薄膜晶体管为多晶硅薄膜晶体管，所述第二薄膜晶体管为金属氧化物薄膜晶体管或非晶硅薄膜晶体管，所述第一薄膜晶体管位于所述阵列基板的周边区域，所述第二薄膜晶体管位于所述阵列基板的显示区域。
可选地，所述第二薄膜晶体管为金属氧化物薄膜晶体管，所述阵列基板具体包括：
多晶硅半导体层，所述多晶硅半导体层形成于所述衬底基板的上方，所述多晶硅半导体层位于所述阵列基板的周边区域；
第一绝缘层，所述第一绝缘层形成于所述多晶硅半导体层和所述衬底基板的上方；
金属氧化物半导体层，所述金属氧化物半导体层形成于所述第一绝缘层的上方，所述金属氧化物半导体层位于所述阵列基板的显示区域；
第二绝缘层，所述第二绝缘层形成于所述第一绝缘层和所述金属氧化物半导体层的上方；
第一栅极和第二栅极，所述第一栅极和所述第二栅极形成于所述第二绝缘层的上方，第一栅极位于所述阵列基板的周边区域，所述第二栅极位于所述阵列基板的显示区域；
第三绝缘层，所述第三绝缘层形成于所述第一栅极、所述第二栅极和所述第二绝缘层的上方，所述第一绝缘层、所述第二绝缘层和所述第三绝缘层上对应所述多晶硅半导体层的区域形成有第一过孔，所述第二绝缘层和所述第三绝缘层上对应所述金属氧化物半导体层的区域形成有第二过孔；
第一源极、第一漏极、第二源极和第二漏极，所述第一源极、所述第一漏极、所述第二源极和所述第二漏极形成于所述第三绝缘层的上方，所述第一源极和所述第一漏极通过所述第一过孔与所述多晶硅半导体层连接，所述第二源极和所述第二漏极通过所述第二过孔与所述金属氧化物半导体层连接；
第四绝缘层，所述第四绝缘层形成于所述第一源极、所述第一漏极、所述第二源极、所述第二漏极和所述第三绝缘层的上方，所述第四绝缘层上对应所述第一漏极的区域形成有第三过孔，所述第四绝缘层上对应所述第二漏极的区域形成有第四过孔
第一像素电极和第二像素电极，所述第一像素电极和所述第二像素电极形成于所述第四绝缘层的上方，所述第一像素电极通过所述第三过孔与所述第一漏极连接，所述第二像素电极通过所述第四过孔与所述第二漏极连接。
可选地，所述金属氧化物半导体层的材料为结晶金属氧化物。
可选地，所述第二薄膜晶体管为非晶硅薄膜晶体管，所述阵列基板具体包括：
多晶硅半导体层，所述多晶硅半导体层形成于所述衬底基板的上方，所述多晶硅半导体层位于阵列基板的周边区域；
非晶硅半导体层，所述非晶硅半导体层形成于所述衬底基板的上方，所述非晶硅半导体层位于阵列基板的显示区域；
第五绝缘层，所述第五绝缘层形成于所述非晶硅半导体层、所述多晶硅半导体层和所述衬底基板的上方；
第一栅极和第二栅极，所述第一栅极和所述第二栅极形成于所述第五绝缘层的上方，所述第一栅极位于所述阵列基板的周边区域，所述第二栅极位于所述阵列基板的显示区域；
第六绝缘层，所述第六绝缘层形成于所述第一栅极、所述第二栅极和所述第五绝缘层的上方，所述第五绝缘层和所述第六绝缘层上对应所述多晶硅半导体层的区域形成有第五过孔，所述第五绝缘层和第六绝缘层上对应所述非晶硅半导体层的区域形成有第六过孔；
第一源极、第一漏极、第二源极和第二漏极，所述第一源极、所述第一漏极、所述第二源极和所述第二漏极形成于所述第六绝缘层的上方，所述第一源极和所述第一漏极通过所述第五过孔与所述多晶硅半导体层连接，所述第二源极和所述第二漏极通过所述第六过孔与所述非晶硅半导体层连接；
第七绝缘层，所述第七绝缘层形成于所述第一源极、所述第一漏极、所述第二源极、所述第二漏极和所述第六绝缘层的上方，所述第七绝缘层上对应所述第一漏极的区域形成有第七过孔，所述第七绝缘层上对应所述第二漏极的区域形成有第八过孔；
第一像素电极和第二像素电极，所述第一像素电极和所述第二像素电极形成于所述第七绝缘层的上方，所述第一像素电极通过所述第七过孔与所述第一漏极连接，所述第二像素电极通过所述第八过孔与所述第二漏极连接。
为实现上述目的，本发明还提供一种显示装置，包括：阵列基板，所述阵列基板采用上述的阵列基板。
本发明具有以下有益效果：
本发明实施例二提供了一种阵列基板及其制造方法、显示装置，其中，该阵列基板包括：第一薄膜晶体管和第二薄膜晶体管，第一薄膜晶体管和第二薄膜晶体管形成于衬底基板的上方，第一薄膜晶体管为多晶硅薄膜晶体管，第二薄膜晶体管为金属氧化物薄膜晶硅管或非晶硅薄膜晶体管，第一薄膜晶体管位于阵列基板的周边区域，第二薄膜晶体管位于阵列基板的显示区域。本发明的技术方案可有效的解决多晶硅薄膜晶体管无法应用于6G以上的大尺寸显示面板的生产的问题，彻底突破准分子激光晶化工艺瓶颈的限制，有非常高的应用价值。
附图说明
图1为本发明实施例一提供的阵列基板的截面示意图；
图2为图1所示阵列基板的制造方法的流程图；
图3a为在衬底基板的上方形成非晶硅图形的示意图；
图3b为在非晶硅图形和衬底基板的上方形成第一绝缘层的示意图；
图3c为对非晶硅图形和非晶金属氧化物图形进行结晶工艺后的示意图；
图3d为在金属氧化物半导体层和第一绝缘层的上方形成第二绝缘层的示意图；
图3e为在第二绝缘层的上方形成第一栅极和第二栅极的示意图；
图3f为在第一栅极、第二栅极和第二绝缘层的上方形成第三绝缘层的示意图；
图3g为在各绝缘层上形成第一过孔和第二过孔的示意图；
图3h为在第三绝缘层的上方形成第一源极、第一漏极、第二源极和第二漏极的示意图；
图3i为在第一源极、第一漏极、第二源极、第二漏极和第三绝缘层的上方形成第四绝缘层的示意图；
图4为本发明实施例一提供的阵列基板的截面示意图；
图5为图4所示阵列基板的制造方法的流程图；
图6a为在衬底基板的上方形成非晶硅半导体层和多晶硅半导体层的示意图；
图6b为在非晶硅半导体层、多晶硅半导体层和衬底基板的上方形成第五绝缘层的示意图；
图6c为在第五绝缘层的上方形成第一栅极和第二栅极的示意图；
图6d为在第一栅极、第二栅极和第五绝缘层的上方形成第六绝缘层的示意图；
图6e为在第五绝缘层、第六绝缘层上形成第五过孔和第六过孔的示意图；
图6f为在第六绝缘层的上方形成第一源极、第一漏极、第二源极和第二漏极的示意图；
图6g为在第一源极、第一漏极、第二源极、第二漏极和第六绝缘层的上方形成第七绝缘层的示意图。
具体实施方式
为使本领域的技术人员更好地理解本发明的技术方案，下面结合附图对本发明提供的一种阵列基板及其制造方法、显示装置进行详细描述。
实施例一
图1为本发明实施例一提供的阵列基板的截面示意图，如图1所示，该阵列基板包括：第一薄膜晶体管A和第二薄膜晶体管B，第一薄膜晶体管A和第二薄膜晶体管B形成于衬底基板1的上方，第一薄膜晶体管A为多晶硅薄膜晶体管，第二薄膜晶体管B为金属氧化物薄膜晶体管，第一薄膜晶体管A位于阵列基板的周边区域，第二薄膜晶体管位于阵列基板的显示区域B。
在本实施例中，一方面，将电子迁移率相对较高的多晶硅薄膜晶体管(电子迁移率在30cm2/Vs左右)设置在阵列基板的周边区域，可以满足大尺寸显示面板的周边区域对元器件的电子迁移率的高要求。另一方面，由于该多晶硅薄膜晶体管仅设置在阵列基板的周边区域，且该周边区域的尺寸较小，因此在对非晶硅进行晶化的过程中，现有的准分子激光晶化工艺可以充分的满足均一性要求。此外，在大尺寸显示面板的显示区域中，对用于驱动像素单元进行像素显示的薄膜晶体管的电子迁移率的要求交低，金属氧化物薄膜晶体管(电子迁移率在10cm2/Vs)的电子迁移率足以满足像素单元的驱动要求。本发明的技术方案，可有效地解决多晶硅薄膜晶体管无法应用于6G以上的大尺寸显示面板的生产的问题，彻底突破准分子激光晶化工艺瓶颈的限制，有非常高的应用价值。
在本实施例中，该阵列基板具体包括：多晶硅半导体层2、第一绝缘层3、金属氧化物半导体层4、第二绝缘层5、第一栅极6、第二栅极7、第三绝缘层8、第一源极11、第一漏极12、第二源极13、第二漏极14、第四绝缘层16、第一像素电极18和第二像素电极19。其中，多晶硅半导体层2形成于衬底基板1的上方，多晶硅半导体层2位于阵列基板的周边区域；第一绝缘层3形成于多晶硅半导体层2和衬底基板1的上方；金属氧化物半导体层4形成于第一绝缘层3的上方，金属氧化物半导体层4位于阵列基板的显示区域；第二绝缘层5形成于第一绝缘层3和金属氧化物半导体层4的上方；第一栅极6和第二栅极7形成于第二绝缘层的上方，第一栅极6位于阵列基板的周边区域，第二栅极7位于阵列基板的显示区域；第三绝缘层8形成于第一栅极6、第二栅极7和第二绝缘层5的上方，第一绝缘层3、第二绝缘层5和第三绝缘层8上对应多晶硅半导体层2的区域形成有第一过孔9，第二绝缘层5和第三绝缘层8上对应金属氧化物半导体层4的区域形成有第二过孔10；第一源极11、第一漏极12、第二源极13和第二漏极14形成于第三绝缘层的上方，第一源极11和第一漏12极通过第一过孔9与多晶硅半导体层2连接，第二源极13和第二漏极14通过第二过孔10与金属氧化物半导体层4连接；第四绝缘层15形成于第一源极11、第一漏极12、第二源极13、第二漏极14和第三绝缘层8的上方，第四绝缘层15上对应第一漏极12的区域形成有第三过孔16，第四绝缘层15上对应第二漏极14的区域形成有第四过孔17；第一像素电极18和第二像素电极19形成于第四绝缘层15的上方，第一像素电极18通过第三过孔16与第一漏极12连接，第二像素电极19通过第四过孔17与第二漏极14连接。
需要说明的是，本实施例中的多晶硅半导体层2、第一栅极6、第一源极11和第一漏极12构成多晶硅薄膜晶体管，金属氧化物半导体层4、第二栅极8、第二源极13和第二漏极14构成金属氧化物薄膜晶体管，各绝缘层是为了配合加工过程的需要而进行相应的设置。
此外，本实施例中，金属氧化物半导体层4的材料具体可以为非晶金属氧化物半导体或结晶金属氧化物半导体。
本发明实施例一还提供了一种制备阵列基板的制造方法，该制造方法包括：
步骤S1:在衬底基板的上方形成第一薄膜晶体管和第二薄膜晶体管，第一薄膜晶体管为多晶硅薄膜晶体管，第二薄膜晶体管为金属氧化物薄膜晶体管，第一薄膜晶体管位于阵列基板的周边区域，第二薄膜晶体管位于阵列基板的显示区域。
通过步骤S1可制备出图1所示的阵列基板。下面将结合附图以对图1所示的阵列基板的具体制造过程的进行详细描述。此外，在下述的内容中，以金属氧化物薄膜晶体管内的金属氧化物半导体层4的材料为结晶金属氧化物为例进行描述。
图2为图1所示阵列基板的制造方法的流程图，如图2所示，步骤S1具体包括：
步骤101：在衬底基板的上方沉积一层非晶硅薄膜。
步骤102：对非晶硅薄膜进行构图工艺，以在阵列基板的边缘区域形成非晶硅图形。
图3a为在衬底基板的上方形成非晶硅图形的示意图，如图3a所示，在步骤101和步骤102中，首先，通过化学气相沉积方法在衬底基板1上沉积一层非晶硅材料；然后，对非晶硅薄膜进行构图工艺，以在阵列基板的边缘区域形成非晶硅图形28。
步骤103：在非晶硅图形和衬底基板的上方形成第一绝缘层。
图3b为在非晶硅图形和衬底基板的上方形成第一绝缘层的示意图，如图3b所示，通过化学气相沉积方法在非晶硅图形28和衬底基板1的上方沉积一层第一绝缘材料，以构成第一绝缘层3，该第一绝缘材料可以选用氧化物、氮化物或者氧氮化合物。
步骤104：在第一绝缘层的上方沉积一层非晶金属氧化物薄膜。
步骤105：对非晶金属氧化物薄膜进行构图工艺，以在阵列基板的显示区域形成非晶金属氧化物图形。
步骤106：对非晶硅图形和非晶金属氧化物图形进行结晶工艺处理，以使非晶硅图形转化为多晶硅图形，非晶金属氧化物图形转化为结晶金属氧化物图形。
图3c为对非晶硅图形和非晶金属氧化物图形进行结晶工艺后的示意图，如图3c所示，在步骤104～步骤106中，首先，通过溅射或热蒸发的方法在第一绝缘层3的上方沉积一层非晶金属氧化物材料；然后，对该非晶金属氧化物材料进行构图工艺以形成非晶金属氧化物图形，该非晶金属氧化物半导体图形位于阵列基板的显示区域；最后，对当前的整个基板进行结晶工艺处理，以使得基板中的非晶硅图形28转化为多晶硅图形，非晶金属氧化物图形转化为结晶金属氧化物图形，其中多晶硅图形构成多晶硅半导体层2，结晶金属氧化物图形构成金属氧化物半导体层4。
可选地，该结晶工艺处理可以为：固相晶化处理、激光晶化工艺或者热退火工艺。
需要说明的是，由结晶金属氧化物所构成的金属氧化物半导体层4有较强的稳定性和抗腐蚀性，从而能有效避免后续的工艺中对金属氧化物半导体层的影响。
此外，本实施例中将制备多晶硅半导体层2过程中的结晶工艺与制备金属氧化物半导体层4过程中的结晶工艺在同一次工序中完成，从而能有效的减少生产流程，缩短生产周期，进而提升产线效率。
步骤107：在金属氧化物半导体层和第一绝缘层的上方形成第二绝缘层。
图3d为在金属氧化物半导体层和第一绝缘层的上方形成第二绝缘层的示意图，如图3d所示，通过化学气相沉积方法在金属氧化物半导体层4和第一绝缘层3的上方沉积一层第二绝缘材料，以构成第二绝缘层5。其中，该第二绝缘材料可以选用氧化物、氮化物或者氧氮化合物。
步骤108：在第二绝缘层的上方形成第一栅极和第二栅极，第一栅极位于阵列基板的周边区域，第二栅极位于阵列基板的显示区域。
图3e为在第二绝缘层的上方形成第一栅极和第二栅极的示意图，如图3e所示，首先，通过溅射或热蒸发的方法在第二绝缘层5的上方沉积一层栅金属材料；然后，对栅金属材料进行一次构图工艺以形成第一栅极6和第二栅极7。其中，第一栅极6位于阵列基板的周边区域，第二栅极7位于阵列基板的显示区域。
步骤109：在第一栅极、第二栅极和第二绝缘层的上方形成第三绝缘层。
图3f为在第一栅极、第二栅极和第二绝缘层的上方形成第三绝缘层的示意图，如图3f所示，通过化学气相沉积方法在第一栅极6、第二栅极7和第二绝缘层5的上方沉积一层第三绝缘材料，以构成第三绝缘层8。其中，该第三绝缘材料可以选用氧化物、氮化物或者氧氮化合物。
步骤110：在第一绝缘层、第二绝缘层和第三绝缘层上对应多晶硅半导体层的区域形成第一过孔，以及在第二绝缘层和第三绝缘层上对应金属氧化物半导体层的区域形成第二过孔。
图3g为在各绝缘层上形成第一过孔和第二过孔的示意图，如图3g所示，通过一次构图工艺以在第一绝缘层3、第二绝缘层5和第三绝缘层8上对应多晶硅半导体层2的区域形成第一过孔9，同时在第二绝缘层6和第三绝缘层8上对应金属氧化物半导体层4的区域形成第二过孔10。
步骤111：在第三绝缘层的上方形成第一源极、第一漏极、第二源极和第二漏极，第一源极和第一漏极通过第一过孔与多晶硅半导体层连接，第二源极和第二漏极通过第二过孔与金属氧化物半导体层连接。
图3h为在第三绝缘层的上方形成第一源极、第一漏极、第二源极和第二漏极的示意图，如图3h所示，首先，通过溅射或热蒸发的方法在第三绝缘层8的上方沉积一层源漏金属材料；然后，对源漏金属材料进行一次构图工艺以形成第一源极11、第一漏极12、第二源极13和第二漏极14。其中第一源极11和第一漏极12通过第一过孔9与多晶硅半导体层2连接，第二源极13和第二漏极14通过第二过孔10与金属氧化物半导体层4连接。
步骤112：在第一源极、第一漏极、第二源极、第二漏极和第三绝缘层的上方形成第四绝缘层，第四绝缘层上对应第一漏极的区域形成有第三过孔，第四绝缘层上对应第二漏极的区域形成有第四过孔。
图3i为在第一源极、第一漏极、第二源极、第二漏极和第三绝缘层的上方形成第四绝缘层的示意图，如图3i所示，首先，通过化学气相沉积方法在第一源极11、第一漏极12、第二源极13、第二漏极14和第三绝缘层8的上方沉积一层第四绝缘材料；然后对第四绝缘材料进行一次构图工艺，以在第四绝缘材料上对应第一漏极12的区域形成第三过孔16，对应第二漏极14的区域形成第四过孔17，余下的第四绝缘材料以构成第四绝缘层15。其中，该第四绝缘材料可以选用氧化物、氮化物或者氧氮化合物。
步骤113：在第四绝缘层的上方形成第一像素电极和第二像素电极，第一像素电极通过第三过孔与第一漏极连接，第二像素电极通过第四过孔与第二漏极连接。
参见图1，首先，通过溅射或热蒸发的方法沉积在第四绝缘层15的上方沉积一层透明导电材料；然后，对透明导电材料进行一次构图工艺以形成第一像素电极18和第二像素电极19。其中，第一像素电极18通过第三过孔16与第一漏极12连接，第二像素19电极通过第四过孔17与第二漏极14连接，可选地，该透明导电材料为氧化铟锡(化学式ITO)。流程结束。
需要说明的是，当金属氧化物薄膜晶体管内的金属氧化物半导体层4的材料为非晶金属氧化物时，对非晶硅图形进行结晶工艺处理以形成多晶硅图形的步骤(步骤106)必须在沉积一层非晶金属氧化物的步骤(步骤104)之前执行，以防止非晶金属氧化物转化为多晶硅氧化物，其具体过程此处不再详细描述。
此外，本申请中的构图工艺包括了光刻胶涂敷、曝光、显影、刻蚀、光刻胶剥离等工艺步骤。
本发明实施例一提供了一种阵列基板及其制造方法，其中，该阵列基板包括：第一薄膜晶体管和第二薄膜晶体管，第一薄膜晶体管和第二薄膜晶体管形成于衬底基板的上方，第一薄膜晶体管为多晶硅薄膜晶体管，第二薄膜晶体管为金属氧化物薄膜晶体管，第一薄膜晶体管位于阵列基板的周边区域，第二薄膜晶体管位于阵列基板的显示区域。本发明的技术方案可有效的解决多晶硅薄膜晶体管无法应用于6G以上的大尺寸显示面板的生产的问题，彻底突破准分子激光晶化工艺瓶颈的限制，有非常高的应用价值。
实施例二
图4为本发明实施例一提供的阵列基板的截面示意图，如图4所示，该阵列基板包括：第一薄膜晶体管C和第二薄膜晶体管D，第一薄膜晶体管C和第二薄膜晶体管D形成于衬底基板1的上方，第一薄膜晶体管C为多晶硅薄膜晶体管，第二薄膜晶体管D为非晶硅薄膜晶体管，第一薄膜晶体管C位于阵列基板的周边区域，第二薄膜晶体管D位于阵列基板的显示区域。
在本实施例中，一方面，将电子迁移率相对较高的多晶硅薄膜晶体管设置在阵列基板的周边区域，可以满足大尺寸显示面板的周边区域对元器件的电子迁移率的高要求。另一方面，由于该多晶硅薄膜晶体管仅设置在阵列基板的周边区域，且该周边区域的尺寸较小，因此在对非晶硅进行晶化的过程中，现有的准分子激光晶化工艺可以充分的满足均一性要求。此外，在大尺寸显示面板的显示区域中，对用于驱动像素单元进行像素显示的薄膜晶体管的电子迁移率的要求交底，非晶硅薄膜晶体管(电子迁移率在0.5cm2/Vs左右)的电子迁移率足以满足像素单元的驱动要求。本发明的技术方案，可有效地解决多晶硅薄膜晶体管无法应用于6G以上的大尺寸显示面板的生产的问题，彻底突破准分子激光晶化工艺瓶颈的限制，有非常高的应用价值。
在本实施例中，该阵列基板具体包括：多晶硅半导体层2、非晶硅半导体层20、第五绝缘层21、第一栅极6、第二栅极7、第六绝缘层22、第一源极11、第一漏极12、第二源极13、第二漏极14、第七绝缘层25、第一像素电极18和第二像素电极19。其中，多晶硅半导体层2形成于衬底基板1的上方，多晶硅半导体层2位于阵列基板的周边区域；非晶硅半导体层20形成于衬底基板1的上方，非晶硅半导体层20位于阵列基板的显示区域；第五绝缘层21形成于非晶硅半导体层20、多晶硅半导体层2和衬底基板1的上方；第一栅极6和第二栅极7形成于第五绝缘层21的上方，第一栅极6位于阵列基板的周边区域，第二栅极7位于阵列基板的显示区域；第六绝缘层22形成于第一栅极6、第二栅极7和第五绝缘层21的上方，第五绝缘层21和第六绝缘层22上对应多晶硅半导体层2的区域形成有第五过孔23，第五绝缘层21和第六绝缘层22上对应非晶硅半导体层20的区域形成有第六过孔24；第一源极11、第一漏极12、第二源极13和第二漏极14形成于第六绝缘层22的上方，第一源极11和第一漏极12通过第五过孔23与多晶硅半导体层2连接，第二源极13和第二漏极14通过第六过孔24与非晶硅半导体层20连接；第七绝缘层25形成于第一源极11、第一漏极12、第二源极13、第二漏极14和第六绝缘层22的上方，第七绝缘层25上对应第一漏极12的区域形成有第七过孔26，第七绝缘层25上对应第二漏极14的区域形成有第八过孔27；第一像素电极18和第二像素电极19形成于第七绝缘层25的上方，第一像素电极18通过第七过孔26与第一漏极12连接，第二像素电极19通过第八过孔27与第二漏极14连接。
需要说明的是，本实施例中的多晶硅半导体层2、第一栅极6、第一源极11和第一漏极12构成多晶硅薄膜晶体管，非晶硅半导体层20、第二栅极7、第二源极13和第二漏极14构成非晶硅薄膜晶体管，各绝缘层是为了配合加工过程的需要而进行相应的设置。
本发明实施例二还提供了一种制备阵列基板的制造方法，该制造方法包括：
步骤S2:在衬底基板1的上方形成第一薄膜晶体管和第二薄膜晶体管，第一薄膜晶体管为多晶硅薄膜晶体管，第二薄膜晶体管为非晶硅薄膜晶体管，第一薄膜晶体管位于阵列基板的周边区域，第二薄膜晶体管位于阵列基板的显示区域。
通过步骤S2可制备出图4所示的阵列基板。下面将结合附图以对图4所示的阵列基板的具体制造过程的进行详细描述。
图5为图4所示阵列基板的制造方法的流程图，如图5所示，步骤S2具体包括：
步骤201：在衬底基板的上方形成非晶硅半导体层和多晶硅半导体层，非晶硅半导体层位于阵列基板的显示区域，多晶硅半导体层位于阵列基板的周边区域。
图6a为在衬底基板的上方形成非晶硅半导体层和多晶硅半导体层的示意图，如图6a所示，步骤201具体包括：
步骤2011：在衬底基板的上方沉积一层非晶硅材料。
步骤2012：对非晶硅材料进行构图工艺，以在阵列基板的边缘区域和显示区域均形成非晶硅图形，位于衬底基板的显示区域的非晶硅图形构成非晶硅半导体层。
步骤2013：对位于衬底基板的周边区域的非晶硅图形进行结晶工艺处理，以使位于衬底基板的周边区域的非晶硅图形转化为多晶硅图形，位于衬底基板的周边区域的多晶硅图形构成多晶硅半导体层。
本实施例中将非晶硅半导体层和多晶硅半导体层同步形成可有效的减少生产流程、缩短生产周期、提升产线效率。
步骤202：在非晶硅半导体层、多晶硅半导体层和衬底基板的上方形成第五绝缘层。
图6b为在非晶硅半导体层、多晶硅半导体层和衬底基板的上方形成第五绝缘层的示意图，如图6b所示，通过化学气相沉积方法非晶硅半导体层20、多晶硅半导体层2和衬底基板1的上方沉积一层第五绝缘材料，以构成第五绝缘层21，该第五绝缘材料可以选用氧化物、氮化物或者氧氮化合物。
步骤203：在第五绝缘层的上方形成第一栅极和第二栅极，第一栅极位于阵列基板的周边区域，第二栅极位于阵列基板的显示区域。
图6c为在第五绝缘层21的上方形成第一栅极和第二栅极7的示意图，如图6c所示，首先，通过溅射或热蒸发的方法在第五绝缘层21的上方沉积一层栅金属材料；然后，对栅金属材料进行一次构图工艺以形成第一栅极6和第二栅极7。其中，第一栅极6位于阵列基板的周边区域，第二栅极7位于阵列基板的显示区域。
步骤204：在第一栅极、第二栅极和第五绝缘层的上方形成第六绝缘层。
图6d为在第一栅极、第二栅极和第五绝缘层的上方形成第六绝缘层的示意图，如图6d所示，通过化学气相沉积方法在第一栅极6、第二栅极7和第五绝缘层21的上方沉积一层第六绝缘材料，以构成第六绝缘层22。其中，该第六绝缘材料可以选用氧化物、氮化物或者氧氮化合物。
步骤205：在第五绝缘层和第六绝缘层上对应多晶硅半导体层的区域形成第五过孔，以及在第五绝缘层和第六绝缘层上对应非晶硅半导体层的区域形成第六过孔。
图6e为在第五绝缘层、第六绝缘层上形成第五过孔和第六过孔的示意图，如图3g所示，通过一次构图工艺以在第五绝缘层21和第六绝缘层22上对应多晶硅半导体层2的区域形成第五过孔23，同时在第五绝缘层21和第六绝缘层22上对应非晶硅半导体层20的区域形成第六过孔24。
步骤206：在第六绝缘层的上方形成第一源极、第一漏极、第二源极和第二漏极，第一源极和第一漏极通过第五过孔与多晶硅半导体层连接，第二源极和第二漏极通过第六过孔与非晶硅半导体层连接。
图6f为在第六绝缘层的上方形成第一源极、第一漏极、第二源极和第二漏极的示意图，如图6f所示，首先，通过溅射或热蒸发的方法在第六绝缘层22的上方沉积一层源漏金属材料；然后，对源漏金属材料进行一次构图工艺以形成第一源极11、第一漏极12、第二源极13和第二漏极14。其中第一源极11和第一漏极12通过第五过孔23与多晶硅半导体层2连接，第二源极13和第二漏极14通过第六过孔24与非晶硅半导体层20连接。
步骤207：在第一源极、第一漏极、第二源极、第二漏极和第六绝缘层的上方形成第七绝缘层，第七绝缘层上对应第一漏极的区域形成有第七过孔，第七绝缘层上对应第二漏极的区域形成有第八过孔。
图6g为在第一源极、第一漏极、第二源极、第二漏极和第六绝缘层的上方形成第七绝缘层的示意图，如图6g所示，首先，通过化学气相沉积方法在第一源极11、第一漏极12、第二源极13、第二漏极14和第三绝缘层的上方沉积一层第七绝缘材料；然后，对第七绝缘材料进行一次构图工艺，以在第七绝缘材料上对应第一漏极12的区域形成第七过孔26，对应第二漏极14的区域形成第八过孔27，余下的第七绝缘材料以构成第七绝缘层25。其中，该第七绝缘材料可以选用氧化物、氮化物或者氧氮化合物。
步骤208：在第七绝缘层的上方形成第一像素电极和第二像素电极，第一像素电极通过第七过孔与第一漏极连接，第二像素电极通过第八过孔与第二漏极连接。
参见图4，首先，通过溅射或热蒸发的方法沉积在第七绝缘层25的上方沉积一层透明导电材料；然后，对透明导电材料进行一次构图工艺以形成第一像素电极18和第二像素电极19。其中，第一像素电极18通过第七过孔26与第一漏极12连接，第二像素电极19通过第八过孔27与第二漏极14连接。流程结束。
本发明实施例二提供了一种阵列基板及其制造方法，其中，该阵列基板包括：第一薄膜晶体管和第二薄膜晶体管，第一薄膜晶体管和第二薄膜晶体管形成于衬底基板的上方，第一薄膜晶体管为多晶硅薄膜晶体管，第二薄膜晶体管为非晶硅薄膜晶体管，第一薄膜晶体管位于阵列基板的周边区域，第二薄膜晶体管位于阵列基板的显示区域。本发明的技术方案可有效的解决多晶硅薄膜晶体管无法应用于6G以上的大尺寸显示面板的生产的问题，彻底突破准分子激光晶化工艺瓶颈的限制，有非常高的应用价值。
实施例三
本发明实施例三提供了一种显示装置，该显示装置包括阵列基板，该阵列基板采用上述实施例一或实施例二提供的阵列基板，具体内容可参见上述实施例一和实施例二中的描述，此处不再赘述。
本实施例中的显示装置可以为：液晶面板、电子纸、OLED面板、手机、平板电脑、电视机、显示器、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件。
由于本实施例三提供的显示装置包括上述实施例一或实施例二中的阵列基板，因此本实施例具备上述实施例一或实施例二中所描述的有益技术效果。
可以理解的是，以上实施方式仅仅是为了说明本发明的原理而采用的示例性实施方式，然而本发明并不局限于此。对于本领域内的普通技术人员而言，在不脱离本发明的精神和实质的情况下，可以做出各种变型和改进，这些变型和改进也视为本发明的保护范围。
Claims (12)
1.一种阵列基板的制造方法，其特征在于，包括：
在衬底基板的上方形成第一薄膜晶体管和第二薄膜晶体管，所述第一薄膜晶体管为多晶硅薄膜晶体管，所述第二薄膜晶体管为金属氧化物薄膜晶体管或非晶硅薄膜晶体管，所述第一薄膜晶体管位于所述阵列基板的周边区域，所述第二薄膜晶体管位于所述阵列基板的显示区域。
2.根据权利要求1所述的阵列基板的制造方法，其特征在于，所述第二薄膜晶体管为金属氧化物薄膜晶体管，所述第一薄膜晶体管包括：多晶硅半导体层，所述第二薄膜晶体管包括：金属氧化半导体层，所述金属氧化物半导体层的材料为非晶金属氧化物；
所述在所述衬底基板的上方形成第一薄膜晶体管和第二薄膜晶体管的步骤具体包括：
在所述衬底基板的上方沉积一层非晶硅薄膜；
对所述非晶硅薄膜进行构图工艺，以在所述阵列基板的边缘区域形成非晶硅图形；
对所述非晶硅图形进行结晶工艺处理，以使所述非晶硅图形转化为多晶硅图形，所述多晶硅图形构成所述多晶硅半导体层；
在所述多晶硅半导体层和所述衬底基板的上方形成所述第一绝缘层；
在所述第一绝缘层的上方沉积一层非晶金属氧化物薄膜；
对所述非晶金属氧化物薄膜进行构图工艺，以在所述阵列基板的显示区域形成非晶金属氧化物图形，所述非晶金属氧化物图形构成所述金属氧化半导体层。
3.根据权利要求1所述的阵列基板的制造方法，其特征在于，所述第二薄膜晶体管为金属氧化物薄膜晶体管，所述第一薄膜晶体管包括：多晶硅半导体层，所述第二薄膜晶体管包括：金属氧化半导体层，所述金属氧化物半导体层的材料为结晶金属氧化物；
所述在所述衬底基板的上方形成第一薄膜晶体管和第二薄膜晶体管的步骤具体包括：
在所述衬底基板的上方沉积一层非晶硅薄膜；
对所述非晶硅薄膜进行构图工艺，以在所述阵列基板的边缘区域形成非晶硅图形；
在所述非晶硅图形和所述衬底基板的上方形成所述第一绝缘层；
在所述第一绝缘层的上方沉积一层非晶金属氧化物薄膜；
对所述非晶金属氧化物薄膜进行构图工艺，以在所述阵列基板的显示区域形成非晶金属氧化物图形；
对所述非晶硅图形和所述非晶金属氧化物图形进行结晶工艺处理，以使所述非晶硅图形转化为多晶硅图形，所述非晶金属氧化物图形转化为结晶金属氧化物图形，所述多晶硅图形构成所述多晶硅半导体层，所述结晶金属氧化物图形构成所述金属氧化物半导体层。
4.根据权利要求2或3中所述的阵列基板的制造方法，其特征在于，所述第一薄膜晶体管还包括：第一栅极、第一源极和第一漏极，所述第二薄膜晶体管还包括：第二栅极、第二源极和第二漏极；
形成金属氧化物半导体层的步骤之后还包括：
在所述金属氧化物半导体层和所述第一绝缘层的上方形成第二绝缘层；
在所述第二绝缘层的上方形成第一栅极和第二栅极，所述第一栅极位于所述阵列基板的周边区域，所述第二栅极位于所述阵列基板的显示区域；
在所述第一栅极、所述第二栅极和所述第二绝缘层的上方形成第三绝缘层；
在所述第一绝缘层、所述第二绝缘层和所述第三绝缘层上对应所述多晶硅半导体层的区域形成第一过孔，以及在所述第二绝缘层和所述第三绝缘层上对应所述金属氧化物半导体层的区域形成第二过孔；
在所述第三绝缘层的上方形成第一源极、第一漏极、第二源极和第二漏极，所述第一源极和所述第一漏极通过所述第一过孔与所述多晶硅半导体层连接，所述第二源极和所述第二漏极通过所述第二过孔与所述金属氧化物半导体层连接；
在所述第一源极、所述第一漏极、所述第二源极、所述第二漏极和所述第三绝缘层的上方形成第四绝缘层，所述第四绝缘层上对应所述第一漏极的区域形成有第三过孔，所述第四绝缘层上对应所述第二漏极的区域形成有第四过孔；
在所述第四绝缘层的上方形成第一像素电极和第二像素电极，所述第一像素电极通过所述第三过孔与所述第一漏极连接，所述第二像素电极通过所述第四过孔与所述第二漏极连接。
5.根据权利要求1所述的阵列基板的制造方法，其特征在于，所述第二薄膜晶体管为非晶硅薄膜晶体管，所述第一薄膜晶体管包括：多晶硅半导体层，所述第二薄膜晶体管包括：非晶硅半导体层；
所述在所述衬底基板的上方形成第一薄膜晶体管和第二薄膜晶体管的步骤具体包括：
在所述衬底基板的上方沉积一层非晶硅薄膜；
对所述非晶硅材料进行构图工艺，以在所述阵列基板的边缘区域和显示区域均形成非晶硅图形，位于所述衬底基板的显示区域的非晶硅图形构成非晶硅半导体层；
对位于所述衬底基板的周边区域的非晶硅图形进行结晶工艺处理，以使位于所述衬底基板的周边区域的非晶硅图形转化为多晶硅图形，位于所述衬底基板的周边区域的多晶硅图形构成所述多晶硅半导体层。
6.根据权利要求5所述的阵列基板的制造方法，其特征在于，所述第一薄膜晶体管还包括：第一栅极、第一源极和第一漏极，所述第二薄膜晶体管还包括：第二栅极、第二源极和第二漏极；
形成多晶硅半导体层的步骤之后还包括：
在所述非晶硅半导体层、所述多晶硅半导体层和所述衬底基板的上方形成第五绝缘层；
在所述第五绝缘层的上方形成第一栅极和第二栅极，所述第一栅极位于所述阵列基板的周边区域，所述第二栅极位于所述阵列基板的显示区域；
在所述第一栅极、所述第二栅极和所述第五绝缘层的上方形成第六绝缘层；
在所述第五绝缘层和所述第六绝缘层上对应所述多晶硅半导体层的区域形成第五过孔，以及在所述第五绝缘层和第六绝缘层上对应所述非晶硅半导体层的区域形成第六过孔；
在所述第六绝缘层的上方形成第一源极、第一漏极、第二源极和第二漏极，所述第一源极和所述第一漏极通过所述第五过孔与所述多晶硅半导体层连接，所述第二源极和所述第二漏极通过所述第六过孔与所述非晶硅半导体层连接；
在所述第一源极、所述第一漏极、所述第二源极、所述第二漏极和所述第六绝缘层的上方形成第七绝缘层，所述第七绝缘层上对应所述第一漏极的区域形成有第七过孔，所述第七绝缘层上对应所述第二漏极的区域形成有第八过孔；
在所述第七绝缘层的上方形成第一像素电极和第二像素电极，所述第一像素电极通过所述第七过孔与所述第一漏极连接，所述第二像素电极通过所述第八过孔与所述第二漏极连接。
7.根据权利要求2、3或5所述的阵列基板的制造方法，其特征在于，所述结晶工艺处理包括：固相晶化处理、激光晶化工艺或者热退火工艺。
8.一种阵列基板，其特征在于，包括：第一薄膜晶体管和第二薄膜晶体管，所述第一薄膜晶体管和所述第二薄膜晶体管形成于衬底基板的上方，所述第一薄膜晶体管为多晶硅薄膜晶体管，所述第二薄膜晶体管为金属氧化物薄膜晶体管或非晶硅薄膜晶体管，所述第一薄膜晶体管位于所述阵列基板的周边区域，所述第二薄膜晶体管位于所述阵列基板的显示区域。
9.根据权利要求8所述的阵列基板，其特征在于，所述第二薄膜晶体管为金属氧化物薄膜晶体管，所述阵列基板具体包括：
多晶硅半导体层，所述多晶硅半导体层形成于所述衬底基板的上方，所述多晶硅半导体层位于所述阵列基板的周边区域；
第一绝缘层，所述第一绝缘层形成于所述多晶硅半导体层和所述衬底基板的上方；
金属氧化物半导体层，所述金属氧化物半导体层形成于所述第一绝缘层的上方，所述金属氧化物半导体层位于所述阵列基板的显示区域；
第二绝缘层，所述第二绝缘层形成于所述第一绝缘层和所述金属氧化物半导体层的上方；
第一栅极和第二栅极，所述第一栅极和所述第二栅极形成于所述第二绝缘层的上方，第一栅极位于所述阵列基板的周边区域，所述第二栅极位于所述阵列基板的显示区域；
第三绝缘层，所述第三绝缘层形成于所述第一栅极、所述第二栅极和所述第二绝缘层的上方，所述第一绝缘层、所述第二绝缘层和所述第三绝缘层上对应所述多晶硅半导体层的区域形成有第一过孔，所述第二绝缘层和所述第三绝缘层上对应所述金属氧化物半导体层的区域形成有第二过孔；
第一源极、第一漏极、第二源极和第二漏极，所述第一源极、所述第一漏极、所述第二源极和所述第二漏极形成于所述第三绝缘层的上方，所述第一源极和所述第一漏极通过所述第一过孔与所述多晶硅半导体层连接，所述第二源极和所述第二漏极通过所述第二过孔与所述金属氧化物半导体层连接；
第四绝缘层，所述第四绝缘层形成于所述第一源极、所述第一漏极、所述第二源极、所述第二漏极和所述第三绝缘层的上方，所述第四绝缘层上对应所述第一漏极的区域形成有第三过孔，所述第四绝缘层上对应所述第二漏极的区域形成有第四过孔
第一像素电极和第二像素电极，所述第一像素电极和所述第二像素电极形成于所述第四绝缘层的上方，所述第一像素电极通过所述第三过孔与所述第一漏极连接，所述第二像素电极通过所述第四过孔与所述第二漏极连接。
10.根据权利要求8或9所述的阵列基板，其特征在于，所述金属氧化物半导体层的材料为结晶金属氧化物。
11.根据权利要求8所述的阵列基板，其特征在于，所述第二薄膜晶体管为非晶硅薄膜晶体管，所述阵列基板具体包括：
多晶硅半导体层，所述多晶硅半导体层形成于所述衬底基板的上方，所述多晶硅半导体层位于阵列基板的周边区域；
非晶硅半导体层，所述非晶硅半导体层形成于所述衬底基板的上方，所述非晶硅半导体层位于阵列基板的显示区域；
第五绝缘层，所述第五绝缘层形成于所述非晶硅半导体层、所述多晶硅半导体层和所述衬底基板的上方；
第一栅极和第二栅极，所述第一栅极和所述第二栅极形成于所述第五绝缘层的上方，所述第一栅极位于所述阵列基板的周边区域，所述第二栅极位于所述阵列基板的显示区域；
第六绝缘层，所述第六绝缘层形成于所述第一栅极、所述第二栅极和所述第五绝缘层的上方，所述第五绝缘层和所述第六绝缘层上对应所述多晶硅半导体层的区域形成有第五过孔，所述第五绝缘层和第六绝缘层上对应所述非晶硅半导体层的区域形成有第六过孔；
第一源极、第一漏极、第二源极和第二漏极，所述第一源极、所述第一漏极、所述第二源极和所述第二漏极形成于所述第六绝缘层的上方，所述第一源极和所述第一漏极通过所述第五过孔与所述多晶硅半导体层连接，所述第二源极和所述第二漏极通过所述第六过孔与所述非晶硅半导体层连接；
第七绝缘层，所述第七绝缘层形成于所述第一源极、所述第一漏极、所述第二源极、所述第二漏极和所述第六绝缘层的上方，所述第七绝缘层上对应所述第一漏极的区域形成有第七过孔，所述第七绝缘层上对应所述第二漏极的区域形成有第八过孔；
第一像素电极和第二像素电极，所述第一像素电极和所述第二像素电极形成于所述第七绝缘层的上方，所述第一像素电极通过所述第七过孔与所述第一漏极连接，所述第二像素电极通过所述第八过孔与所述第二漏极连接。
12.一种显示装置，其特征在于，包括：如上述权利要求8-11中任一所述的阵列基板。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201410852998.8A CN104538352A (zh) | 2014-12-31 | 2014-12-31 | 阵列基板及其制造方法、显示装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201410852998.8A CN104538352A (zh) | 2014-12-31 | 2014-12-31 | 阵列基板及其制造方法、显示装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN104538352A true CN104538352A (zh) | 2015-04-22 |
Family
ID=52853856
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201410852998.8A Pending CN104538352A (zh) | 2014-12-31 | 2014-12-31 | 阵列基板及其制造方法、显示装置 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN104538352A (zh) |
Cited By (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN104900491A (zh) * | 2015-05-05 | 2015-09-09 | 京东方科技集团股份有限公司 | 薄膜晶体管及其制作方法、显示装置 |
| CN106783871A (zh) * | 2016-11-18 | 2017-05-31 | 上海天马微电子有限公司 | 一种阵列基板、显示面板及制作方法 |
| CN106876334A (zh) * | 2017-03-10 | 2017-06-20 | 京东方科技集团股份有限公司 | 阵列基板的制造方法及阵列基板 |
| CN107644882A (zh) * | 2017-10-25 | 2018-01-30 | 上海中航光电子有限公司 | 阵列基板、显示面板和显示装置 |
| CN107845646A (zh) * | 2017-10-25 | 2018-03-27 | 上海中航光电子有限公司 | 一种阵列基板及其制作方法、显示面板和显示装置 |
| CN108550590A (zh) * | 2018-04-19 | 2018-09-18 | 友达光电股份有限公司 | 主动元件基板及其制法 |
| CN108598087A (zh) * | 2018-04-26 | 2018-09-28 | 京东方科技集团股份有限公司 | 阵列基板及其制造方法、显示面板、电子装置 |
| WO2019010960A1 (zh) * | 2017-07-12 | 2019-01-17 | 京东方科技集团股份有限公司 | 阵列基板及其制备方法、显示面板、显示装置 |
| CN109643657A (zh) * | 2017-06-22 | 2019-04-16 | 深圳市柔宇科技有限公司 | 阵列基板的制作设备及阵列基板的制作方法 |
| CN110137182A (zh) * | 2019-04-04 | 2019-08-16 | 惠科股份有限公司 | 一种阵列基板及其制造方法和显示面板 |
| US10418385B2 (en) | 2016-11-18 | 2019-09-17 | Shanghai Tianma Micro-electronics Co., Ltd. | Array substrate and fabrication method thereof, display panel |
| CN110299322A (zh) * | 2019-07-03 | 2019-10-01 | 京东方科技集团股份有限公司 | 一种显示基板及其制作方法、显示装置 |
| WO2020172918A1 (zh) * | 2019-02-25 | 2020-09-03 | 深圳市华星光电半导体显示技术有限公司 | 一种显示面板及其制作方法 |
| CN111933648A (zh) * | 2020-08-14 | 2020-11-13 | 京东方科技集团股份有限公司 | 阵列基板及其制备方法和显示装置 |
| CN112544002A (zh) * | 2019-07-22 | 2021-03-23 | 京东方科技集团股份有限公司 | 阵列基板及其制备方法、显示装置 |
| CN113629070A (zh) * | 2021-07-21 | 2021-11-09 | 深圳市华星光电半导体显示技术有限公司 | 阵列基板、阵列基板的制作方法及显示面板 |
| CN114927532A (zh) * | 2022-04-27 | 2022-08-19 | 惠科股份有限公司 | 阵列基板及其制作方法和显示面板 |
| WO2023028839A1 (zh) * | 2021-08-31 | 2023-03-09 | 京东方科技集团股份有限公司 | 显示基板和显示面板 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TW200935605A (en) * | 2008-02-05 | 2009-08-16 | Tpo Displays Corp | Double-layered active area structure with a polysilicon layer and a microcrystalline silicon layer, method for manufactruing the same and its application |
| CN103295962A (zh) * | 2013-05-29 | 2013-09-11 | 京东方科技集团股份有限公司 | 阵列基板及其制作方法，显示装置 |
| CN103456739A (zh) * | 2013-08-16 | 2013-12-18 | 北京京东方光电科技有限公司 | 阵列基板及其制造方法和显示装置 |
-
2014
- 2014-12-31 CN CN201410852998.8A patent/CN104538352A/zh active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TW200935605A (en) * | 2008-02-05 | 2009-08-16 | Tpo Displays Corp | Double-layered active area structure with a polysilicon layer and a microcrystalline silicon layer, method for manufactruing the same and its application |
| CN103295962A (zh) * | 2013-05-29 | 2013-09-11 | 京东方科技集团股份有限公司 | 阵列基板及其制作方法，显示装置 |
| CN103456739A (zh) * | 2013-08-16 | 2013-12-18 | 北京京东方光电科技有限公司 | 阵列基板及其制造方法和显示装置 |
Cited By (31)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN104900491A (zh) * | 2015-05-05 | 2015-09-09 | 京东方科技集团股份有限公司 | 薄膜晶体管及其制作方法、显示装置 |
| US10418385B2 (en) | 2016-11-18 | 2019-09-17 | Shanghai Tianma Micro-electronics Co., Ltd. | Array substrate and fabrication method thereof, display panel |
| CN106783871A (zh) * | 2016-11-18 | 2017-05-31 | 上海天马微电子有限公司 | 一种阵列基板、显示面板及制作方法 |
| DE102017118122B4 (de) | 2016-11-18 | 2020-08-06 | Shanghai Tianma Micro-electronics Co., Ltd. | Anordnungssubstrat und Herstellungsverfahren hierfür, sowie Anzeigetafel |
| US10038015B2 (en) | 2016-11-18 | 2018-07-31 | Shanghai Tianma Micro-electronics Co., Ltd. | Array substrate and fabrication method thereof, display panel |
| CN106783871B (zh) * | 2016-11-18 | 2019-11-08 | 上海天马微电子有限公司 | 一种阵列基板、显示面板及制作方法 |
| CN106876334A (zh) * | 2017-03-10 | 2017-06-20 | 京东方科技集团股份有限公司 | 阵列基板的制造方法及阵列基板 |
| CN106876334B (zh) * | 2017-03-10 | 2019-11-29 | 京东方科技集团股份有限公司 | 阵列基板的制造方法及阵列基板 |
| CN109643657A (zh) * | 2017-06-22 | 2019-04-16 | 深圳市柔宇科技有限公司 | 阵列基板的制作设备及阵列基板的制作方法 |
| US10615193B2 (en) | 2017-07-12 | 2020-04-07 | Beijing Boe Display Technology Co., Ltd. | Array substrate, method for manufacturing the same, display panel, and display device |
| WO2019010960A1 (zh) * | 2017-07-12 | 2019-01-17 | 京东方科技集团股份有限公司 | 阵列基板及其制备方法、显示面板、显示装置 |
| CN107845646A (zh) * | 2017-10-25 | 2018-03-27 | 上海中航光电子有限公司 | 一种阵列基板及其制作方法、显示面板和显示装置 |
| US10810944B2 (en) | 2017-10-25 | 2020-10-20 | Shanghai Avic Opto Electronics Co., Ltd. | Array substrate, display panel and display device |
| CN107644882A (zh) * | 2017-10-25 | 2018-01-30 | 上海中航光电子有限公司 | 阵列基板、显示面板和显示装置 |
| CN107644882B (zh) * | 2017-10-25 | 2020-06-05 | 上海中航光电子有限公司 | 阵列基板、显示面板和显示装置 |
| US10840380B2 (en) | 2018-04-19 | 2020-11-17 | Au Optronics Corporation | Active device substrate and manufacturing method thereof |
| CN108550590B (zh) * | 2018-04-19 | 2021-02-09 | 友达光电股份有限公司 | 主动元件基板及其制法 |
| CN108550590A (zh) * | 2018-04-19 | 2018-09-18 | 友达光电股份有限公司 | 主动元件基板及其制法 |
| CN108598087A (zh) * | 2018-04-26 | 2018-09-28 | 京东方科技集团股份有限公司 | 阵列基板及其制造方法、显示面板、电子装置 |
| WO2019205922A1 (zh) * | 2018-04-26 | 2019-10-31 | 京东方科技集团股份有限公司 | 阵列基板及其制造方法、显示面板、电子装置 |
| US11469254B2 (en) | 2018-04-26 | 2022-10-11 | Ordos Yuansheng Optoelectronics Co., Ltd. | Array substrate and manufacturing method thereof, display panel and electronic device |
| WO2020172918A1 (zh) * | 2019-02-25 | 2020-09-03 | 深圳市华星光电半导体显示技术有限公司 | 一种显示面板及其制作方法 |
| CN110137182A (zh) * | 2019-04-04 | 2019-08-16 | 惠科股份有限公司 | 一种阵列基板及其制造方法和显示面板 |
| CN110299322A (zh) * | 2019-07-03 | 2019-10-01 | 京东方科技集团股份有限公司 | 一种显示基板及其制作方法、显示装置 |
| CN112544002A (zh) * | 2019-07-22 | 2021-03-23 | 京东方科技集团股份有限公司 | 阵列基板及其制备方法、显示装置 |
| CN112544002B (zh) * | 2019-07-22 | 2024-07-02 | 京东方科技集团股份有限公司 | 阵列基板及其制备方法、显示装置 |
| CN111933648A (zh) * | 2020-08-14 | 2020-11-13 | 京东方科技集团股份有限公司 | 阵列基板及其制备方法和显示装置 |
| CN113629070A (zh) * | 2021-07-21 | 2021-11-09 | 深圳市华星光电半导体显示技术有限公司 | 阵列基板、阵列基板的制作方法及显示面板 |
| CN113629070B (zh) * | 2021-07-21 | 2022-07-12 | 深圳市华星光电半导体显示技术有限公司 | 阵列基板、阵列基板的制作方法及显示面板 |
| WO2023028839A1 (zh) * | 2021-08-31 | 2023-03-09 | 京东方科技集团股份有限公司 | 显示基板和显示面板 |
| CN114927532A (zh) * | 2022-04-27 | 2022-08-19 | 惠科股份有限公司 | 阵列基板及其制作方法和显示面板 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN104538352A (zh) | 阵列基板及其制造方法、显示装置 | |
| CN103745978B (zh) | 显示装置、阵列基板及其制作方法 | |
| CN102955312B (zh) | 一种阵列基板及其制作方法、显示装置 | |
| CN105470197B (zh) | 低温多晶硅阵列基板的制作方法 | |
| CN104022126B (zh) | 一种阵列基板、其制作方法及显示装置 | |
| CN103474437B (zh) | 一种阵列基板及其制备方法与显示装置 | |
| CN107424957A (zh) | 柔性tft基板的制作方法 | |
| CN103745955B (zh) | 显示装置、阵列基板及其制造方法 | |
| CN103413811B (zh) | 阵列基板及其制造方法、显示装置 | |
| US20160365458A1 (en) | Array substrate, method for producing the same and display device | |
| CN106449667B (zh) | 阵列基板及其制作方法、显示装置 | |
| CN103887245B (zh) | 一种阵列基板的制造方法 | |
| CN104090401B (zh) | 阵列基板及其制备方法、显示装置 | |
| US20150279859A1 (en) | Array substrate and manufacturing method thereof, and display apparatus | |
| CN106409844A (zh) | 底栅型多晶硅tft基板及其制作方法 | |
| CN104409462B (zh) | 阵列基板及其制造方法、显示装置 | |
| CN103745954B (zh) | 显示装置、阵列基板及其制造方法 | |
| CN105070684A (zh) | 阵列基板的制备方法、阵列基板及显示装置 | |
| CN102544029A (zh) | 一种薄膜晶体管阵列基板及其制作方法 | |
| CN104091806B (zh) | 一种阵列基板及其制作方法和显示面板 | |
| CN106449655A (zh) | 薄膜晶体管阵列基板及其制作方法 | |
| CN105679772B (zh) | 低温多晶硅tft基板的制作方法及低温多晶硅tft基板 | |
| CN104466020B (zh) | 一种ltps像素单元及其制造方法 | |
| US9842735B2 (en) | Method of manufacturing low temperature polycrystalline silicon thin film and thin film transistor, thin film transistor, display panel and display device | |
| CN105355593B (zh) | Tft基板的制作方法及tft基板 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| RJ01 | Rejection of invention patent application after publication |
Application publication date: 20150422 |
|
| RJ01 | Rejection of invention patent application after publication |