CN104425366A - 半导体结构的形成方法 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 70
- 238000000034 method Methods 0.000 title claims abstract description 52
- 239000000463 material Substances 0.000 claims abstract description 114
- 239000000758 substrate Substances 0.000 claims abstract description 39
- 238000005530 etching Methods 0.000 claims abstract description 22
- 239000003989 dielectric material Substances 0.000 claims abstract description 21
- 238000005468 ion implantation Methods 0.000 claims description 23
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 20
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 12
- 229920005591 polysilicon Polymers 0.000 claims description 12
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 9
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 9
- 229910052787 antimony Inorganic materials 0.000 claims description 3
- 229910052785 arsenic Inorganic materials 0.000 claims description 3
- 229910052796 boron Inorganic materials 0.000 claims description 3
- 229910052733 gallium Inorganic materials 0.000 claims description 3
- 229910052738 indium Inorganic materials 0.000 claims description 3
- 229910052698 phosphorus Inorganic materials 0.000 claims description 3
- 150000002500 ions Chemical class 0.000 claims 2
- -1 one or more of P Chemical class 0.000 claims 2
- 230000001590 oxidative effect Effects 0.000 claims 2
- 229910052814 silicon oxide Inorganic materials 0.000 claims 2
- 239000008393 encapsulating agent Substances 0.000 description 47
- 230000015572 biosynthetic process Effects 0.000 description 23
- 230000000873 masking effect Effects 0.000 description 17
- 239000000377 silicon dioxide Substances 0.000 description 9
- 229920002120 photoresistant polymer Polymers 0.000 description 8
- 230000003667 anti-reflective effect Effects 0.000 description 6
- 230000007547 defect Effects 0.000 description 6
- 230000003647 oxidation Effects 0.000 description 6
- 238000007254 oxidation reaction Methods 0.000 description 6
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 5
- 208000027418 Wounds and injury Diseases 0.000 description 5
- 238000002513 implantation Methods 0.000 description 5
- 238000002347 injection Methods 0.000 description 5
- 239000007924 injection Substances 0.000 description 5
- 208000014674 injury Diseases 0.000 description 5
- 229910052710 silicon Inorganic materials 0.000 description 5
- 239000010703 silicon Substances 0.000 description 5
- 238000001514 detection method Methods 0.000 description 4
- 238000010586 diagram Methods 0.000 description 4
- 238000005516 engineering process Methods 0.000 description 4
- 230000004224 protection Effects 0.000 description 4
- 238000004528 spin coating Methods 0.000 description 4
- 238000001259 photo etching Methods 0.000 description 3
- 238000012545 processing Methods 0.000 description 3
- 238000004380 ashing Methods 0.000 description 2
- 230000006399 behavior Effects 0.000 description 2
- 238000011010 flushing procedure Methods 0.000 description 2
- 229910052732 germanium Inorganic materials 0.000 description 2
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 2
- 239000012212 insulator Substances 0.000 description 2
- 238000002955 isolation Methods 0.000 description 2
- 239000011368 organic material Substances 0.000 description 2
- 238000011160 research Methods 0.000 description 2
- 238000001039 wet etching Methods 0.000 description 2
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 description 1
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 1
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 1
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012856 packing Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
- H10B41/42—Simultaneous manufacture of periphery and memory cells
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
- H10B41/42—Simultaneous manufacture of periphery and memory cells
- H10B41/43—Simultaneous manufacture of periphery and memory cells comprising only one type of peripheral transistor
- H10B41/48—Simultaneous manufacture of periphery and memory cells comprising only one type of peripheral transistor with a tunnel dielectric layer also being used as part of the peripheral transistor
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/01—Manufacture or treatment
- H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
- H10D30/0411—Manufacture or treatment of FETs having insulated gates [IGFET] of FETs having floating gates
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/68—Floating-gate IGFETs
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/01—Manufacture or treatment
- H10D64/031—Manufacture or treatment of data-storage electrodes
- H10D64/035—Manufacture or treatment of data-storage electrodes comprising conductor-insulator-conductor-insulator-semiconductor structures
Landscapes
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- Manufacturing & Machinery (AREA)
- Non-Volatile Memory (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
一种半导体结构的形成方法，包括：提供半导体衬底，所述半导体衬底包括第一区域和第二区域；形成位于第一区域表面的栅介质材料层和浮栅介质层、浮栅以及控制栅介质层；在所述半导体衬底表面形成栅极材料层；在栅极材料层表面形成第一填充材料层和位于所述第一填充材料层表面的第一图形化掩膜层；以所述第一图形化掩膜层为掩膜，刻蚀第一区域上的部分第一填充材料层、栅极材料层、栅介质材料层，在半导体衬底的第一区域表面形成栅介质层和位于所述栅介质层表面的栅极；去除所述第一填充材料层和第一图形化掩膜层后，刻蚀第二区域上的栅极材料层，形成位于控制栅介质层表面的控制栅。上述方法可以提高在第二区域上形成的存储单元的性能。
Description
技术领域
本发明涉及半导体技术领域，特别涉及一种半导体结构的形成方法。
背景技术
在目前的半导体产业中，集成电路产品主要可分为三大类型：逻辑、存储器和模拟电路，其中存储器件在集成电路产品中占了相当大的比例。而在存储器件中，近年来闪速存储器（flash memory，简称闪存）的发展尤为迅速。它的主要特点是在不加电的情况下能长期保持存储的信息，具有集成度高、较快的存取速度、易于擦除和重写等多项优点，因而在微机、自动化控制等多项领域得到了广泛的应用。
随着半导体技术发展，对存储器件进行更为广泛的应用，需要将所述存储器件与其他器件区同时形成在一个芯片上，以形成嵌入式半导体存储装置。例如将所述存储器件内嵌置于中央处理器，则需要使得所述存储器件与嵌入的中央处理器平台进行兼容，并且保持原有的存储器件的规格及对应的电学性能。一般地，需要将所述存储器件与嵌入的标准逻辑装置进行兼容。对于嵌入式闪存器件，其通常分为逻辑区和存储区，逻辑区通常包括高压晶体管和低压晶体管，存储区则包括存储单元，所述存储单元一般包括半导体衬底表面的浮栅和位于浮栅顶部的控制栅结构。
现有技术形成的嵌入式闪存器件中，存储区的存储单元的性能还有待进一步的提高。
发明内容
本发明解决的问题是提供一种半导体结构的形成方法，提高嵌入式闪存器件中存储单元的性能。
为解决上述问题，本发明提供一种半导体结构的形成方法，包括：提供半导体衬底，所述半导体衬底包括第一区域和第二区域；在所述半导体衬底表面形成位于第一区域表面的栅介质材料层、位于部分第二区域表面的浮栅介质层、位于浮栅介质层表面的浮栅以及位于所述浮栅表面的控制栅介质层，所述控制栅介质层的表面高于栅介质材料层的表面；在所述半导体衬底表面形成栅极材料层，所述栅极材料层覆盖栅介质材料层的表面、浮栅介质层和浮栅的侧壁以及控制栅介质层的表面，控制栅介质层顶部的栅极材料层的表面高于第一区域上的栅极材料层的表面；在所述栅极材料层表面形成第一填充材料层和位于所述第一填充材料层表面的第一图形化掩膜层，所述第一填充材料层表面齐平并且覆盖所述栅极材料层，所述第一图形化掩膜层覆盖第二区域上的第一填充材料层和部分第一区域上的第一填充材料层；以所述第一图形化掩膜层为掩膜，刻蚀第一区域上的部分第一填充材料层、栅极材料层、栅介质材料层，在半导体衬底的第一区域表面形成栅介质层和位于所述栅介质层表面的栅极；去除所述第一填充材料层和第一图形化掩膜层后，刻蚀第二区域上的栅极材料层，形成位于控制栅介质层表面的控制栅。
可选的，还包括：形成所述栅极之后，对所述栅极表面进行氧化处理，形成栅极氧化层。
可选的，所述栅极氧化层的厚度为
可选的，还包括：形成所述控制栅之后，对所述控制栅表面进行氧化处理，形成控制栅氧化层。
可选的，所述控制栅氧化层的厚度为
可选的，形成所述控制栅的方法包括：在所述半导体衬底表面形成第二填充材料层和位于所述第二填充材料层表面的第二图形化掩膜层，所述第二填充材料层表面齐平并且覆盖所述第一区域上的栅极和第二区域上的栅极材料层，所述第二图形化掩膜层覆盖第一区域上的第二填充材料层和部分第二区域上的第二填充材料层；以所述第二图形化掩膜层为掩膜，刻蚀第二区域上的部分第二填充材料层和栅极材料层，形成位于浮栅介质层表面的控制栅。
可选的，还包括：在所述栅介质层和栅极的侧壁表面以及浮栅介质层、浮栅、控制栅介质层和控制栅的侧壁表面形成第一侧墙；以所述第一侧墙和栅极为掩膜，对栅极两侧的半导体衬底的第一区域进行第一轻掺杂离子注入，形成第一轻掺杂区；在所述第一侧墙表面形成第二侧墙，以所述控制栅、第一侧墙和第二侧墙为掩膜，对控制栅两侧的半导体衬底的第二区域进行第二轻掺杂离子注入，形成第二轻掺杂区；在所述第二侧墙表面形成第三侧墙，以所述栅极、第一侧墙、第二侧墙和第三侧墙为掩膜，对栅极两侧的半导体衬底的第一区域进行第一重掺杂离子注入，形成第一源/漏极；在所述第三侧墙表面形成第四侧墙，以所述控制栅、第一侧墙、第二侧墙、第三侧墙和第四侧墙为掩膜，对控制栅两侧的半导体衬底的第二区域进行第二重掺杂离子注入，形成第二源/漏极。
可选的，所述第一侧墙的材料为氮化硅，厚度为
可选的，所述第二侧墙的材料为氧化硅，厚度为
可选的，所述第三侧墙的材料为氮化硅，厚度为
可选的，所述第四侧墙的材料为氧化硅，厚度为
可选的，所述第一轻掺杂离子注入的类型为N型离子，包括P、As或Sb中的一种或几种，注入能量为3Kev～30Kev，浓度为1E3atom/cm3～9E4atom/cm3。
可选的，所述第二轻掺杂离子注入的类型为P型离子，包括B、Ga或In中的一种或几种，注入能量为3Kev～30Kev，浓度为1E3atom/cm3～9E4atom/cm3。
可选的，所述栅极材料层的材料为多晶硅。
与现有技术相比，本发明的技术方案具有以下优点：
本发明的技术方案先刻蚀第一区域上的栅极材料层形成第一区域上的晶体管的栅极和栅介质层，然后再刻蚀第二区域上的栅极材料层，形成控制栅。与现有技术相比，本发明的技术方案中没有先刻蚀形成第二区域上的控制栅，所以在第二区域上不会形成凹槽，所述第一填充材料层均位于栅极材料表面，从而可以提高第二区域上的控制栅介质层表面的栅极材料层顶部的第一填充材料层的厚度，从而在后续刻蚀第一区域上栅极结构的过程中，所述第二区域上的栅极材料层表面的第一填充材料层和第一图形化掩膜层的总厚度能够对第二区域上的栅极材料层表面提供足够的保护，提高形成的控制栅的质量，进而可以提高第二区域上形成的存储单元的性能。
进一步，本发明的技术方案在形成栅极侧壁以及控制栅、浮栅侧壁表面的第一侧墙之后，对第一区域进行第一轻掺杂离子注入，形成第一轻掺杂区；在所述第一侧墙表面形成第二侧墙之后，再对第二区域进行第二轻掺杂离子注入，形成第二轻掺杂区，由于第一侧墙与第二侧墙的总厚度大于第一侧墙的厚度，所述第二轻掺杂区与存储单元沟道区域之间的距离大于第一轻掺杂区与晶体管沟道区域之间的距离，从而满足存储单元高工作电压的要求。然后，在形成第二侧墙表面的第三侧墙之后，对第一区域进行第一重掺杂离子注入形成第一源/漏极，在形成第三侧墙表面的第四侧墙之后，对第二区域进行第二重掺杂离子注入，形成第二源/漏极，使的第二源/漏区与存储单元沟道区域之间的距离大于第一源/漏极与晶体管沟道区域之间的距离，从而满足存储单元工作电压大于晶体管工作电压的要求，提高第二轻掺杂区和第二源/漏极与存储单元沟道区域之间的距离，可以提高存储单元的控制栅与第二轻掺杂区、第二源/漏极之间的击穿电压，提高存储单元的工作性能。
附图说明
图1至图5是现有技术的半导体结构形成过程的结构示意图；
图6至图16是本发明的实施例的半导体结构形成过程的结构示意图；
图17是采用现有技术形成的半导体结构的缺陷检测示意图；
图18是采用本实施例的方法形成的半导体结构的缺陷检测示意图。
具体实施方式
如背景技术中所述，嵌入式闪存器件中存储区的存储单元的性能还有待进一步的提高。
研究发现，现有技术在形成的所述嵌入式闪存器件的存储单元的过程中，存储单元的控制栅顶部往往会受到破坏，导致存储单元的性能受到影响。
请参考图1至图5为现有技术的嵌入式闪存器件形成方法的结构示意图。
请参考图1，提供半导体衬底10，所述半导体衬底具有第一区域I和第二区域II，所述第一区域I为逻辑区，第二区域II为存储区。在所述第一区域I和第二区域II之间具有隔离结构（图中未示出）。在所述第一区域I上形成有栅介质层材料层11，在第二区域II上形成有浮栅介质层21、位于所述浮栅介质层21表面的浮栅22、位于所述浮栅22表面的控制栅介质层23。
请参考图2，在所述半导体衬底10表面形成覆盖所述栅介质材料层11和浮栅介质层21、浮栅22、控制栅介质层23的多晶硅层30。
请参考图3，刻蚀第二区域II表面的多晶硅层30，形成控制栅32。所述控制栅32的表面高于第一区域I上的多晶硅层30的表面。
请参考图4，在所述浮栅介质层21、浮栅22、控制栅介质层23和控制栅32两侧形成内侧墙后，在所述半导体衬底表面形成覆盖所述多晶硅层30和控制栅32的底部抗反射层40，以及位于所述底部抗反射层40表面形成图形化光刻胶层50。
请参考图5，以所述图形化光刻胶层50（请参考图4）为掩膜，刻蚀第一区域I上的部分底部抗反射40和部分多晶硅层30、部分栅介质材料层10（请参考图4），形成栅介质层11和位于所述栅介质层11表面的栅极31。
由于第二区域II上的存储单元的工作电压大于第一区域I上的晶体管的工作电压，所述第二区域II上的存储单元的控制栅和浮栅两侧的侧墙总厚度要大于第一区域I上的晶体管的栅极两侧侧墙的厚度，以增加存储单元的源/漏极与控制栅之间的距离，从而避免存储单元的控制栅和存储单元的源/漏极之间发生击穿，影响存储单元的工作性能。所以，现有技术先形成第二区域II上的控制栅，然后在所述控制栅和浮栅两侧侧壁表面形成内侧墙，后续在形成第一区域I上的栅极之后，在所述第一区域I上的栅极侧壁和第二区域II上的内侧墙表面同时形成外侧墙，从而可以确保第二区域II上的侧墙总厚度大于第一区域I上的侧墙厚度并且节约工艺步骤。
但是，现有技术形成的存储单元的控制栅表面往往会有缺陷。研究发现，由于浮栅22的存在，所述第二区域II上的控制栅32的表面与第一区域I上的多晶硅层30（请参考图4）的表面有一定的高度差。造成第二区域II上的控制栅32表面的底部抗反射层和光刻胶层的厚度小于第一区域I上的多晶硅层30表面的底部抗反射层和光刻胶层的厚度。由于在第二区域上形成控制栅之后，第二区域II表面会具有多个位于相邻的存储单元之间的凹槽，在采用旋涂工艺形成所述底部抗反射层的过程中，会有大量底部抗反射材料填充满所述凹槽，从而导致最终形成底部抗反射层位于第二区域II的控制栅顶部的厚度较低，导致在对第一区域I上多晶硅层30和栅介质材料层10进行刻蚀的过程中，第二区域II上的控制栅顶部的底部抗反射层40和光刻胶层50的厚度不足以保护控制栅32，所以会对控制栅32表面造成损伤，从而影响第二区域II上的存储单元的性能。
如果提高抗反射材料的用量，提高所述底部抗反射层40和光刻胶层50的厚度，又会造成光刻分辨率降低的问题，导致第一区域I上形成的晶体管的栅极尺寸不准确。采用多层掩膜的光刻工艺，虽然可以再增加掩膜层厚度的同时，不降低光刻分辨率，但是同时又会提高工艺成本，并且使得工艺流程更加复杂。
为解决上述问题，本发明的技术方案提出了一种半导体结构的形成方法，先形成逻辑区上的晶体管的栅极，然后再形成存储区上的存储单元的控制栅，可以避免控制栅受到损伤，提高存储单元的性能。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
请参考图6，提供半导体衬底100，所述半导体衬底100包括第一区域101和第二区域102。
所述半导体衬底100可以是硅或者绝缘体上硅（SOI），所述半导体衬底100也可以是锗、锗硅、砷化镓或者绝缘体上锗，本实施例中所述半导体衬底100的材料为硅。
所述第一区域101作为逻辑区域，后续在所述第一区域101上形成逻辑晶体管，所述第二区域102作为存储区域，后续在所述第二区域102上形成存储单元。在所述第一区域101和第二区域102之间具有隔离结构（图中未示出）。
在本发明的其他实施例中，所述第一区域101和第二区域102之间还可以形成有高压区域，用于形成高压晶体管，所述高压晶体管与第二区域102上的存储单元同时形成。
请参考图7，在所述第一区域101上形成栅介质材料层103，在所述第二区域上形成浮栅介质层201、位于浮栅介质层201表面的浮栅202、位于浮栅202表面的控制栅介质层203。
所述栅介质材料层103的材料为氧化硅，所述栅介质材料层的厚度为后续刻蚀所述栅介质材料层103在第一区域101上形成逻辑晶体管的栅介质层。在本发明的其他实施例中，所述栅介质材料层103的材料还可以是氮氧化硅等
所述浮栅介质层201的材料为氧化硅，所述浮栅介质层103的厚度为 所述浮栅202的材料为多晶硅，所述浮栅202的厚度为 所述控制栅介质层203为ONO（氧化硅-氮化硅-氧化硅）三层结构，在本发明的其他实施例中，所述控制栅介质层203也可以是单层的氧化硅或氮化硅，所述控制栅介质层203的厚度为
在本发明的其他实施例中，所述第二区域102表面形成有若干所述浮栅介质层201、浮栅202和控制栅介质层203的堆叠结构。
在本发明的其他实施例中，所述第二区域102表面还形成有多个选择晶体管，所述选择晶体管与第二区域102上的存储单元同时形成，并且所述选择晶体管的栅极顶部与存储单元的控制栅顶部齐平。
本实施例中，以所述第一区域101上形成单个逻辑晶体管、第二区域102上形成单个存储单元作为示例。
请参考图8，在所述半导体衬底100表面形成栅极材料层300，所述栅极材料层覆盖栅介质材料层103、浮栅介质层201浮栅202的侧壁以及控制栅介质层203的表面。
所述栅极材料层300的材料为多晶硅，可以采用化学气相沉积工艺形成所诉栅极材料层300，所述栅极材料层300的厚度为后续刻蚀所述栅极材料层300，在第一区域101上形成逻辑晶体管的栅极，在第二区域102上形成选择晶体管的栅极，在第二区域102上形成存储单元的控制栅极。在本发明的其他事实例中，所述栅极材料层300还可以是Ti、TiN、Ta等其他材料。
由于第二区域102上具有浮栅202和控制栅介质层203，所以所述控制栅介质层203的表面高于栅介质材料层103的表面，从而在形成所述栅极材料层300之后，所述第一区域101上的栅极材料层300的表面低于第二区域102上的控制栅介质层203顶部的栅极材料层300的表面。
请参考图9，在所述栅极材料层300表面形成第一填充材料层401和位于所述第一填充材料层401表面的第一图形化掩膜层501。
所述第一填充材料层401的材料为有机材料，例如可以是底部抗反射材料、顶部抗发射材料等，本实施例中，所述第一填充材料层401的材料为底部抗反射材料层。采用旋涂工艺形成所述第一填充材料层401，第一区域101和第二区域102上的底部抗反射材料层的表面保持齐平，以便在所述第一填充材料层401上形成第一图形化掩膜层501。
所述第一图形化掩膜层501的材料为光刻胶，所述第一图形化掩膜层501覆盖第二区域102，保护第二区域102上的栅极材料层300不被刻蚀，所述第一图形化掩膜层501还覆盖部分第一区域101，限定了后续形成的第一区域101上的晶体管的栅极结构的位置和尺寸。在本发明的其他实施例中，所述第一图形化掩膜层501的材料还可以是氮化硅、氧化硅等。
与现有技术相比，本发明中没有先刻蚀形成第二区域上的控制栅，所以在第二区域102上不会形成凹槽，采用旋涂工艺形成所述第一填充材料层401中，所述第一填充材料均位于栅极材料表面，从而可以提高第二区域102上的位于控制栅介质层表面的栅极材料层300顶部的第一填充材料层401的厚度，从而在后续刻蚀第一区域101上栅极结构的过程中，所述第二区域102上的栅极材料层300表面的第一填充材料层401和第一图形化掩膜层501的总厚度能够对第二区域102上的栅极材料层300表面提供足够的保护。
请参考图10，以所述第一图形化掩膜层501（请参考图9）为掩膜，刻蚀第一区域101上的第一填充材料层401（请参考图9）、栅极材料层300和栅介质材料层103，在第一区域101上形成栅介质层104和位于所述栅介质层104表面的栅极301，去除所述第一图形化掩膜层501和第一填充材料层401（请参考图9）。
刻蚀过程中，所述第一图形化掩膜层501和第一填充材料层401也会被刻蚀。由于本实施例中，第二区域102上没有形成凹槽，第一填充材料层均位于栅极材料层300表面，所以与现有技术相比，所述第二区域102上的栅极材料层300顶部的第一填充材料层401和第一图形化掩膜层501的厚度提高了，能够保护所述第二区域102上的栅极材料层300的表面在刻蚀过程中不受损伤。
所述刻蚀工艺以半导体衬底100表面作为刻蚀停止层，形成第一区域101上的栅介质层104和位于所述栅介质层104表面的栅极301。
在形成所述栅介质层104和位于所述栅介质层104表面的栅极301之后，采用灰化或者湿法刻蚀工艺去除剩余的第一填充材料层401和第一图形化掩膜层501。
在本发明的其他实施例中，还可以对所述栅极301表面进行氧化处理，形成栅极氧化层，所述栅极氧化层的厚度为可以采用湿法或者干法氧化工艺形成所述栅极氧化层。所述栅极氧化层用于在后续工艺中保护所述栅极301不受损伤。
在本发明的其他实施例中，会在第一区域101上形成多个栅极及其下方的栅介质层，所述栅极的尺寸可以是55nm～65nm，相应的，相邻栅极之间的间距为125nm～115nm。在本发明的一个实施例中，所述栅极的尺寸为60nm，而相邻栅极之间的间距为120nm。
请参考图11，在所述半导体衬底100表面形成第二填充材料层402和位于所述第二填充材料层402表面的第二图形化掩膜层502。
所述第二填充材料层覆盖第一区域101和第二区域102，所述第二填充材料层402的材料为有机材料，例如可以是底部抗反射材料、顶部抗发射材料等，本实施例中，所述第二填充材料层402的材料为底部抗反射材料层。采用旋涂工艺形成所述第二填充材料层402，第一区域101和第二区域102上的第二填充材料层402的表面保持齐平，以便在所述第一填充材料层401上形成第二图形化掩膜层502。
所述第二图形化掩膜层502的材料为光刻胶，所述第二图形化掩膜层502覆盖第一区域101和部分第二区域102限定了后续形成的第二区域102上的控制栅介质层203表面的控制栅的位置和尺寸。所述第二图形化掩膜层502的材料还可以是氧化硅或氮化硅。
由于所述第一区域101上的栅极301表面低于第二区域102上的栅极材料层300的表面，所以，所述栅极301顶部的第二填充材料层402和第二图形化掩膜层502的厚度大于第二区域102上的栅极材料层300顶部的第二填充材料层402和第二图形化掩膜层502的厚度，可以保护所述栅极301在刻蚀形成第二区域102上的控制栅的过程中不受损伤。
请参考图12，以所述第二图形化掩膜层502（请参考图11）为掩膜，刻蚀第二区域102上的第二填充材料层402（请参考图11）、栅极材料层300，在第二区域102上形成位于控制栅介质层203表面的控制栅302，然后去除所述第二图形化掩膜层502和第二填充材料层402（请参考图11）。
在刻蚀所述第二区域102上的第二填充材料层402和栅极材料层300的同时，对第一区域101上的第二图形化掩膜层502和第二填充材料层402也会有一定的损失，但是由于第一区域101上的栅极301的高度较低，所以所述栅极301顶部的第二填充材料层402和第二图形化掩膜层502的总厚度较大，能够保护所述栅极301表面不受损伤。
以所述半导体衬底100为停止层，对栅极材料层300进行刻蚀形成所述控制栅302之后，采用灰化或者湿法刻蚀工艺去除剩余的第二填充材料层402和第二图形化掩膜层502。
在本发明的其他实施例中，还可以对所述控制栅302表面进行氧化处理，形成控制栅氧化层，所述控制栅氧化层的厚度为可以采用湿法或者干法氧化工艺形成所述控制栅氧化层。所述控制栅氧化层用于在后续工艺中保护所述控制栅302表面不受损伤。
请参考图13，在所述第一区域101上的栅介质层103和栅极301两侧、以及第二区域102上的浮栅介质层201、浮栅202、控制栅介质层203、控制栅302两侧形成第一侧墙601；以所述栅极301及其两侧的第一侧墙601为掩膜对所述栅极301两侧的第一区域101内进行第一轻掺杂离子注入，形成第一轻掺杂区701。
所述第一侧墙601的材料为氮化硅，所述第一侧墙601的厚度为 所述第一侧墙601在后续进行第一轻掺杂离子注入的过程中保护所述栅极301和栅介质层103。所述第一区域101和第二区域102上的第一侧墙601同时形成。
所述一轻掺杂离子注入的类型与第一区域101上形成的逻辑晶体管的类型相同：所述逻辑晶体管为NMOS时，所述第一轻掺杂离子注入的离子为N型离子，包括P、As或Sb中的一种或几种，注入能量为3～30Kev，浓度为1E3～9E4atom/cm3；所述晶体管为PMOS时，所述第一轻掺杂离子注入的离子为P型离子，包括B、Ga或In中的一种或几种，注入能量为3～30Kev，浓度为1E3～9E4atom/cm3。在本发明的其他实施例中，可以根据实际需求调整所述第一轻掺杂离子注入的参数。
所述第一侧墙601的厚度限定了所述第一轻掺杂区701与栅极601下方的沟道区域之间的距离，可以通过调整所述第一侧墙601的厚度，调整所述第一轻掺杂区701与栅极601下方沟道区域之间的距离，同时调整第一轻掺杂区701与栅极601的距离。
请参考图14，在所述第一侧墙601表面形成第二侧墙602，对所述第二区域102上的控制栅302两侧的半导体衬底100的第二区域102内进行第二轻掺杂离子注入，形成第二轻掺杂区702。
所述第二侧墙602的材料为氧化硅，所述第二侧墙602的厚度为 所述第一区域101和第二区域102上的第二侧墙602同时形成。
本实施例中，所述第二轻掺杂离子注入的离子类型为P型离子，注入能量3～30Kev，浓度为1E3～9E9atom/cm3。在本发明的其他实施例中，所述第二轻掺杂离子注入的类型也可以是N型离子。
由于所述第二区域102上形成的闪存单元的工作电压比第一区域101上形成的晶体管的工作电压大于第一区域101上形成的逻辑晶体管的工作电压，所以要求后续形成的闪存单元的第二轻掺杂区、第二源/漏区与控制栅302下方沟道区域之间的距离大于第一区域101上形成的第一轻掺杂区和第一源/漏区与栅极301下方的沟道区域的距离。所以，在所述第一侧墙601表面形成第二侧墙602之后再对所述第二区域102内进行第二轻掺杂离子注入，形成第二轻掺杂区702，使所述第二轻掺杂区702与控制栅302下方的沟道区域的距离足够远，从而可以提高控制栅302与所述第二轻掺杂区702之间的击穿电压。可以通过第二侧墙602与第一侧墙601的总厚度，调整所述第二轻掺杂区702与闪存单元的沟道区域之间的距离。
请参考图15，在所述第二侧墙602表面形成第三侧墙603，并且对第三侧墙603两侧的第一区域101内进行第一重掺杂离子注入，形成第一源/漏极801。
所述第三侧墙603的材料为氮化硅，所述第三侧墙603的厚度为 所述第一区域101和第二区域102上的第三侧墙603同时形成。
所述第一重掺杂离子注入的离子类型与所述第一区域102上形成的逻辑晶体管的类型相同。通过第三侧墙603、第二侧墙602与第一侧墙601的总厚度，调整所述第一源/漏极801与沟道区域之间的距离。
请参考图16，在所述第三侧墙603表面形成第四侧墙604，并且对第四侧墙604两侧的第二区域102内进行第二重掺杂离子注入，形成第二源/漏极802。
所述第四侧墙604的材料为氧化硅，所述第四侧墙604的厚度为所述第一区域101和第二区域102上的第四侧墙601同时形成。
所述第二重掺杂离子注入的离子类型与第二轻掺杂离子注入的类型相同，本实施例中，所述第二重掺杂离子注入的离子类型为P型离子。
所述第二重掺杂离子注入形成的第二源/漏极802与控制栅302下方的半导体衬底第二区域102内的沟道区域的距离由所述第四侧墙604、第三侧墙603、第二侧墙602与第一侧墙601的厚度决定。由于第四侧墙604、第三侧墙603、第二侧墙602与第一侧墙601的厚度大于第一区域101上进行第一重掺杂离子注入时的第三侧墙603、第二侧墙602与第一侧墙601的厚度，从而使得第二源/漏极802与第二区域102内的沟道区域的距离大于第一源/漏极801与第二区域102内的沟道区域之间的距离。从而可以提高控制栅302与所述第二源/漏极802之间的击穿电压。
请参考图17，为采用现有技术在硅片表面形成所述半导体结构的缺陷检测示意图，在所述控制栅表面存在大量的缺陷。
请参考图18，为采用本发明的实施例中的方法在硅片表面形成所述半导体结构的缺陷检测示意图，与现有技术相比，所述控制栅表面的缺陷明显减少，从而可以显著提高存储单元的性能。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。
Claims (14)
1.一种半导体结构的形成方法，其特征在于，包括：
提供半导体衬底，所述半导体衬底包括第一区域和第二区域；
在所述半导体衬底表面形成位于第一区域表面的栅介质材料层、位于部分第二区域表面的浮栅介质层、位于浮栅介质层表面的浮栅以及位于所述浮栅表面的控制栅介质层，所述控制栅介质层的表面高于栅介质材料层的表面；
在所述半导体衬底表面形成栅极材料层，所述栅极材料层覆盖栅介质材料层的表面、浮栅介质层和浮栅的侧壁以及控制栅介质层的表面，控制栅介质层顶部的栅极材料层的表面高于第一区域上的栅极材料层的表面；
在所述栅极材料层表面形成第一填充材料层和位于所述第一填充材料层表面的第一图形化掩膜层，所述第一填充材料层表面齐平并且覆盖所述栅极材料层，所述第一图形化掩膜层覆盖第二区域上的第一填充材料层和部分第一区域上的第一填充材料层；
以所述第一图形化掩膜层为掩膜，刻蚀第一区域上的部分第一填充材料层、栅极材料层、栅介质材料层，在半导体衬底的第一区域表面形成栅介质层和位于所述栅介质层表面的栅极；
去除所述第一填充材料层和第一图形化掩膜层后，刻蚀第二区域上的栅极材料层，形成位于控制栅介质层表面的控制栅。
2.根据权利要求1所述的半导体结构的形成方法，其特征在于，还包括：形成所述栅极之后，对所述栅极表面进行氧化处理，形成栅极氧化层。
3.根据权利要求2所述的半导体结构的形成方法，其特征在于，所述栅极氧化层的厚度为
4.根据权利要求1所述的半导体结构的形成方法，其特征在于，还包括：形成所述控制栅之后，对所述控制栅表面进行氧化处理，形成控制栅氧化层。
5.根据权利要求4所述的半导体结构的形成方法，其特征在于，所述控制栅氧化层的厚度为
6.根据权利要求1所述的半导体结构的形成方法，其特征在于，形成所述控制栅的方法包括：在所述半导体衬底表面形成第二填充材料层和位于所述第二填充材料层表面的第二图形化掩膜层，所述第二填充材料层表面齐平并且覆盖所述第一区域上的栅极和第二区域上的栅极材料层，所述第二图形化掩膜层覆盖第一区域上的第二填充材料层和部分第二区域上的第二填充材料层；以所述第二图形化掩膜层为掩膜，刻蚀第二区域上的部分第二填充材料层和栅极材料层，形成位于浮栅介质层表面的控制栅。
7.根据权利要求1所述的半导体结构的形成方法，其特征在于，还包括：在所述栅介质层和栅极的侧壁表面以及浮栅介质层、浮栅、控制栅介质层和控制栅的侧壁表面形成第一侧墙；以所述第一侧墙和栅极为掩膜，对栅极两侧的半导体衬底的第一区域进行第一轻掺杂离子注入，形成第一轻掺杂区；在所述第一侧墙表面形成第二侧墙，以所述控制栅、第一侧墙和第二侧墙为掩膜，对控制栅两侧的半导体衬底的第二区域进行第二轻掺杂离子注入，形成第二轻掺杂区；在所述第二侧墙表面形成第三侧墙，以所述栅极、第一侧墙、第二侧墙和第三侧墙为掩膜，对栅极两侧的半导体衬底的第一区域进行第一重掺杂离子注入，形成第一源/漏极；在所述第三侧墙表面形成第四侧墙，以所述控制栅、第一侧墙、第二侧墙、第三侧墙和第四侧墙为掩膜，对控制栅两侧的半导体衬底的第二区域进行第二重掺杂离子注入，形成第二源/漏极。
8.根据权利要求7所述的半导体结构的形成方法，其特征在于，所述第一侧墙的材料为氮化硅，厚度为
9.根据权利要求8所述的半导体结构的形成方法，其特征在于，所述第二侧墙的材料为氧化硅，厚度为
10.根据权利要求9所述的半导体结构的形成方法，其特征在于，所述第三侧墙的材料为氮化硅，厚度为
11.根据权利要求10所述的半导体结构的形成方法，其特征在于，所述第四侧墙的材料为氧化硅，厚度为
12.根据权利要求7所述的半导体结构的形成方法，其特征在于，所述第一轻掺杂离子注入的类型为N型离子，包括P、As或Sb中的一种或几种，注入能量为3Kev～30Kev，浓度为1E3atom/cm3～9E4atom/cm3。
13.根据权利要求7所述的半导体结构的形成方法，其特征在于，所述第二轻掺杂离子注入的类型为P型离子，包括B、Ga或In中的一种或几种，注入能量为3Kev～30Kev，浓度为1E3atom/cm3～9E4atom/cm3。
14.根据权利要求1所述的半导体结构的形成方法，其特征在于，所述栅极材料层的材料为多晶硅。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201310657174.0A CN104425366B (zh) | 2013-08-20 | 2013-12-06 | 半导体结构的形成方法 |
| US14/229,916 US9093317B2 (en) | 2013-08-20 | 2014-03-30 | Semiconductor device and fabrication method |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201310365061 | 2013-08-20 | ||
| CN2013103650613 | 2013-08-20 | ||
| CN201310657174.0A CN104425366B (zh) | 2013-08-20 | 2013-12-06 | 半导体结构的形成方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN104425366A true CN104425366A (zh) | 2015-03-18 |
| CN104425366B CN104425366B (zh) | 2017-12-29 |
Family
ID=52479601
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201310657174.0A Active CN104425366B (zh) | 2013-08-20 | 2013-12-06 | 半导体结构的形成方法 |
Country Status (2)
| Country | Link |
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| US (1) | US9093317B2 (zh) |
| CN (1) | CN104425366B (zh) |
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| CN107482008A (zh) * | 2016-06-03 | 2017-12-15 | 中芯国际集成电路制造(上海)有限公司 | 一种半导体器件及其制作方法、电子装置 |
| CN109801965A (zh) * | 2017-11-17 | 2019-05-24 | 联华电子股份有限公司 | 具有双层间隙壁的晶体管及其形成方法 |
| CN109801965B (zh) * | 2017-11-17 | 2022-06-14 | 联华电子股份有限公司 | 具有双层间隙壁的晶体管及其形成方法 |
| TWI697101B (zh) * | 2018-11-08 | 2020-06-21 | 華邦電子股份有限公司 | 半導體結構及其形成方法 |
| US11302705B2 (en) | 2018-11-08 | 2022-04-12 | Winbond Electronics Corp. | Semiconductor structure and the forming method thereof |
| US11839075B2 (en) | 2018-11-08 | 2023-12-05 | Winbond Electronics Corp. | Semiconductor structure and the forming method thereof |
| CN111261695A (zh) * | 2018-11-30 | 2020-06-09 | 华邦电子股份有限公司 | 半导体结构及其形成方法 |
| CN111261695B (zh) * | 2018-11-30 | 2023-07-14 | 华邦电子股份有限公司 | 半导体结构及其形成方法 |
| CN113782418A (zh) * | 2021-08-27 | 2021-12-10 | 华虹半导体(无锡)有限公司 | 半导体器件的制作方法 |
| CN113782418B (zh) * | 2021-08-27 | 2024-06-21 | 华虹半导体(无锡)有限公司 | 半导体器件的制作方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| US9093317B2 (en) | 2015-07-28 |
| US20150054051A1 (en) | 2015-02-26 |
| CN104425366B (zh) | 2017-12-29 |
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| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
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