CN104347693A - 功率半导体器件及其制造方法 - Google Patents
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Abstract
本发明提供一种功率半导体器件及其制造方法，器件包括：半导体衬底；所述半导体衬底的表面的设定区域上设有第一绝缘介质层；所述第一绝缘介质层表面上部分区域和所述半导体衬底的表面上靠近所述设定区域的部分区域的表面上设有第二绝缘介质层，所述半导体衬底表面上的第二绝缘介质层与所述第一绝缘介质层表面上的所述第二绝缘介质层连通；所述第二绝缘介质层上设有栅极导电层；在所述半导体衬底中，所述第一绝缘介质层两侧以及与所述第二绝缘介质层部分区域对应的位置设有体区；所述体区中靠近所述栅极导电层边缘设有源极区。本发明实施例有效解决了现有技术中，功率半导体器件开关延迟大，开关频率低的技术问题。
Description
技术领域
本发明涉及半导体技术领域，尤其涉及一种功率半导体器件及其制造方法。
背景技术
随着微电子技术的不断发展，功率半导体器件因其在开关转换时，具有短的开、关时间而被广泛应用于高频环境。而器件在工作中，器件开关时的延迟对器件的工作频率起决定性作用。
采用现有技术中的工艺方法制造的功率半导体器件如图1所示，包括：半导体衬底101、氧化层102、栅极导电层103，体区104和源极区105，通常将半导体衬底作为漏极区。从图1中获知，现有的功率半导体器件其栅极下面只有一层很薄的氧化层，致使栅极与衬底间的输入电容Ciss较大，加大了器件的开关延迟，进而降低了开关频率。
发明内容
本发明提供一种功率半导体器件及其制造方法，用以解决现有技术制造的半导体功率器件，器件开关延迟大，开关频率低的技术问题。
一方面，本发明实施例提供一种功率半导体器件，包括：
半导体衬底；
所述半导体衬底的表面的设定区域上设有第一绝缘介质层；
所述第一绝缘介质层表面上部分区域和所述半导体衬底的表面上靠近所述设定区域的部分区域的表面上设有第二绝缘介质层，所述半导体衬底表面上的第二绝缘介质层与所述第一绝缘介质层表面上的所述第二绝缘介质层连通；
所述第二绝缘介质层上设有栅极导电层；
在所述半导体衬底中，所述第一绝缘介质层两侧以及与所述第二绝缘介质层部分区域对应的位置设有体区；
所述体区中靠近所述栅极导电层边缘设有源极区。
另一方面，本发明实施例提供一种功率半导体器件制造方法，包括：
在半导体衬底的表面生成第一绝缘介质层；
对所述第一绝缘介质层进行刻蚀，以在所述半导体衬底的表面的设定区域内保留所述第一绝缘介质层；
在所述第一绝缘介质层表面上和所述半导体衬底的表面除所述设定区域外的其他区域表面上生成第二绝缘介质层；
在所述第二绝缘介质层上生成栅极导电层；
对所述第二绝缘介质层和所述栅极导电层进行刻蚀，以在所述第一绝缘介质层上部分区域和所述半导体衬底的表面上靠近所述设定区域的部分区域对应的位置上保留所述栅极导电层，所述半导体衬底表面上的第二绝缘介质层与所述第一绝缘介质层表面上的所述第二绝缘介质层连通；
在所述半导体衬底表面，所述第一绝缘介质层两侧以及与所述第二绝缘介质层部分区域对应的位置注入第一杂质形成体区；
在所述体区表面靠近所述栅极导电层边缘注入第二杂质形成源极区。
本发明提供的功率半导体器件及其制造方法，在半导体衬底的表面与第二绝缘介质层间设置第一绝缘介质层，以增加栅极导电层与半导体衬底间的距离；在第一绝缘介质层表面上部分区域形成第二绝缘介质层，在该部分区域的第二绝缘介质层表面形成栅极导电层，以减少栅极导电层与半导体衬底间对应的横截面积，进而减小了器件的开关延迟，提高了开关频率。
附图说明
图1为现有技术中的功率半导体器件的结构示意图；
图2为本发明实施例提供的功率半导体器件一个实施例的结构示意图；
图3为本发明提供的功率半导体器件制造方法一个实施例的流程图。
具体实施方式
图2为本发明实施例提供的功率半导体器件一个实施例的结构示意图。如图2所示，该功率半导体器件具体包括：半导体衬底201、第一绝缘介质层202、第二绝缘介质层203、栅极导电层204、体区205和源极区206。
具体地，本实施例所示结构如下：
在半导体衬底201的表面的设定区域上设有第一绝缘介质层202；
在第一绝缘介质层202表面上的部分区域如边缘区域的位置，和半导体衬底的表面上靠近设定区域（该设定区域即为第一绝缘介质层202与半导体衬底接触的区域）的部分区域的表面上设有第二绝缘介质层203。可以理解为第二绝缘介质层203外围覆盖包含所有第一绝缘介质层202所在的区域，以及与第一绝缘介质层202相靠近的半导体衬底201表面的区域，只在与第一绝缘介质层202相对位置上存在没有覆盖第二绝缘介质层203的部分区域（该部分区域具体可以是一个相对独立区域，或是多个大小不一的独立区域，且区域的具体形状不做限定）；设置在半导体衬底201表面上的第二绝缘介质层与第一绝缘介质层202表面上的第二绝缘介质层203连通。
第二绝缘介质层203上设有栅极导电层204；
在半导体衬底201中，第一绝缘介质层202两侧与第二绝缘介质层部分区域对应的位置设有体区205；
体区205中靠近栅极导电层204边缘设有源极区206；
该器件结构中的半导体衬底可视为器件的漏极区。
可选的，在第一绝缘介质层202表面上部分区域和半导体衬底201的表面上靠近设定区域的部分区域的表面上设有第二绝缘介质层203，具体可以为在第一绝缘介质层202表面除设定的中心区域（该中心区域可以是圆形，矩形等中心对称图形）以外的区域和半导体衬底201的表面靠近设定区域的部分区域的表面上设有第二绝缘介质层203。可以理解为该第二绝缘介质层203是中间“开窗”（在第一绝缘介质层202的中心区域无第二缘介质层203覆盖），四周连通或是中间“开窗”直接将第二缘介质层203分割成两个以第一绝缘介质层202表面上中心点为对称的结构。
可选的，第一绝缘介质层202可为采用湿法氧化生成的场氧化层，其厚度为大于或等于0.5微米；第二绝缘介质层可以为干法氧化生成的氧化层。
本发明提供的功率半导体器件，在半导体衬底的表面与第二绝缘介质层间设置第一绝缘介质层，以增加栅极导电层与半导体衬底间的距离；在第一绝缘介质层表面上部分区域形成第二绝缘介质层，在该部分区域的第二绝缘介质层表面形成栅极导电层，以减少栅极导电层与半导体衬底间对应的横截面积，进而减小了器件的开关延迟，提高了开关频率。
图3为本发明提供的功率半导体器件制造方法一个实施例的流程图，该方法可以制造如图1所示实施例的功率半导体器件结构。如图3所示，该功率半导体器件制造方法具体包括：
S301，在半导体衬底的表面生成第一绝缘介质层；
该半导体衬底可以为具有轻掺杂的半导体材料，如硅、氮化镓、砷化镓等。在该具有轻掺杂的半导体衬底表面生成第一绝缘介质层，该第一绝缘介质层可以为二氧化硅、氮化硅等。
S302，对上述第一绝缘介质层进行刻蚀，以在半导体衬底的表面的设定区域内保留第一绝缘介质层；
S303，在第一绝缘介质层表面上和半导体衬底的表面除所述设定区域外的其他区域表面上生成第二绝缘介质层；
在完成刻蚀后保留的第一绝缘介质层表面和半导体衬底的表面除与第一绝缘介质层接触的其他区域表面上生成第二绝缘介质层，该第二绝缘介质层可以为二氧化硅、氮化硅。
S304，在第二绝缘介质层上生成栅极导电层；该栅极导电层可以为多晶硅、各种金属。
S305，对上述第二绝缘介质层和栅极导电层进行刻蚀，以在第一绝缘介质层上的部分区域和半导体衬底的表面上靠近设定区域的部分区域对应的位置上保留第二绝缘介质层和该部分第二绝缘介质层上的栅极导电层，该半导体衬底表面上的第二绝缘介质层与第一绝缘介质层表面上的第二绝缘介质层连通；
其中，半导体衬底表面上的第二绝缘介质层和栅极导电层，构成了一个功率半导体器件的栅极区结构，而第一绝缘介质层表面上的第二绝缘介质和栅极导电层则可看作为上述栅极区引出的栅电极结构。通常情况下，如图1所示，相邻两个栅极区引出的栅电极结构为一个表面全覆盖的整体结构。但该表面全覆盖的整体结构使栅电极与衬底间正对的表面积过大，从而增加了二者之间的输入电容。本方案所述方法是在第一绝缘介质层上的部分区域上保留（被刻蚀的部分区域具体可以是一个相对独立区域，或是多个大小不一的独立区域，且区域的具体形状不做限定）第二绝缘介质层和该部分第二绝缘介质层上的栅极导电层，以减小栅电极与衬底间正对的表面积，进而较小二者间的输入电容。同时，考虑到器件的栅极区与栅电极的整体连接关系，在对第二绝缘介质层以及该第二绝缘介质层上的栅极导电层进行刻蚀时，要保证半导体衬底表面上的第二绝缘介质层与第一绝缘介质层表面上的第二绝缘介质层连通。
S306，在半导体衬底表面，第一绝缘介质层两侧与第二绝缘介质层部分区域对应的位置注入第一杂质形成体区；
在半导体衬底表面，第一绝缘介质层两侧与第二绝缘介质层部分区域对应的位置注入与衬底导电类型相反的第一杂质形成功率半导体器件的体区。
S307，在体区表面靠近栅极导电层边缘注入第二杂质形成源极区；
在形成的器件的体区表面且靠近栅极导电层边缘的位置注入与衬底导电类型相同的第二杂质形成功率半导体器件的源极区。而通常，功率半导体器件的衬底即为整个器件的漏极区。
可选的，在对上述第二绝缘介质层和栅极导电层进行刻蚀时，具体可对第二绝缘介质层和栅极导电层与第一绝缘介质层表面设定的中心区域对应的位置，和第二绝缘介质层和栅极导电层与半导体衬底的表面远离上述设定区域的部分区域对应的位置，这两个位置对应的第二绝缘介质层和栅极导电层进行刻蚀。可以理解为是在与第一绝缘介质层表面相对位置上的第二绝缘介质层和栅极导电层的中心区域“开窗”（在第一绝缘介质层的中心区域无第二缘介质层和栅极导电层覆盖），四周连通或是中间“开窗”直接将第二缘介质层和栅极导电层分割成两个以第一绝缘介质层表面上中心点为对称的结构。其中，对半导体衬底的表面远离上述设定区域的部分区域对应的位置对应的第二绝缘介质层和栅极导电层可以第一绝缘介质层的中心点为中心对称进行刻蚀。
可选的，在半导体衬底的表面生成第一绝缘介质层可采用湿法氧化工艺在半导体衬底的表面生成作为第一绝缘介质层的场氧化层；在第一绝缘介质层表面上和半导体衬底的表面除上述设定区域外的其他区域表面上生成第二绝缘介质层可采用干法氧化工艺在第一绝缘介质层表面上和半导体衬底的表面除设定区域外的其他区域表面上生成作为第二绝缘介质层的氧化层。
本发明提供的功率半导体器件制造方法，在半导体衬底的表面与第二绝缘介质层间设置第一绝缘介质层，以增加栅极导电层与半导体衬底间的距离；在第一绝缘介质层表面上部分区域形成第二绝缘介质层，在该部分区域的第二绝缘介质层表面形成栅极导电层，以减少栅极导电层与半导体衬底间对应的横截面积，进而减小了器件的开关延迟，提高了开关频率。
本领域普通技术人员可以理解：实现上述各方法实施例的全部或部分步骤可以通过程序指令相关的硬件来完成。前述的程序可以存储于一计算机可读取存储介质中。该程序在执行时，执行包括上述各方法实施例的步骤；而前述的存储介质包括：ROM、RAM、磁碟或者光盘等各种可以存储程序代码的介质。
最后应说明的是：以上各实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述各实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的范围。
Claims (10)
1.一种功率半导体器件，其特征在于，包括：
半导体衬底；
所述半导体衬底的表面的设定区域上设有第一绝缘介质层；
所述第一绝缘介质层表面上部分区域和所述半导体衬底的表面上靠近所述设定区域的部分区域的表面上设有第二绝缘介质层，所述半导体衬底表面上的第二绝缘介质层与所述第一绝缘介质层表面上的所述第二绝缘介质层连通；
所述第二绝缘介质层上设有栅极导电层；
在所述半导体衬底中，所述第一绝缘介质层两侧与所述第二绝缘介质层部分区域对应的位置设有体区；
所述体区中靠近所述栅极导电层边缘设有源极区。
2.根据权利要求1所述的功率半导体器件，其特征在于，所述第一绝缘介质层表面除设定的中心区域以外的区域和所述半导体衬底的表面靠近所述设定区域的部分区域的表面上设有第二绝缘介质层。
3.根据权利要求2所述的功率半导体器件，其特征在于，所述第二绝缘介质层以所述第一绝缘介质层的中心点为中心对称。
4.根据权利要求1-3任一项所述的功率半导体器件，其特征在于，所述第一绝缘介质层的厚度大于或等于0.5微米。
5.根据权利要求1-3任一项所述的功率半导体器件，其特征在于，所述第一绝缘介质层为采用湿法氧化生成的场氧化层；和/或，
所述第二绝缘介质层为干法氧化生成的氧化层。
6.一种功率半导体器件制造方法，其特征在于，包括：
在半导体衬底的表面生成第一绝缘介质层；
对所述第一绝缘介质层进行刻蚀，以在所述半导体衬底的表面的设定区域内保留所述第一绝缘介质层；
在所述第一绝缘介质层表面上和所述半导体衬底的表面除所述设定区域外的其他区域表面上生成第二绝缘介质层；
在所述第二绝缘介质层上生成栅极导电层；
对所述第二绝缘介质层和所述栅极导电层进行刻蚀，以在所述第一绝缘介质层上部分区域和所述半导体衬底的表面上靠近所述设定区域的部分区域对应的位置上保留所述第二绝缘介质层和所述栅极导电层，所述半导体衬底表面上的所述栅极导电层与所述第一绝缘介质层表面上的所述栅极导电层连通；
在所述半导体衬底表面，所述第一绝缘介质层两侧与所述第二绝缘介质层部分区域对应的位置注入第一杂质形成体区；
在所述体区表面靠近所述栅极导电层边缘注入第二杂质形成源极区。
7.根据权利要求6所述的功率半导体器件制造方法，其特征在于，所述对所述第二绝缘介质层和所述栅极导电层进行刻蚀，包括：
对所述第二绝缘介质层和所述栅极导电层，与所述第一绝缘介质层表面设定的中心区域和所述半导体衬底的表面远离所述设定区域的部分区域对应的位置对应的所述第二绝缘介质层和所述栅极导电层进行刻蚀。
8.根据权利要求7所述的功率半导体器件制造方法，其特征在于，对所述半导体衬底的表面远离所述设定区域的部分区域对应的位置对应的所述第二绝缘介质层和所述栅极导电层进行刻蚀，包括：
对所述半导体衬底的表面远离所述设定区域的部分区域对应的位置对应的所述第二绝缘介质层和所述栅极导电层，以所述第一绝缘介质层的中心点为中心对称刻蚀。
9.根据权利要求6-8任一项所述的功率半导体器件制造方法，其特征在于，所述在半导体衬底的表面生成第一绝缘介质层，包括：
采用湿法氧化工艺在所述半导体衬底的表面生成作为所述第一绝缘介质层的场氧化层。
10.根据权利要求6-8任一项所述的功率半导体器件制造方法，其特征在于，所述在所述第一绝缘介质层表面上和所述半导体衬底的表面除所述设定区域外的其他区域表面上生成第二绝缘介质层，包括：
采用干法氧化工艺在所述第一绝缘介质层表面上和所述半导体衬底的表面除所述设定区域外的其他区域表面上生成作为所述第二绝缘介质层的氧化层。
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| RJ01 | Rejection of invention patent application after publication | ||
| RJ01 | Rejection of invention patent application after publication |
Application publication date: 20150211 |