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CN104218043A - 阵列基板及其制作方法、显示装置 - Google Patents

阵列基板及其制作方法、显示装置 Download PDF

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CN104218043A CN201410453736.4A CN201410453736A CN104218043A CN 104218043 A CN104218043 A CN 104218043A CN 201410453736 A CN201410453736 A CN 201410453736A CN 104218043 A CN104218043 A CN 104218043A
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Abstract

本发明提供了一种阵列基板及其制作方法、显示装置，该阵列基板包括：衬底基板及位于衬底基板上的包括源极和漏极的图形，还包括：位于衬底基板与包括源极和漏极的图形之间的隧道结结构，隧道结结构形成阵列基板的有源层。上述阵列基板及其制作方法、显示装置具有较高的载流子迁移率，TFT的开关速度更快；TFT的阈值电压不易发生漂移，具有较高的均匀性；每个像素能够使用更少的TFT，像素的开关速度更快；且制作工艺更简单易行。

Description

阵列基板及其制作方法、显示装置
技术领域
本发明涉及显示技术领域，尤其涉及一种阵列基板及其制作方法、显示装置。
背景技术
随着显示技术的不断发展，OLED(Organic Light-Emitting Diode，有机发光二极管)显示装置作为一种新兴的平板显示装置，以其体积轻薄、对比度高、色域高、功耗低、可以实现柔性显示等优点，必将成为下一代显示装置的发展趋势。
根据驱动方式的不同，OLED显示装置可分为：PMOLED(Passive MatrixOrganic Light Emission Display，无源矩阵有机发光二极管显示装置)和AMOLED(Active Matrix Organic Light Emission Display，有源矩阵有机发光二极管显示装置)两种。相对于PMOLED，AMOLED的响应速度更快，且可满足各种尺寸显示装置的需求，因此很多企业将关注点更多的集中在AMOLED上。
现有技术中，根据TFT(Thin Film Transistor，薄膜晶体管)有源层的形成材料不同，AMOLED的阵列基板主要包括低温多晶硅阵列基板和氧化物阵列基板。其中，对于低温多晶硅阵列基板，晶化后的低温多晶硅为晶粒状态，晶粒间存在一定的间隙，造成TFT的阈值电压易漂移，阵列基板的均匀性较差；进一步的，为了提高阵列基板的均匀性，会通过设置多个TFT来消除阈值电压的漂移，但是TFT数量的增多又会造成像素的开关速度变慢，且造成阵列基板的制作工艺复杂；并且低温多晶硅晶化时所需的温度较高，也会增加制作工艺复杂度。对于氧化物阵列基板，由于通电后氧化物中载流子迁移率较低，不能很好地满足作为电流器件的OLED需要较高载流子迁移率支持的特性，进而造成TFT的开关速度较慢。
发明内容
本发明提供了一种阵列基板及其制作方法、显示装置，以提高阵列基板的均匀性，简化制作工艺，提高载流子迁移率。
为达到上述目的，本发明采用如下技术方案：
一种阵列基板，包括：衬底基板及位于所述衬底基板上的包括源极和漏极的图形，还包括：位于所述衬底基板与所述包括源极和漏极的图形之间的隧道结结构，所述隧道结结构形成所述阵列基板的有源层；
所述隧道结结构包括：依次层叠的第一磁性层、绝缘层和第二磁性层。
优选的，所述第一磁性层包括依次层叠的反铁磁钉扎层和铁磁被钉扎层。
优选的，所述反铁磁钉扎层的材料包括锰化铱、锰化镍、氧化镍、锰化铁和L2BaNiO5中的至少一种。
优选的，所述铁磁被钉扎层的材料包括铁化钴、钴、铁、铁化镍和钴化镍中的至少一种。
优选的，所述绝缘层的材料包括氧化镁、三氧化二铝和三氧化二钛中的至少一种。
优选的，所述绝缘层的厚度小于10纳米。
优选的，所述第二磁性层的材料为软磁材料，所述软磁材料包括铁化钴、钴、铁、铁化镍和钴化镍中的至少一种。
优选的，所述阵列基板包括多个像素，每个所述像素包括两个薄膜晶体管和一个存储电容。
本发明还提供了一种阵列基板的制作方法，包括：在衬底基板上形成包括源极和漏极的图形，所述制作方法用于制作本发明所提出的阵列基板，在所述形成包括源极和漏极的图形之前，所述制作方法还包括：在所述衬底基板上形成包括隧道结结构的图形，所述隧道结结构形成所述阵列基板的有源层；所述隧道结结构包括：依次层叠的第一磁性层、绝缘层和第二磁性层。
优选的，所述在所述衬底基板上形成包括隧道结结构的图形包括：采用化学汽相淀积工艺或溅射工艺在所述衬底基板上依次覆盖所述第一磁性层、所述绝缘层和所述第二磁性层的材料，采用构图工艺形成所述包括隧道结结构的图形。
本发明还提供了一种显示装置，包括本发明所提出的阵列基板。
本发明所提供的阵列基板及其制作方法、显示装置中，阵列基板的TFT具有隧道结结构，当TFT的栅极被施加驱动电压时，隧道结结构的两磁性层的磁矩方向相同，TFT处于自旋电子隧穿状态，TFT开启，当TFT的栅极未被施加驱动电压时，隧道结结构的两磁性层的磁矩方向相反，TFT处于自旋电子屏蔽状态，TFT关断，从而实现了TFT的开关作用。由于在TFT的工作过程中，其隧道结结构利用隧穿效应实现电阻差异，隧道结结构中电流的方向总是垂直于薄膜平面，因此本发明所提供的阵列基板的载流子的迁移率较高，进而TFT的开关速度较快。
并且，由于构成隧道结结构两磁性层均为致密性高的薄膜形态，而非以间隙较大的晶粒状态存在，因此本发明中的包括隧道结结构的TFT的阈值电压不易发生漂移，阵列基板的均匀性较现有技术更好。
另一方面，由于本发明中的阵列基板的均匀性较好，因此无需像现有技术中通过设置多个TFT来提高阵列基板的均匀性，本发明中的阵列基板能够使用更少的TFT，从而提高了像素的开关速度。
此外，由于形成隧道结结构无需高温晶化过程，且能够在较低温度下沉积，加上具有隧道结结构的阵列基板需要TFT的个数减少，这些均使得阵列基板的制作工艺得以简化。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其它的附图。
图1～图7为本发明实施例所提供的阵列基板的制作方法的各步骤图；
图8为本发明实施例所提供的隧道结结构的截面图；
图9为本发明实施例所提供的隧道结结构处于自旋电子隧穿状态时的截面图；
图10为本发明实施例所提供的隧道结结构处于自旋电子屏蔽状态时的截面图；
图11为本发明实施例所提供的阵列基板的电路图。
具体实施方式
为使本发明的上述目的、特征和优点能够更加明显易懂，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述。显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动的前提下所获得的所有其它实施例，均属于本发明保护的范围。
实施例一
本实施例提供了一种阵列基板，该阵列基板包括：衬底基板及位于衬底基板上的包括源极和漏极的图形，还包括：位于衬底基板与包括源极和漏极的图形之间的隧道结结构，该隧道结结构形成阵列基板的有源层。
如图8所示，该隧道结结构包括：依次层叠的第一磁性层801、绝缘层803和第二磁性层802。
阵列基板包括多个矩阵式排布的TFT，可以认为上述隧道结结构形成TFT的有源层，本实施例所提供的包括隧道结结构的TFT的控制原理如下：
如图9所示，当TFT的栅极被施加驱动电压时，隧道结结构的位于绝缘层803两侧的第一磁性层801和第二磁性层802被磁化，两磁性层的磁矩方向相同，因此两磁性层内部的电子自旋方向相同，此时,绝缘层803对于自旋同方向的电子产生的势垒较低，电子的隧穿几率大。第二磁性层802中的多数自旋子带的电子将穿过绝缘层803产生的势垒进入第一磁性层801的多数子带的空态,同时少数自旋子带的电子也从第一磁性层801进入第二磁性层802少数子带的空态,从而TFT处于自旋电子隧穿状态，TFT开启。
如图10所示，当TFT的栅极未被施加驱动电压时，隧道结结构的位于绝缘层803两侧的第一磁性层801和第二磁性层802的磁矩方向相反，因此第一磁性层801中的多数自旋子带的电子的自旋与第二磁性层802的少数自旋子带的电子的自旋方向相反且平行,此时,绝缘层803对于自旋反方向的电子产生的势垒较高，电子的隧穿几率极小。第一磁性层801中的多数自旋子带的电子将进入第二磁性层802的少数子带的空态,同时少数自旋子带的电子也从第一磁性层801进入第二磁性层802多数子带的空态,从而TFT处于自旋电子屏蔽状态，TFT关断。
通过上述过程实现了TFT的开关作用。由上述过程可见，在TFT的工作过程中，TFT的隧道结结构利用隧穿效应实现电阻差异，隧道结结构中电流的方向总是垂直于薄膜平面，因此本实施例所提供的阵列基板的载流子的迁移率较高，进而TFT的开关速度较快。
并且，由于隧道结结构两磁性层均为致密性高的薄膜形态，而非以间隙较大的晶粒状态存在，因此本实施例中的包括隧道结结构的TFT的阈值电压不易发生漂移，阵列基板的均匀性较现有技术更好。
另一方面，由于本实施例中的阵列基板的均匀性较好，因此无需像现有技术中通过设置多个TFT来提高阵列基板的均匀性，本实施例中的阵列基板能够使用更少的TFT，从而提高了像素的开关速度。
此外，由于形成隧道结结构无需高温晶化过程，且能够在较低温度下沉积，具有隧道结结构的阵列基板需要TFT的个数减少，这些均使得阵列基板的制作工艺得以简化。
本实施例中，上述隧道结结构的第一磁性层801优选的可包括依次层叠的反铁磁钉扎层8011和铁磁被钉扎层8012。其中，反铁磁钉扎层8011的材料优选的可为反铁磁材料、合成反铁磁材料或混合反铁磁材料等，更优选的可为锰化铱、锰化镍、氧化镍、锰化铁和L2BaNiO5中的至少一种。铁磁被钉扎层8012的材料优选的可为软磁材料，更优选的可为铁化钴、钴、铁、铁化镍和钴化镍中的至少一种，以保证TFT的阈值电压不易发生漂移，阵列基板的均匀性更好。
绝缘层803的材料优选的可为氧化镁、三氧化二铝和三氧化二钛中的至少一种。另外，可将绝缘层803的厚度设置的较薄，优选的可以小于10纳米，以保证电子能够快速穿过绝缘层803，隧道结结构迅速发生隧穿效应。
第二磁性层802的材料一般为软磁材料，优选的可为铁化钴、钴、铁、铁化镍和钴化镍中的至少一种，隧道结结构的第二磁性层802选择软磁材料，以保证TFT的阈值电压不易发生漂移，阵列基板的均匀性更好。
需要说明的是，由于电子隧穿几率与铁磁势垒高度呈指数衰减关系，因此，即使自旋极化率为零的入射电子流穿过铁磁势垒后也会产生自旋极化，进而使得电子能够隧穿绝缘层，因此铁磁隧道结结构的两磁性层之一具有铁磁性就能发生隧穿效应，从而使隧道结结构的第一磁性层801和第二磁性层802材料的选择范围更大。
由于本实施例所提供的阵列基板的TFT具有隧道结结构，TFT的阈值电压不易发生漂移，阵列基板的均匀性好，因此无需设置多个TFT来提高阵列基板的均匀性，优选的，本实施例中的阵列基板包括多个像素，每个像素包括两个TFT和一个存储电容。
具体的，本实施例所提供的阵列基板的像素结构可如图7所示，包括：位于衬底基板上的缓冲层101，该缓冲层101为能够导电的膜层；形成于缓冲层101上的包括第一隧道结结构201和第二隧道结结构202的图形；覆盖在包括第一隧道结结构201和第二隧道结结构202的图形上的栅极绝缘层(图中未示出)；形成于栅极绝缘层之上的包括第一栅极301、第二栅极302和栅极线303的图形；覆盖在包括第一栅极301、第二栅极302和栅极线303的图形上的层间介质层(图中未示出)，该层间介质层内具有的多个层间介质层过孔401；形成于层间介质层之上的包括第一漏极501、第二漏极502、跨桥503、数据线504和VDD线505的图形，其中，第一漏极501通过层间介质层过孔401与第二栅极302电性相连，跨桥503用于电连接第二栅极302与缓冲层101，数据线504和VDD线505分别通过层间介质层过孔401与缓冲层101电性相连，第一隧道结结构201、第一栅极301和第一漏极501属于控制开关，第二隧道结结构202、第二栅极302和第二漏极502属于驱动开关，包括第一漏极501、第二漏极502、跨桥503、数据线504和VDD线505的图形与缓冲层101构成一存储电容506；覆盖在包括第一漏极501、第二漏极502、跨桥503、数据线504和VDD线505的图形上的平坦化层(图中未示出)，该平坦化层内具有平坦化层过孔601；形成于平坦化层之上的包括阴极701的图形，该阴极701通过平坦化层过孔601与第二漏极502电性相连。
上述像素结构的等效电路图可如图11所示，当像素需要显示时，栅极线(即Gate线)向控制开关T1的栅极施加一驱动信号，使控制开关T1开启，在控制开关T1内产生一横向磁场，该横向磁场影响控制开关T1中隧道结结构的第二磁性层的磁矩方向，使第二磁性层的磁矩方向与第一磁性层的磁矩方向相反，从而控制开关T1工作在自旋电子屏蔽状态，即控制开关T1关断；此时，只有极少的电流通过驱动开关T2的栅极，驱动开关T2的栅极产生的横向磁场不足以改变驱动开关T2中隧道结结构的第二磁性层的磁矩方向，从而驱动开关T2工作在自旋电子隧穿状态，即驱动开关T2开启，此时，通过VDD线向驱动开关T2的源极施加一偏置电压，驱动开关T2的漏极输出一信号给OLED，形成像素显示。
当像素不需要显示时，栅极线使控制开关T1关断，控制开关T1的隧道结结构的第二磁性层的磁矩方向与第一磁性层的磁矩方向相同，从而控制开关T1工作在自旋电子隧穿状态，即控制开关T1开启；此时，数据线(即SD线)中的电流通过控制开关T1，有大量电流通过驱动开关T2的栅极，驱动开关T2的栅极产生的横向磁场足以改变驱动开关T2中隧道结结构的第二磁性层的磁矩方向，从而使得驱动开关T2工作在自旋电子屏蔽状态，即驱动开关T2断开，此时，VDD线上的电流不能通过，即驱动开关T2的漏极不能输出信号给OLED，像素不显示。
实施例二
本实施例提供了一种阵列基板的制作方法，包括：在衬底基板上形成包括源极和漏极的图形，该制作方法用于制作本发明提出的阵列基板，在形成包括源极和漏极的图形之前，该制作方法还包括：在衬底基板上形成包括隧道结结构的图形，隧道结结构形成阵列基板的有源层；隧道结结构包括：依次层叠的第一磁性层、绝缘层和第二磁性层。
本实施例所提供阵列基板的制作方法中，一方面，隧道结结构的形成材料决定了形成隧道结结构无需高温晶化过程，且能够在较低温度下沉积；另一方面，隧道结结构的膜层形态决定了TFT的阈值电压不易发生漂移，阵列基板的均匀性较好，无需像现有技术中通过设置多个TFT来提高基板均匀性，因此能够减少所需要的TFT的个数，这两方面均使阵列基板的制作工艺得以简化。
下面以每个像素包括两个TFT和一个存储电容的像素结构为例，对本实施例所提供的阵列基板的制作方法进行具体介绍，如图1～图7所示，该制作方法包括：
步骤S1：在衬底基板上形成包括缓冲层101的图形，如图1所示。
本步骤中，形成缓冲层101的过程优选的可为：首先在衬底基板上沉积缓冲层材料，沉积缓冲层材料优选的可采用磁控溅射沉积法，缓冲层材料优选的可为氧化铟锡或氧化铟锌等透明导电材料，厚度优选的可为100nm～200nm；之后采用构图工艺去除部分缓冲层材料，形成包括缓冲层101的图形，去除过程优选的可选用湿法刻蚀工艺。
本实施例对衬底基板的厚度并不具体限定，优选的可选用0.4mm～0.7mm厚的衬底基板。
步骤S2：在经过步骤1的衬底基板上形成包括隧道结结构的图形，如图2所示。
上述步骤S2优选的可包括：采用化学汽相淀积工艺或溅射工艺在衬底基板上依次覆盖第一磁性层、绝缘层和第二磁性层的材料，采用构图工艺形成包括隧道结结构的图形。
其中，覆盖第一磁性层、绝缘层和第二磁性层的材料所采用的化学汽相淀积工艺具体可为等离子体增强化学气相淀积工艺，所采用的溅射工艺具体可为射频磁控溅射工艺。
采用构图工艺形成包括隧道结结构的图形具体可为：在覆盖了第一磁性层、绝缘层和第二磁性层的材料的衬底基板上形成具有第一隧道结结构201和第二隧道结结构202的图形的光刻胶层，以该光刻胶层为掩膜去除部分第一磁性层、绝缘层和第二磁性层的材料，保留待形成第一隧道结结构201和第二隧道结结构202的区域上的材料，形成第一隧道结结构201和第二隧道结结构202。前述过程中，去除部分第一磁性层、绝缘层和第二磁性层的材料优选的可采用干法刻蚀工艺。
步骤S3：在经过步骤2的衬底基板上形成包括第一栅极301、第二栅极302和栅极线303的图形，如图3所示。
本步骤中，形成第一栅极301、第二栅极302和栅极线303的过程优选的可为：沉积金属材料，采用构图工艺去除部分金属材料，保留待形成第一栅极301、第二栅极302和栅极线303的区域上的金属材料，形成包括第一栅极301、第二栅极302和栅极线303的图形。
本实施例对第一栅极301、第二栅极302和栅极线303的形成材料并不具体限定，优选的可为钼、铝、氩、钛和铜等，以保证第一栅极301、第二栅极302和栅极线303具有良好的导电性。
需要说明的是，在形成包括第一栅极301、第二栅极302和栅极线303的图形之前还可包括：形成栅极绝缘层，以使第一隧道结结构201与第一栅极301电性绝缘，且第二隧道结结构202与第二栅极302电性绝缘。本实施例中栅极绝缘层的形成材料优选的可为二氧化硅或氮化硅等绝缘材料。另外，栅极绝缘层的厚度优选的可为300nm～400nm，以保证隧道结结构与栅极之间的绝缘需求。
步骤S4：在包括第一栅极301、第二栅极302和栅极线303的图形上覆盖层间介质层(图中未示出)，在层间介质层上形成多个层间介质层过孔401，如图4所示。
上述步骤中，覆盖层间介质层优选的可采用等离子体增强化学气相淀积工艺，层间介质层的形成材料可为二氧化硅和氮化硅等绝缘材料，以使包括第一栅极301、第二栅极302和栅极线303的图形与后续形成的包括第一漏极、第二漏极、跨桥、数据线和VDD线的图形电性绝缘。形成多个层间介质层过孔401优选的可采用构图工艺。
步骤S5：在经过步骤S4的阵列基板上形成包括第一漏极501、第二漏极502、跨桥503、数据线504和VDD线505的图形，如图5所示。
本步骤具体可包括：采用溅射工艺沉积金属材料，所沉积的金属材料优选的可为钼，钛和铝等，其中，若选用钛和铝，则沉积所形成的膜层结构优选的可为钛、铝和钛依次层叠所形成的薄膜；之后采用构图工艺去除部分金属材料，保留待形成第一漏极501、第二漏极502、跨桥503、数据线504和VDD线505的区域上的金属材料，形成包括第一漏极501、第二漏极502、跨桥503、数据线504和VDD线505的图形。
其中，第一漏极501通过层间介质层过孔401与第二栅极302电性相连，跨桥503用于电连接第二栅极302与缓冲层101，数据线504和VDD线505分别通过层间介质层过孔401与缓冲层101电性相连，第一隧道结结构201、第一栅极301和第一漏极501属于控制开关，第二隧道结结构202、第二栅极302和第二漏极502属于驱动开关，包括第一漏极501、第二漏极502、跨桥503、数据线504和VDD线505的图形与缓冲层101构成一存储电容506，以防止漏电流对像素显示产生不良影响。
步骤S6：在经过步骤S5的阵列基板上形成平坦化层(图中未示出)，之后再形成贯穿平坦化层的平坦化层过孔601，如图6所示。
本步骤具体可包括：在经过步骤S5的阵列基板上涂覆树脂材料，形成平坦化层，树脂材料优选的可为感光树脂，也可为非感光树脂；之后采用构图工艺去除部分树脂材料，形成平坦化层过孔601，去除过程中优选的可采用干法刻蚀工艺。
步骤S7：在经过步骤S6的阵列基板上形成包括阴极701的图形，如图7所示。
上述步骤优选的可为：采用溅射工艺在经过步骤S6的阵列基板上沉积阴极材料，阴极材料优选的可为镁和银等金属材料，厚度优选的可为10nm～30nm；之后采用构图工艺去除部分金属材料，保留待形成阴极701的区域上的金属材料，形成包括阴极701的图形。其中，阴极701通过平坦化层过孔601与第二漏极502电性相连。
本实施例优选的还可以在经过步骤7的阵列基板上涂覆聚酰亚胺等绝缘材料，然后采用构图工艺形成像素限定层。
需要说明的是，上述步骤S1～步骤S7是针对OLED显示装置的制作方法，本领域的技术人员在本发明所提供的阵列基板的TFT具有隧道结结构的技术方案的基础上，还可将前述技术方案应用于液晶显示装置阵列基板的制作中。通过将上述步骤S1～步骤S7中的步骤S7更改为形成包括像素电极的图形，即可得到具有相同优点的阵列基板。
实施例三
本实施例提供了一种显示装置，其包括实施例一中所提供的阵列基板，由于该显示装置的阵列基板的载流子迁移率较高，TFT的开关速度较快，因此本实施例中的显示装置具有较快的开关速度；并且，由于所包括的阵列基板的均匀性较好，因此本实施例中的显示装置的画面显示的均匀性较好；此外，由于阵列基板的隧道结结构能够在低温下沉积，无需高温晶化，每个像素结构所需的TFT个数减少，因此简化了本实施例中的显示装置的制作工艺。
需要说明的是，本实施例中的显示装置可以为：液晶显示面板、电子纸、OLED面板、手机、平板电脑、电视机、显示器、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件。
以上所述仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到的变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应以所述权利要求的保护范围为准。

Claims (11)

1.一种阵列基板，包括：衬底基板及位于所述衬底基板上的包括源极和漏极的图形，其特征在于，还包括：位于所述衬底基板与所述包括源极和漏极的图形之间的隧道结结构，所述隧道结结构形成所述阵列基板的有源层；
所述隧道结结构包括：依次层叠的第一磁性层、绝缘层和第二磁性层。
2.根据权利要求1所述的阵列基板，其特征在于，所述第一磁性层包括依次层叠的反铁磁钉扎层和铁磁被钉扎层。
3.根据权利要求2所述的阵列基板，其特征在于，所述反铁磁钉扎层的材料包括锰化铱、锰化镍、氧化镍、锰化铁和L2BaNiO5中的至少一种。
4.根据权利要求2所述的阵列基板，其特征在于，所述铁磁被钉扎层的材料包括铁化钴、钴、铁、铁化镍和钴化镍中的至少一种。
5.根据权利要求1所述的阵列基板，其特征在于，所述绝缘层的材料包括氧化镁、三氧化二铝和三氧化二钛中的至少一种。
6.根据权利要求5所述的阵列基板，其特征在于，所述绝缘层的厚度小于10纳米。
7.根据权利要求1所述的阵列基板，其特征在于，所述第二磁性层的材料为软磁材料，所述软磁材料包括铁化钴、钴、铁、铁化镍和钴化镍中的至少一种。
8.根据权利要求1～7任一项所述的阵列基板，其特征在于，所述阵列基板包括多个像素，每个所述像素包括两个薄膜晶体管和一个存储电容。
9.一种阵列基板的制作方法，包括：在衬底基板上形成包括源极和漏极的图形，其特征在于，所述制作方法用于制作权利要求1～8任一项所述的阵列基板，在所述形成包括源极和漏极的图形之前，所述制作方法还包括：在所述衬底基板上形成包括隧道结结构的图形，所述隧道结结构形成所述阵列基板的有源层；所述隧道结结构包括：依次层叠的第一磁性层、绝缘层和第二磁性层。
10.根据权利要求9所述的制作方法，其特征在于，所述在所述衬底基板上形成包括隧道结结构的图形包括：采用化学汽相淀积工艺或溅射工艺在所述衬底基板上依次覆盖所述第一磁性层、所述绝缘层和所述第二磁性层的材料，采用构图工艺形成所述包括隧道结结构的图形。
11.一种显示装置，其特征在于，包括权利要求1～8任一项所述的阵列基板。
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112002705B (zh) * 2020-08-10 2023-08-25 Tcl华星光电技术有限公司 阵列基板制备方法和阵列基板

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1750168A (zh) * 2004-08-23 2006-03-22 三星电子株式会社 磁存储器件及其操作和制造方法
JP2009265561A (ja) * 2008-04-30 2009-11-12 Nippon Hoso Kyokai <Nhk> 光変調素子、光変調器、表示装置、ホログラフィ装置及びホログラム記録装置
US20120299635A1 (en) * 2011-05-25 2012-11-29 International Business Machines Corporation Magnetic tunnel junction transistor devices
CN103165608A (zh) * 2011-12-14 2013-06-19 三星电子株式会社 数据存储器件及其制造方法
CN103811045A (zh) * 2014-02-28 2014-05-21 北京航空航天大学 一种高可靠性、亦可多比特存储的双功能存储单元

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2830686B1 (fr) * 2001-10-04 2004-10-22 Commissariat Energie Atomique Transistor a un electron et a canal vertical, et procedes de realisation d'un tel transistor
WO2004088753A1 (ja) * 2003-03-31 2004-10-14 Japan Science And Technology Agency スピン依存伝達特性を有するトンネルトランジスタ及びそれを用いた不揮発性メモリ
US8610234B2 (en) * 2011-09-02 2013-12-17 Hoon Kim Unit pixel of image sensor and photo detector thereof
TWI472069B (zh) 2011-12-19 2015-02-01 Ind Tech Res Inst 熱電複合材料
US9230985B1 (en) * 2014-10-15 2016-01-05 Sandisk 3D Llc Vertical TFT with tunnel barrier

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1750168A (zh) * 2004-08-23 2006-03-22 三星电子株式会社 磁存储器件及其操作和制造方法
JP2009265561A (ja) * 2008-04-30 2009-11-12 Nippon Hoso Kyokai <Nhk> 光変調素子、光変調器、表示装置、ホログラフィ装置及びホログラム記録装置
US20120299635A1 (en) * 2011-05-25 2012-11-29 International Business Machines Corporation Magnetic tunnel junction transistor devices
CN103165608A (zh) * 2011-12-14 2013-06-19 三星电子株式会社 数据存储器件及其制造方法
CN103811045A (zh) * 2014-02-28 2014-05-21 北京航空航天大学 一种高可靠性、亦可多比特存储的双功能存储单元

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