[go: up one dir, main page]

CN104091805B - 阵列基板及其制造方法和显示装置 - Google Patents

阵列基板及其制造方法和显示装置 Download PDF

Info

Publication number
CN104091805B
CN104091805B CN201410273612.8A CN201410273612A CN104091805B CN 104091805 B CN104091805 B CN 104091805B CN 201410273612 A CN201410273612 A CN 201410273612A CN 104091805 B CN104091805 B CN 104091805B
Authority
CN
China
Prior art keywords
main
common electrode
transfer hole
array substrate
connection part
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201410273612.8A
Other languages
English (en)
Other versions
CN104091805A (zh
Inventor
龙跃
李凡
王杨
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
BOE Technology Group Co Ltd
Chengdu BOE Optoelectronics Technology Co Ltd
Original Assignee
BOE Technology Group Co Ltd
Chengdu BOE Optoelectronics Technology Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by BOE Technology Group Co Ltd, Chengdu BOE Optoelectronics Technology Co Ltd filed Critical BOE Technology Group Co Ltd
Priority to CN201410273612.8A priority Critical patent/CN104091805B/zh
Priority to PCT/CN2014/087521 priority patent/WO2015192526A1/zh
Priority to US14/654,141 priority patent/US9966389B2/en
Publication of CN104091805A publication Critical patent/CN104091805A/zh
Application granted granted Critical
Publication of CN104091805B publication Critical patent/CN104091805B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/1333—Constructional arrangements; Manufacturing methods
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/136227—Through-hole connection of the pixel electrode to the active element through an insulation layer
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/674—Thin-film transistors [TFT] characterised by the active materials
    • H10D30/6755—Oxide semiconductors, e.g. zinc oxide, copper aluminium oxide or cadmium stannate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/01—Manufacture or treatment
    • H10D86/021—Manufacture or treatment of multiple TFTs
    • H10D86/0221—Manufacture or treatment of multiple TFTs comprising manufacture, treatment or patterning of TFT semiconductor bodies
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/40—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs
    • H10D86/441—Interconnections, e.g. scanning lines
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/40—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs
    • H10D86/441—Interconnections, e.g. scanning lines
    • H10D86/443—Interconnections, e.g. scanning lines adapted for preventing breakage, peeling or short circuiting
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/40—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs
    • H10D86/60—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs wherein the TFTs are in active matrices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/40—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs
    • H10D86/421—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs having a particular composition, shape or crystalline structure of the active layer
    • H10D86/423—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs having a particular composition, shape or crystalline structure of the active layer comprising semiconductor materials not belonging to the Group IV, e.g. InGaZnO

Landscapes

  • Physics & Mathematics (AREA)
  • Nonlinear Science (AREA)
  • Mathematical Physics (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • General Physics & Mathematics (AREA)
  • Optics & Photonics (AREA)
  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Liquid Crystal (AREA)
  • Devices For Indicating Variable Information By Combining Individual Elements (AREA)
  • Thin Film Transistor (AREA)

Abstract

本发明提供一种阵列基板，该阵列基板包括公共电极线、薄膜晶体管、公共电极，公共电极线位于薄膜晶体管的有源层下方，公共电极线上方设置有主转接孔，其中，公共电极通过至少部分地设置在主转接孔中的主连接部与公共电极线电连接，主连接部包括上主连接部和下主连接部，下主连接部包括主体和设置在主体上且朝向远离主转接孔中心的方向延伸的凸缘，上主连接部的下端与凸缘相连，上主连接部的上端与公共电极相连。本发明还提供阵列基板的制造方法和包括阵列基板的显示装置。在本发明所提供的阵列基板中，公共电极线与公共电极线之间具有可靠的电连接。因此，包括阵列基板的显示装置可以更好地显示画面。

Description

阵列基板及其制造方法和显示装置
技术领域
本发明涉及显示技术领域，具体地，涉及一种阵列基板、该阵列基板的制造方法和包括所述阵列基板的显示装置。
背景技术
图1中所示的是一种阵列基板，该阵列基板包括公共电极10、公共电极线20、薄膜晶体管30和像素电极40，公共电极10与公共电极线20电连接。公共电极10所在的层与公共电极线20所在的层之间还设置有刻蚀阻挡层31和钝化层50，为了将公共电极10与公共电极线20电连接，可以在公共电极线20上方设置转接孔60，在沉积形成公共电极10的同时，转接孔60的侧壁以及底壁(即，公共电极线20的上表面)上也形成一层公共电极材料，转接孔60内的公共电极材料形成为将公共电极线20与公共电极10电连接的连接部70。由于钝化层50和刻蚀阻挡层31具有相对较大的厚度，因此，在形成连接部70时，容易在转接孔60的侧壁上产生缺口，导致公共电极线20与公共电极10之间连接不良。
因此，如何防止公共电极线20与公共电极10之间连接不良成为本领域亟待解决的技术问题。
发明内容
本发明的目的在于一种阵列基板、该阵列基板的制造方法和包括所述阵列基板的显示装置。在所述阵列基板中，公共电极线与公共电极线之间具有可靠的电连接。
为了实现上述目的，作为本发明的一个方面，提供一种阵列基板，该阵列基板包括公共电极线、薄膜晶体管、公共电极，所述公共电极线与所述薄膜晶体管的有源层间隔设置，所述公共电极线上方设置有主转接孔，其中，所述公共电极通过至少部分地设置在所述主转接孔中的主连接部与所述公共电极线电连接，所述主连接部包括上主连接部和下主连接部，所述下主连接部包括主体和设置在所述主体上且朝向远离所述主转接孔中心的方向延伸的凸缘，所述上主连接部的下端与所述凸缘相连，所述上主连接部的上端与所述公共电极相连；所述凸缘上方设置有辅转接孔，所述公共电极通过设置在所述辅转接孔中的辅连接部与所述凸缘电连接。
优选地，所述主转接孔包括上主转接孔和下主转接孔，且所述上主转接孔的宽度大于所述下主转接孔的宽度，所述主体设置在所述下主转接孔中，所述凸缘设置在所述上主转接孔与所述下主转接孔的连接处，所述上主连接部设置在所述上主转接孔中，所述主连接部与所述公共电极形成为一体。
优选地，所述主转接孔包括上主转接孔和下主转接孔，所述凸缘从所述下主转接孔的上端延伸至所述主转接孔的外部。
优选地，所述下主连接部与所述阵列基板的像素电极同步形成，所述上主连接部与所述公共电极形成为一体
优选地，所述薄膜晶体管的有源层由金属氧化物制成，所述阵列基板还包括设置在所述薄膜晶体管的有源层上方的刻蚀阻挡层，所述凸缘设置在所述刻蚀阻挡层上方。
优选地，所述刻蚀阻挡层与所述公共电极之间设置有钝化层。
作为本发明的另一个方面，提供一种阵列基板的制造方法，其中，所述制造方法包括：
S10、形成包括公共电极线和薄膜晶体管的栅极的图形；
S20、形成主转接孔，所述主转接孔位于所述公共电极线的上方，并到达所述公共电极线；
S30、形成包括主连接部的图形，所述主连接部至少部分地设置在所述主转接孔中，所述主连接部包括上主连接部和下主连接部，所述下主连接部包括主体和设置在所述主体上且朝向远离所述主转接孔中心的方向延伸的凸缘，所述上主连接部的下端与所述凸缘相连；
S40、形成包括所述公共电极的图形，所述公共电极与所述上主 连接部的上端相连；
S50、形成位于所述凸缘上方的辅转接孔；
S60、在所述辅转接孔中设置将所述公共电极和所述凸缘电连接的辅连接部。
优选地，所述薄膜晶体管的有源层由金属氧化物制成，所述制造方法包括在所述步骤S10和所述步骤S20之间进行的：
S15、在所述薄膜晶体管的有源层上方形成刻蚀阻挡层的步骤；
所述步骤S20包括：
S21、形成下主转接孔，该下主转接孔贯穿所述刻蚀阻挡层到达所述公共电极线；
S22、形成位于所述刻蚀阻挡层上方的钝化层；
S23、在所述刻蚀阻挡层上与所述下主转接孔对应的位置形成上主转接孔，并去除沉积在所述下主转接孔中的钝化层材料，所述上主转接孔与所述下主转接孔贯通，形成所述主转接孔。
优选地，所述上主转接孔的宽度大于所述下主转接孔的宽度，所述步骤S30和所述步骤S40同步进行，且所述步骤S30中形成的所述上主连接部位于所述上主转接孔中，所述下主连接部的主体位于所述下主转接孔中，所述凸缘位于所述上主转接孔和所述下主转接孔的连接处，且所述凸缘位于所述刻蚀阻挡层上。
优选地，所述上主转接孔的宽度等于所述下主转接孔的宽度，所述步骤S30包括：
S31、形成所述下主连接部，所述凸缘位于所述刻蚀阻挡层上；
S32、形成所述上主连接部；其中，
所述步骤S31在所述步骤S21和所述步骤S22之间进行，并且，在所述步骤S31中形成像素电极，所述步骤S32与所述步骤S40同步进行。
优选地，所述步骤S60与所述步骤S40同步进行。
作为本发明的再一个方面，提供一种显示装置，该显示装置包括阵列基板，其中，所述阵列基板为本发明所提供的上述阵列基板。
在本发明所提供的阵列基板中，增加了朝向远离主转接孔中心的方向延伸的凸缘之后，上主连接部的竖直长度比主转接孔的总深度小，下主连接部的主体的竖直长度比主转接孔的总深度小，因此，在形成所述主连接部时，该主连接部的上连接部和所述主连接部的下连接部上均不易产生缺口，并且形成主连接部的金属层连续均匀，从而降低了主连接部中产生断路的几率。换言之，在本发明所提供的阵列基板中，公共电极线与公共电极线之间具有可靠的电连接。因此，包括所述阵列基板的显示装置可以更好地显示画面。
此外，利用本发明所提供的制造方法制造本发明所提供的阵列基板时，并没有增加制造方法的复杂程度。即，在利用本发明所提供的制造方法制造所述阵列基板时，可以获得较高的生产效率。
附图说明
附图是用来提供对本发明的进一步理解，并且构成说明书的一部分，与下面的具体实施方式一起用于解释本发明，但并不构成对本发明的限制。在附图中：
图1是现有的阵列基板的示意图；
图2是本发明所提供的阵列基板的第一种实施方式的示意图；
图3是本发明所提供的阵列基板的第二种实施方式的示意图；
图4是利用本发明所提供的制造方法制备图2中所示的阵列基板的流程图；
图5是利用本发明所提供的制造方法制备图3中所示的阵列基板的流程图。
附图标记说明
10：公共电极 20：公共电极线
30：薄膜晶体管 31：刻蚀阻挡层
32：有源层 33：源极
34：漏极 35：栅极
36：栅绝缘层 40：像素电极
50：钝化层 60：转接孔
61：主转接孔 62：辅转接孔
70：连接部 71：上主连接部
72：下主连接部 80：辅连接部
91：第一掩膜板 92：第二掩膜板
61a：上主转接孔 61b：下主转接孔
72a：主体 72b：凸缘
具体实施方式
以下结合附图对本发明的具体实施方式进行详细说明。应当理解的是，此处所描述的具体实施方式仅用于说明和解释本发明，并不用于限制本发明。
应当理解的是，在说明书中所使用的方位词“上、下”均是指附图中的“上、下”方向。
如图2和图3中所示，作为本发明的一个方面，一种阵列基板，该阵列基板包括公共电极线20、薄膜晶体管30、公共电极10，公共电极线20位于薄膜晶体管30的有源层32下方，公共电极线20上方设置有主转接孔61。其中，公共电极10通过至少部分地设置在主转接孔61中的主连接部与公共电极线20电连接，所述主连接部包括上主连接部71和下主连接部72。下主连接部72包括主体72a和设置在主体72a上且朝向远离主转接孔61中心的方向延伸的凸缘72b，上主连接部71的下端与凸缘72b相连，上主连接部71的上端与公共电极10相连。
增加了朝向远离主转接孔61中心的方向延伸的凸缘72b之后，上主连接部71的竖直长度比主转接孔61的总深度小，下主连接部72的主体72a的竖直长度比主转接孔61的总深度小，因此，在形成所述主连接部时，该主连接部的上连接部71和所述主连接部的下连接部72上均不易产生缺口，形成所述主连接部的金属层连续均匀，因此，降低了所述主连接部中产生断路的几率。换言之，在本发明所提供的阵列基板中，公共电极线与公共电极线之间具有可靠的电连 接。
应当理解的是，上文中所述的“公共电极线20与薄膜晶体管30的有源层32间隔设置”是指，公共电极线20所在的层与薄膜晶体管30的有源层32所在的层之间还设置有其他层(例如，在图2和图3中所示的具体实施方式中，公共电极线20所在的层与薄膜晶体管30的有源层32所在的层之间设置有刻蚀阻挡层31、栅绝缘层36和钝化层50)。
在图2和图3中所示的阵列基板中，薄膜晶体管30具有底栅结构，即，薄膜晶体管30的栅极35设置在有源层32下方。薄膜晶体管30的源极33和漏极34的设置方式与现有技术中的设置方式相同，这里不再赘述。
作为本发明的一种具体实施方式，优选地，如图2所示，主转接孔61包括上主转接孔61a和下主转接孔61b，且上主转接孔61a的宽度大于下主转接孔61b的宽度(此处所述的宽度是指上主转接孔61a和下主转接孔61b沿图2中左右方向的尺寸)，即，主转接孔61形成为阶梯孔。下主连接部72的主体72a设置在下主转接孔61b中，凸缘72b设置在上主转接孔61a与下主转接孔61b的连接处(即，阶梯孔的台阶上)，上主连接部71设置在上主转接孔61a中，所述主连接部与公共电极10形成为一体。
上主转接孔61a与下主转接孔61b之间的连接处可以是平面，也可以是倾斜面。
作为本发明的另一种实施方式，如图3所示，主转接孔61包括上主转接孔61a和下主转接孔61b，凸缘72b从下主转接孔61b的上端延伸至所述主转接孔的外部。
在图3中所示的实施方式中，上主连接部71的下端面可以完全贴合在凸缘72b的上表面上，因此，在这种实施方式中，公共电极10与公共电极线20之间的电连接更加可靠。
为了便于制造，可以在形成像素电极40的同时形成下主连接部72，并且优选地，将上主连接部71与公共电极10形成为一体，在形成公共电极10时，可以同步地形成上主连接部71。应当理解的是， 凸缘72b不能与像素电极40相连。
为了进一步提高公共电极10与公共电极线20之间的连接的可靠性，优选地，可以在凸缘72b上方设置辅转接孔62，公共电极10通过设置在辅转接孔62中的辅连接部80与凸缘72b电连接。
作为本发明的一种具体实施方式，薄膜晶体管30的有源层由金属氧化物制成，在这种情况中，所述阵列基板还包括设置在所述薄膜晶体管的有源层32上方的刻蚀阻挡层31，凸缘72b设置在刻蚀阻挡层31的上方。当薄膜晶体管的有源层为金属氧化物时，设置刻蚀阻挡层的优点是本领域所公知的，这里不再赘述。
如上文中所述，作为本发明的一种具体实施方式，刻蚀阻挡层31与公共电极10之间设置有钝化层。
作为本发明的另一个方面，提供本发明所提供的上述阵列基板的制造方法，其中，所述制造方法包括：
S10、形成包括公共电极线和薄膜晶体管的栅极的图形；
S20、形成主转接孔，所述主转接孔位于所述公共电极线的上方，且所述主转接孔到达所述公共电极线；
S30、形成包括主连接部的图形，所述主连接部至少部分地设置在所述主转接孔中，所述主连接部包括上主连接部和下主连接部，所述下主连接部包括主体和设置在所述主体上且朝向远离所述主转接孔中心的方向延伸的凸缘，所述上主连接部的下端与所述凸缘相连；
S40、形成包括所述公共电极的图形，所述公共电极与所述上主连接部的上端相连。
容易理解的是，为了便于描述在各个步骤前添加了序号，但是，各步骤前的序号并不是真正代表执行该步骤的顺序。
具体地，所述薄膜晶体管的有源层可以由金属氧化物制成，如图4和图5中所示，所述制造方法可以包括在所述步骤S10和所述步骤S20之间进行的：
S15、在所述薄膜晶体管的有源层上方形成刻蚀阻挡层31的步骤。
在有源层的上方形成有刻蚀阻挡层31的情况中，所述主转接孔 贯穿所述刻蚀阻挡层。可以通过诸如打印、转印的构图工艺形成具有贯通所述刻蚀阻挡层的孔的步骤。为了节约成本，优选地，可以利用传统的光刻工艺形成贯通所述刻蚀阻挡层的孔。具体地，所述步骤S20可以包括：
S21、形成下主转接孔61b，该下主转接孔61b贯穿刻蚀阻挡层31到达公共电极线20；
S22、形成位于刻蚀阻挡层31上方的钝化层50；
S23、在刻蚀阻挡层31上与下主转接孔61b对应的位置形成上主转接孔61a，并去除沉积在所述下主转接孔中的钝化层材料，上主转接孔61a和下主转接孔61b贯通，以形成所述主转接孔。
如图4中所示，在形成覆盖基板的刻蚀阻挡层31之后，可以利用第一掩膜板91通过光刻工艺形成下主转接孔61b。形成了钝化层和刻蚀阻挡层之后，可以利用第二掩膜板92通过光刻工艺形成上主转接孔62a。本领域技术人员应当理解的是，由于薄膜晶体管30的有源层32和栅极35之间形成有栅绝缘层36，因此，下主转接孔61b还贯穿了栅绝缘层36。
图4中所示的是制作图2中所示的阵列基板时的流程图，如图中所示，上主转接孔61a的宽度大于下主转接孔61b的宽度，应当理解的是，此处所述的“宽度”是指上主转接孔61a和下主转接孔61b沿图4中左右方向的尺寸。在这种实施方式中，所述步骤S30和所述步骤S40同步进行(即，在同一步骤中形成公共电极10和所述主连接部)。如上文中所述，所述步骤S30中形成的上主连接部71位于所述上主转接孔61a中，下主连接部72的主体72a位于下主转接孔61b中，凸缘72b位于上主转接孔61a和下主转接孔61b的连接处，且凸缘72b位于刻蚀阻挡层31上。
由于步骤S30和所述步骤S40同步进行，因此，与背景技术中描述的现有技术相比，制备本发明所提供的阵列基板的方法并没有增加制备阵列基板的复杂程度。容易理解的是，在图4中，箭头的方向即为本发明所提供的制造方法中各个制备步骤的顺序。
为了制备图3中所示的阵列基板，如图5所示，上主转接孔61a 的宽度等于下主转接孔61b的宽度，所述步骤S30包括：
S31、形成下主连接部72，凸缘72b位于所述刻蚀阻挡层上；
S32、形成上主连接部71；其中，
所述步骤S31在所述步骤S21和所述步骤S22之间进行，并且，在所述步骤S31中形成像素电极，所述步骤S32与所述步骤S40同时进行。
如图5中所示，在形成像素电极40的同时形成了下主连接部72，在形成公共电极10的同时形成了上主连接部71，因此，与背景技术中描述的现有技术相比，制备本发明所提供的阵列基板的方法并没有增加制备阵列基板的复杂程度。容易理解的是，在图5中，箭头的方向即为本发明所提供的制造方法中各个制备步骤的顺序。
在阵列基板中包括辅转接孔的实施方式中，所述制造方法还包括：
S50、形成位于凸缘72b上方的辅转接孔62；
S60、在辅转接孔62中设置将公共电极10和凸缘72b电连接的辅连接部80。
为了减少制备阵列基板的步骤、提高生产效率，优选地，所述步骤S60与所述步骤S40同步进行。即，辅连接部80与公共电极10在同一步骤中形成。
进一步优选地，所述步骤S50与所述步骤S23同时进行，即，在形成上主转接孔61a的同时形成所述辅连接部80，以进一步减少制备阵列基板的步骤，提高生产效率。
综上所述，利用本发明所提供的制造方法制造本发明所提供的阵列基板时，并没有增加制造方法的复杂程度。即，在利用本发明所提供的制造方法制造所述阵列基板时，可以获得较高的生产效率。
作为本发明的再一个方面，提供一种显示装置，该显示装置包括阵列基板，其中，所述阵列基板为本发明所提供的上述阵列基板。
容易理解的是，所述显示装置还包括与所述阵列基板对盒形成的彩膜基板。
本发明所提供给的显示装置可为液晶面板、电视、手机、平板 电脑等电子设备。
在本发明所提供的阵列基板中，增加了朝向远离主转接孔中心的方向延伸的凸缘之后，上主连接部的竖直长度比主转接孔的总深度小，下主连接部的主体的竖直长度比主转接孔的总深度小，因此，在形成所述主连接部时，不容易产生缺口或不连续现象，即，降低了主连接部中产生断路的几率。换言之，在本发明所提供的阵列基板中，公共电极线与公共电极线之间具有可靠的电连接。因此，包括所述阵列基板的显示装置可以更好地显示画面。
可以理解的是，以上实施方式仅仅是为了说明本发明的原理而采用的示例性实施方式，然而本发明并不局限于此。对于本领域内的普通技术人员而言，在不脱离本发明的精神和实质的情况下，可以做出各种变型和改进，这些变型和改进也视为本发明的保护范围。

Claims (12)

1.一种阵列基板，该阵列基板包括公共电极线、薄膜晶体管、公共电极，所述公共电极线与所述薄膜晶体管的有源层间隔设置，所述公共电极线上方设置有主转接孔，其特征在于，所述公共电极通过至少部分地设置在所述主转接孔中的主连接部与所述公共电极线电连接，所述主连接部包括上主连接部和下主连接部，所述下主连接部包括主体和设置在所述主体上且朝向远离所述主转接孔中心的方向延伸的凸缘，所述上主连接部的下端与所述凸缘相连，所述上主连接部的上端与所述公共电极相连；所述凸缘上方设置有辅转接孔，所述公共电极通过设置在所述辅转接孔中的辅连接部与所述凸缘电连接。
2.根据权利要求1所述的阵列基板，其特征在于，所述主转接孔包括上主转接孔和下主转接孔，且所述上主转接孔的宽度大于所述下主转接孔的宽度，所述主体设置在所述下主转接孔中，所述凸缘设置在所述上主转接孔与所述下主转接孔的连接处，所述上主连接部设置在所述上主转接孔中，所述主连接部与所述公共电极形成为一体。
3.根据权利要求1所述的阵列基板，其特征在于，所述主转接孔包括上主转接孔和下主转接孔，所述凸缘从所述下主转接孔的上端延伸至所述主转接孔的外部。
4.根据权利要求3所述的阵列基板，其特征在于，所述下主连接部与所述阵列基板的像素电极同步形成，所述上主连接部与所述公共电极形成为一体。
5.根据权利要求1至4中任意一项所述的阵列基板，其特征在于，所述薄膜晶体管的有源层由金属氧化物制成，所述阵列基板还包括设置在所述薄膜晶体管的有源层上方的刻蚀阻挡层，所述凸缘设置在所述刻蚀阻挡层上方。
6.根据权利要求5所述的阵列基板，其特征在于，所述刻蚀阻挡层与所述公共电极之间设置有钝化层。
7.一种阵列基板的制造方法，其特征在于，所述制造方法包括：
S10、形成包括公共电极线和薄膜晶体管的栅极的图形；
S20、形成主转接孔，所述主转接孔位于所述公共电极线的上方，并到达所述公共电极线；
S30、形成包括主连接部的图形，所述主连接部至少部分地设置在所述主转接孔中，所述主连接部包括上主连接部和下主连接部，所述下主连接部包括主体和设置在所述主体上且朝向远离所述主转接孔中心的方向延伸的凸缘，所述上主连接部的下端与所述凸缘相连；
S40、形成包括所述公共电极的图形，所述公共电极与所述上主连接部的上端相连；
S50、形成位于所述凸缘上方的辅转接孔；
S60、在所述辅转接孔中设置将所述公共电极和所述凸缘电连接的辅连接部。
8.根据权利要求7所述的制造方法，其特征在于，所述薄膜晶体管的有源层由金属氧化物制成，所述制造方法包括在所述步骤S10和所述步骤S20之间进行的：
S15、在所述薄膜晶体管的有源层上方形成刻蚀阻挡层的步骤；
所述步骤S20包括：
S21、形成下主转接孔，该下主转接孔贯穿所述刻蚀阻挡层到达所述公共电极线；
S22、形成位于所述刻蚀阻挡层上方的钝化层；
S23、在所述刻蚀阻挡层上与所述下主转接孔对应的位置形成上主转接孔，并去除沉积在所述下主转接孔中的钝化层材料，所述上主转接孔与所述下主转接孔贯通，形成所述主转接孔。
9.根据权利要求8所述的制造方法，其特征在于，所述上主转接孔的宽度大于所述下主转接孔的宽度，所述步骤S30和所述步骤S40同步进行，且所述步骤S30中形成的所述上主连接部位于所述上主转接孔中，所述下主连接部的主体位于所述下主转接孔中，所述凸缘位于所述上主转接孔和所述下主转接孔的连接处，且所述凸缘位于所述刻蚀阻挡层上。
10.根据权利要求8所述的制造方法，其特征在于，所述上主转接孔的宽度等于所述下主转接孔的宽度，所述步骤S30包括：
S31、形成所述下主连接部，所述凸缘位于所述刻蚀阻挡层上；
S32、形成所述上主连接部；其中，
所述步骤S31在所述步骤S21和所述步骤S22之间进行，并且，在所述步骤S31中形成像素电极，所述步骤S32与所述步骤S40同步进行。
11.根据权利要求7所述的制造方法，其特征在于，所述步骤S60与所述步骤S40同步进行。
12.一种显示装置，所述显示装置包括阵列基板，其特征在于，所述阵列基板为权利要求1至6中任意一项所述的阵列基板。
CN201410273612.8A 2014-06-18 2014-06-18 阵列基板及其制造方法和显示装置 Active CN104091805B (zh)

Priority Applications (3)

Application Number Priority Date Filing Date Title
CN201410273612.8A CN104091805B (zh) 2014-06-18 2014-06-18 阵列基板及其制造方法和显示装置
PCT/CN2014/087521 WO2015192526A1 (zh) 2014-06-18 2014-09-26 阵列基板及其制造方法和显示装置
US14/654,141 US9966389B2 (en) 2014-06-18 2014-09-26 Array substrate and manufacturing method thereof and display device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201410273612.8A CN104091805B (zh) 2014-06-18 2014-06-18 阵列基板及其制造方法和显示装置

Publications (2)

Publication Number Publication Date
CN104091805A CN104091805A (zh) 2014-10-08
CN104091805B true CN104091805B (zh) 2017-01-25

Family

ID=51639507

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201410273612.8A Active CN104091805B (zh) 2014-06-18 2014-06-18 阵列基板及其制造方法和显示装置

Country Status (3)

Country Link
US (1) US9966389B2 (zh)
CN (1) CN104091805B (zh)
WO (1) WO2015192526A1 (zh)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105161495B (zh) * 2015-07-23 2018-09-11 京东方科技集团股份有限公司 一种阵列基板及其制作方法、显示面板
CN105161505B (zh) 2015-09-28 2018-11-23 京东方科技集团股份有限公司 一种阵列基板及其制作方法、显示面板
CN112526793B (zh) * 2020-12-04 2022-07-12 福州京东方光电科技有限公司 超窄边框显示面板及其显示方法、显示设备及存储介质

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101055887A (zh) * 2006-04-12 2007-10-17 株式会社日立显示器 有机el显示装置
CN101957529A (zh) * 2009-07-16 2011-01-26 北京京东方光电科技有限公司 Ffs型tft-lcd阵列基板及其制造方法
CN102023429A (zh) * 2009-09-17 2011-04-20 北京京东方光电科技有限公司 Tft-lcd阵列基板及其制造和断线修复方法
CN203983281U (zh) * 2014-06-18 2014-12-03 京东方科技集团股份有限公司 阵列基板和显示装置

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0425155A (ja) 1990-05-18 1992-01-28 Fujitsu Ltd 多層回路基板とその製造方法
JPH05326745A (ja) 1992-05-15 1993-12-10 Fujitsu Ltd 半導体チップ装着基板
US6620655B2 (en) * 2000-11-01 2003-09-16 Lg.Phillips Lcd Co., Ltd. Array substrate for transflective LCD device and method of fabricating the same
JP4362250B2 (ja) * 2001-10-16 2009-11-11 Ｎｅｃ液晶テクノロジー株式会社 液晶表示装置及びその製造方法
US6876416B2 (en) 2002-04-30 2005-04-05 Samsung Electronics Co., Ltd. Liquid crystal display apparatus having alignment film and method of manufacturing the same
TWI341033B (en) * 2007-10-31 2011-04-21 Au Optronics Corp Pixel structure and method for manufacturing the same
US20140340607A1 (en) * 2011-11-18 2014-11-20 Sharp Kabushiki Kaisha Semiconductor device, method for fabricating the semiconductor device and display device
JP5913945B2 (ja) * 2011-12-07 2016-05-11 株式会社ジャパンディスプレイ 表示装置
CN102832170A (zh) * 2012-09-06 2012-12-19 京东方科技集团股份有限公司 阵列基板的制造方法及阵列基板、显示装置
TWI483036B (zh) * 2012-11-19 2015-05-01 Au Optronics Corp 陣列基板及其製作方法
KR101988925B1 (ko) * 2012-12-10 2019-06-13 엘지디스플레이 주식회사 어레이 기판 및 이의 제조방법
KR102023937B1 (ko) * 2012-12-21 2019-09-23 엘지디스플레이 주식회사 박막트랜지스터 어레이 기판 및 그의 제조방법
TWI548924B (zh) * 2013-06-04 2016-09-11 群創光電股份有限公司 顯示面板以及顯示裝置
JP5918288B2 (ja) * 2014-03-03 2016-05-18 トヨタ自動車株式会社 半導体装置

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101055887A (zh) * 2006-04-12 2007-10-17 株式会社日立显示器 有机el显示装置
CN101957529A (zh) * 2009-07-16 2011-01-26 北京京东方光电科技有限公司 Ffs型tft-lcd阵列基板及其制造方法
CN102023429A (zh) * 2009-09-17 2011-04-20 北京京东方光电科技有限公司 Tft-lcd阵列基板及其制造和断线修复方法
CN203983281U (zh) * 2014-06-18 2014-12-03 京东方科技集团股份有限公司 阵列基板和显示装置

Also Published As

Publication number Publication date
US20160260737A1 (en) 2016-09-08
US9966389B2 (en) 2018-05-08
CN104091805A (zh) 2014-10-08
WO2015192526A1 (zh) 2015-12-23

Similar Documents

Publication Publication Date Title
CN103296033B (zh) 一种阵列基板及其制作方法
US9450103B2 (en) Thin film transistor, method for manufacturing the same, display device and electronic product
CN105161495B (zh) 一种阵列基板及其制作方法、显示面板
CN104216182B (zh) 阵列基板及其制造方法和显示面板
CN103715203B (zh) 阵列基板及其制造方法和显示装置
CN106935546B (zh) 阵列基板的制备方法、阵列基板、显示面板和显示装置
CN205384420U (zh) 显示基板和显示装置
CN104409462B (zh) 阵列基板及其制造方法、显示装置
CN106842751B (zh) 阵列基板及其修复方法、显示装置
CN105448935A (zh) 一种阵列基板及其制作方法、显示装置
CN104091805B (zh) 阵列基板及其制造方法和显示装置
CN106128950A (zh) 显示基板的制作方法、显示基板和显示装置
CN106098706A (zh) 一种阵列基板及其制作方法、显示装置
WO2016023303A1 (zh) 阵列基板及其制造方法、显示装置
CN103413813B (zh) 一种阵列基板及其制作方法、显示装置
US9806109B2 (en) Half tone mask plate and method for manufacturing array substrate using the same
CN104979217B (zh) 阵列基板及其制作方法以及显示装置
CN103794556A (zh) 阵列基板及其制作方法和液晶显示装置
CN103730512B (zh) 薄膜晶体管及其制备方法、显示器件
US9570629B2 (en) Thin film transistor, array substrate and method of fabricating the same, and display device
US9679924B2 (en) Array substrate and manufacturing method thereof, display device
CN203983281U (zh) 阵列基板和显示装置
CN105931987A (zh) 一种显示基板及其制备方法、显示面板、显示装置
CN104779258A (zh) 阵列基板及其制造方法和显示装置
CN104882453A (zh) 阵列基板及其制作方法、显示装置

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant