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CN103959457B - 去耦电路和半导体集成电路 - Google Patents

去耦电路和半导体集成电路 Download PDF

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CN103959457B CN201280055968.3A CN201280055968A CN103959457B CN 103959457 B CN103959457 B CN 103959457B CN 201280055968 A CN201280055968 A CN 201280055968A CN 103959457 B CN103959457 B CN 103959457B
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Abstract

该去耦电路被提供有：输出缓冲器，该输出缓冲器包括晶体管；和电容器，该电容器的一端被连接到输出缓冲器的输出节点并且该电容器的另一端被连接到电源线。由输出缓冲器的输出节点输出的逻辑电平被固定。

Description

去耦电路和半导体集成电路
技术领域
(相关申请的描述)
本发明基于并且要求于2011年11月14日提交的日本专利申请No.2011-248276的优先权，其全部内容通过引用被整体合并在此。
本发明涉及一种去耦电路和包括去耦电路的半导体集成电路。
背景技术
半导体集成电路的操作频率稳定地增加。同时，为了增加半导体集成电路的操作频率，被供应给半导体集成电路的电源电压每年降低。此外，当半导体集成电路的操作频率增加时，在半导体集成电路的内部和外部发生诸如噪声和电磁干扰的问题。
专利文献[PTL]1公开以下半导体器件：其通过改变设置的旁路电容器的电容值，根据操作频率或者周围环境情况的变化，抑制通过电源线传输的噪声和泄漏信号，以便防止对具有多个电路块的半导体器件的干扰。在专利文献1中公开的半导体器件中，添加了起开关的作用的晶体管，以便于切换旁路电容器的电容。
此外，专利文献2公开通过在半导体集成电路中设置旁路电容器并且使被连接到旁路电容器的晶体管作为开关操作，来解决电磁干扰的问题的技术。因此，在专利文献2中公开的半导体集成电路具有被添加的起开关的作用的晶体管，以便于也切换旁路电容器的电容。
此外，专利文献3公开在半导体集成电路中提供电容元件并且使用晶体管利用其作为旁路电容器的技术。
[PTL1]
日本专利特开No.JP-P2006-295027A
[PTL2]
日本专利特开No.JP-P2011-009291A
[PTL3]
日本专利特开No.JP-P2010-062304A
发明内容
在上面列出的专利文献的各个公开通过引用被整体合并在此。从本发明的角度来看执行下面的分析。
在许多情况下，半导体集成电路经由输出缓冲器将信号传送到另一半导体集成电路。当包括将电力供应给输出缓冲器的电力馈送电路的半导体集成电路的内部阻抗高时，电力馈送电路的电力供应能力降低。电力馈送电路中的电力供应能力的降低转变成电源电压中的变化，即，出现噪声。此外，随着近年来半导体集成电路的操作频率的增加，操作频率以及内部阻抗的峰值已经变得更加接近，并且在上面描述的噪声的影响已经增加。
图2是由半导体集成电路和电力馈送电路组成的构件的示例性附图的示例。在图2中示出的半导体集成电路包括作为构件的印刷电路板10、内插器11、管芯12、以及焊盘(电极焊盘)13。在图2中，通过虚线包围的区域指示这些构件的等效电路。稍后描述这些等效电路的详情。
在图2中示出的半导体集成电路中，被布线在印刷电路板10上的电力线14和接地线15经由焊盘13和焊料球16供应电力。此外，经由内插器11和倒装芯片的焊料球17将电力供应到管芯12。注意，图2示出倒装芯片，但是在使用引线接合的连接中类似地供应电力(经由相同的电力路径)。
图3是示出其中仅提取在图2中示出的等效电路的电路图的示例的图。如在图3中所示，经由电源20、去耦电容器18和19的等效电路21和23、印刷电路板10的等效电路22和24、以及内插器11的等效电路26将电源电压供应给管芯12。
管芯12包括输出缓冲器28，并且通过经由管芯12的输出缓冲器28将电流流动到半导体集成电路的外部来执行信息传输(逻辑传输)。在信息传输的同时，重复性地导通和断开输出缓冲器28使电流流入电力馈送电路，并且发生由电力馈送电路网络的阻抗引起的电压变化，即，噪声。因此，为了抑制这样的噪声，电力馈送电路的阻抗必须被减小。
因此，计算从图3中的观察点的电力馈送电路网络的阻抗。图4是示出假设的特定的半导体集成电路中的阻抗计算(模拟)的示例的图。在图4中，在点A周围识别阻抗的峰值。点A的频率的示例能够是相对高的频率，约100MHz。因此，当被用于半导体集成电路的信息传输的频率是在阻抗的峰值附近时，发生其噪声和阻抗增加的问题。
此外，在专利文献1和2中公开的技术通过改变谐振频率减小噪声和电磁干扰的影响，但是没有降低半导体集成电路的内部阻抗。在专利文献1至3中公开的技术中，为了切换旁路电容器而添加了晶体管，导致半导体集成电路的芯片尺寸和成本增加的问题。因此，期待在不添加新的晶体管的情况下减小内部阻抗的去耦电路和半导体集成电路。
根据本发明的第一方面，提供了一种去耦电路，该去耦电路包括输出缓冲器，该输出缓冲器包括晶体管；和电容器，该电容器的一端被连接到输出缓冲器的输出节点并且另一端被连接到电源线；并且由输出缓冲器的输出节点输出的逻辑电平被固定。
根据本发明的第二方面，提供了一种半导体集成电路，包括多个输出缓冲器，所述多个输出缓冲器包括晶体管；和电容器，该电容器的一端被连接到在多个输出缓冲器当中的未被使用的缓冲器的输出节点，该未被使用的缓冲器对将信号传输到外部的操作不起作用，并且所述电容器的另一端被连接到电源线；并且由未被使用的缓冲器的输出节点输出的逻辑电平被固定。
根据本发明的各个方面，提供一种在不添加的新晶体管的情况下减小内部阻抗的去耦电路和半导体集成电路。
附图说明
图1是用于解释示例性实施例的摘要的图。
图2是半导体集成电路和电力馈送电路的构件的示意性图的示例。
图3是示出其中提取在图2中示出的等效电路的电路图的示例的图。
图4是示出在假设的特定的半导体集成电路中的阻抗计算的示例的图。
图5是示出与第一示例性实施例有关的半导体集成电路中的管芯30的电路配置的示例的图。
图6是示出从图5中示出的电源20到输出缓冲器的等效电路的示例的图。
图7是示出阻抗计算的示例的图。
图8A、图8B、以及图8C是用于解释RC电路如何能够减小阻抗的图。
图9是示出用于在图8A中示出的等效电路的阻抗计算的示例的图。
图10是示出用于在图8B中示出的等效电路的阻抗计算的示例的图。
图11是示出用于在图8C中示出的等效电路的阻抗计算的示例的图。
图12A和图12B是示出在未被使用的缓冲器37的电路配置和等效电路的示例的图。
图13是示出在与第一示例性实施例有关的半导体集成电路中的管芯30的电路配置的另一示例的图。
图14是示出在与第一示例性实施例有关的半导体集成电路中的管芯30的电路配置的另一示例的图。
图15是示出在与第一示例性实施例有关的半导体集成电路中的管芯30的电路配置的另一示例的图。
图16是示出在与第一示例性实施例有关的半导体集成电路中的管芯30的电路配置的另一示例的图。
图17是示出当RC电路被添加到半导体集成电路时的等效电路的示例的图。
图18是示出用于在图17中示出的等效电路的阻抗计算的示例的图。
具体实施方式
首先，将会使用图1给出示例性实施例的概要。注意，为了方便向各个元件给予概要中的附图参考标记，作为仅用于有助于理解的示例，并且概要中的说明不意图限制本发明。
如上所述，当半导体集成电路的操作频率接近阻抗的峰值时，噪声的影响增加。此外，如果添加用于切换旁路电容器的晶体管以解决这样的问题，半导体集成电路的芯片尺寸和成本将会增加。因此，期待在不添加新的晶体管的情况下减小内部阻抗的去耦电路。
作为示例，提供在图1中示出的去耦电路100。在图1中示出的去耦电路100包括：输出缓冲器200，该输出缓冲器200包括晶体管；和电容器300，该电容器300的一端被连接到输出缓冲器200的输出节点，并且另一端被连接到电源线，并且由输出缓冲器200的输出节点输出的逻辑电平被固定。
在此，由发明人进行的研究发现了如果添加RC电路作为去耦电路100，则能够减小半导体集成电路(或者其管芯)的内部阻抗的事实。稍后将会描述RC电路的添加为何减小内部阻抗的原因。
同时，包括输出缓冲器的半导体集成电路通常包括未被使用的缓冲器，通过使输出缓冲器的晶体管恒定地输出相同的逻辑电平(H电平或者L电平)，能够获得晶体管的导通电阻。在图1中示出的去耦电路100中，此导通电阻和电容器300构成RC电路，从而减小内部阻抗。结果，能够提供在不添加新的晶体管的情况下减小内部阻抗的去耦电路。
此外，下述模式是可能的。
[模式1]
与第一方面有关的去耦电路。
[模式2]
优选的是，输出缓冲器是由第一导电类型的MOS晶体管和第二导电类型的MOS晶体管形成。
[模式3]
优选的是，第一导电类型的MOS晶体管是P沟道MOS晶体管，第二导电类型的MOS晶体管是N沟道MOS晶体管，当电容器被连接到地电压时，P沟道MOS晶体管进入导通状态，并且当电容器被连接到电源电压时，N沟道MOS晶体管进入导通状态。
[模式4]
与第二方面有关的半导体集成电路。
下面将会参考附图详细地描述具体的示例性实施例。
[示例性实施例1]
将会参考附图进一步描述第一示例性实施例。
图5是示出在与本示例性实施例有关的半导体集成电路中的管芯30的电路配置的示例的图。注意，为了简单，图5仅示出对于本示例性实施例所必需的构件(旁路电容器等等被省略)。
管芯30经由电源端子和接地端子从电源20接收电力供应。此外，管芯30(包括管芯30的半导体集成电路)被连接到半导体器件40，并且管芯30能够将信息传输到半导体器件40。更加具体地，被包括在管芯30中的内部电路31生成要被传输的数据，并且经由输出缓冲器32至36输出信号。
被包括在半导体器件40中的输入缓冲器41至45接收由管芯30输出的数据。此外，管芯30包括没有被连接到半导体器件40的输出缓冲器(在图5中被描述为“未被使用的缓冲器37”)。此未被使用的缓冲器37和电容器38构成去耦电路。输出缓冲器32至36和未被使用的缓冲器37是由P沟道MOS晶体管和N沟道MOS晶体管形成。此外，在输出缓冲器32至36和未被使用的缓冲器37之间不存在结构差异。
如上所述，去耦电路包括未被使用的缓冲器37，未被使用的缓冲器37的输出节点被连接到电容器38的电极的一端，并且另一端被接地。此外，内部电路31以从未被使用的缓冲器37输出H电平(P沟道MOS晶体管被导通)的方式输出信号。
如所描述的，将电力供应到管芯30的电源20经由未被使用的缓冲器37的P沟道MOS晶体管被连接到电容器38。
接下来，将会描述去耦电路和管芯30的等效电路。
图6是示出电源20、输出缓冲器32至36、以及未被使用的缓冲器37的等效电路的示例的图。在图6中，相同的标记被给予与在图3中的构件相同的构件，并且解释将会被省略。
在图6中，P沟道MOS晶体管的导通电阻50、内插器的等效电路51、通孔的等效电路52、以及电容器38的等效电路53被添加到图3中的构件。
在此，计算从图6中的观察点的阻抗。
图7是示出阻抗计算的示例的图。通过比较图7与图4，能够看到点A附近的阻抗被减小。
接下来，将会解释为何像在图5中示出的去耦电路一样添加RC电路能够减小阻抗的原因。
图8A、图8B、以及图8C是用于解释RC电路能够减小阻抗的图。图8A是示出在不添加的任何去耦电路的情况下的等效电路的图。图8B是示出具有被添加的电容器作为去耦电路的等效电路的图。图8C是示出具有作为去耦电路而被添加的电阻器和电容器的等效电路的图。图8A、图8B、以及图8C都包括其中旁路电容器被模型化的旁路电容器等效电路60和管芯等效电路61。
首先，将会计算其中电容器作为旁路电容器被添加到管芯的等效电路的阻抗(图8A)。
图9是示出计算图8A中的阻抗的示例的图。图9示出在旁路电容器等效电路60中的阻抗的频率响应在交叉点B处剧增。这指示在交叉点B处的旁路电容器等效电路60的频率响应能够像jωL(j：虚数单位；ω：角频率；L：电感)的特性一样被处理并且电感分量是显著的(电感性)。
同时，管芯等效电路61的频率响应在交叉点B处降低，并且能够像1/jωC(C：电容)的特性一样处理，这指示电容器分量是显著的(电容性)。
因此，在图8A中示出的等效电路能够被视为被并联地连接的电感器和电容器。当电感器和电容器被并联地连接并且jωL等于1/jωC时，发生并联谐振(反谐振)并且在谐振频率处阻抗增加。这是在半导体集成电路中的内部阻抗增加的原因。
作为用于使增加的阻抗减小的方法，能够添加旁路电容器。图8B是将电容器等效电路62添加到图8A中的等效电路的结果。
图10是示出计算图8B中的阻抗的示例的图。在此，根据阻抗的峰值频率(图9中的点B)选择被添加到图8A的电容器的电容。通过适当地选择添加的电容器的电容能够减小图8A中的等效电路中的阻抗的峰值，但是将会出现另一峰值。原因是，将添加的电容器与旁路电容器等效电路60和管芯等效电路61并联地连接产生两个不同的交叉点，其中的每一个将会引起并联谐振。
更加具体地，被添加的电容器示出在图10中的交叉点C处的降低特性(电容性)并且示出在图10的交叉点D处的增加特性(电感性)。结果，出现两个峰值(阻抗增加)。
因此，如在图8C中所示，替代添加电容器，添加了RC电路(标记63表示其等效电路)。
图11是示出计算图8C中的阻抗的示例的图。添加RC电路能够减小图8A中的阻抗的峰值。如在图11中所示，即使在添加RC电路的情况下，在旁路电容器等效电路60和管芯等效电路61的阻抗的频率响应和被添加的RC电路的阻抗的频率响应之间存在两个交叉点E和F。
然而，不同于简单地添加电容器(图10)的情况，独立于频率，在交叉点E和F之间，添加的RC电路的特性是平坦的。因为阻抗对频率是平坦的，所以示出电阻的特性。因此，交叉点E对应于电感器和电阻器的并联连接，并且交叉点F对应于电容器和电阻器的并联连接。结果，阻抗能够被减小，不同于阻抗增加的LC谐振连接。以上是关于添加RC电路如何能够减小阻抗的解释。
接下来，将会描述被包括在管芯30中的输出缓冲器32至36和未被使用的缓冲器37。
图12A和图12B是示出未被使用的缓冲器37的电路配置和等效电路的示例的图。注意，输出缓冲器32至36被配置为与图12A和图12B中相同。未被使用的缓冲器37是由P沟道MOS晶体管P01和N沟道MOS晶体管N01形成。未被使用的缓冲器37可以是CMOS晶体管。
如在图12B中所示，未被使用的缓冲器37能够被视为等效于电阻器R01和R02和开关SW01和SW02。换言之，当未被使用的缓冲器37输出H电平时，P沟道MOS晶体管P01导通，并且当输出L电平时，N沟道MOS晶体管N01导通。这两个开关SW01和SW02互补地重复导通和断开。在如描述的导通和断开之间的切换是输出缓冲器32至36的操作。
然而，因为未被使用的缓冲器37没有被连接到半导体器件40，所以能够固定其输出。因此，未被使用的缓冲器37的输出被保持在H电平。然后，因为P沟道MOS晶体管P01能够被视为等效于电阻，所以其中电容器被连接到未被使用的缓冲器37的去耦电路变成等效于在图8C中示出的RC电路。
在管芯30中使用的输出缓冲器的导通电阻通常在数欧姆和数十欧姆之间。此外，晶体管的导通电阻取决于其驱动能力；驱动能力越高，导通电阻越低。此外，当考虑到图11中的RC电路的频率响应时，导通电阻优选地在数百毫欧和数欧姆之间。因为用户能够通过FPGA(现场可编程门阵列)设定驱动能力，通过将驱动能力设定为尽可能高能够获得这样的导通电阻的值。此外，当存在多个未被使用的缓冲器时，也能够通过利用它们获得在上面描述的导通电阻。
在本示例性实施例中，描述其中电容器38的一端被接地并且被包括在输出缓冲器中的P沟道MOS晶体管被置于导通状态的去耦电路。然而，实现内部阻抗的减小的去耦电路的配置不限于上述内容。
图13是示出与本示例性实施例有关的半导体集成电路中的管芯30的电路配置的示例的图。如在图13中所示，通过将电容器38连接到电源，并且使被包括在未被使用的缓冲器37中的N沟道MOS晶体管置于导通状态能够获得相同的作用。换言之，输出缓冲器是由第一导电类型的MOS晶体管和第二导电类型的MOS晶体管形成，并且通过将电容器38连接到电源电压还是地电压，来确定哪个晶体管应被置于导通状态。更加具体地，当第一导电类型的MOS晶体管是P沟道MOS晶体管时，第二导电类型的MOS晶体管是N沟道MOS晶体管，并且电容器38被连接到地电压，P沟道MOS晶体管被置于导通状态。同时，当电容器38被连接到电源电压时，N沟道MOS晶体管被置于导通状态。
图14是示出与本示例性实施例有关的半导体集成电路中的管芯30的电路配置的示例的图。如在图14中所示，能够在管芯30中设置电容器38。在这样的情况下，存在在管芯30的内插器中设置去耦电路消除了在印刷电路板上设置电容器的需求的好处。
此外，替代如描述的包括P沟道MOS晶体管和N沟道MOS晶体管的输出缓冲器，可以使用未被使用的P沟道MOS晶体管或者N沟道MOS晶体管。
图15是其中去耦电路是由使用未被使用的P沟道MOS晶体管形成的示例。图16是其中去耦电路是由使用未被使用的N沟道MOS晶体管形成的示例。能够通过将适当的电压施加到其栅极，使在图15和图16中示出的未被使用的晶体管输出H电平或者L电平，并且这些晶体管能够被视为输出缓冲器。在图13至图16中，相同的标记被给予与在图16中的构件相同的构件，并且解释将会被省略。
如所描述的，通过将电容器连接到被包括在半导体集成电路中的输出缓冲器当中的未被使用的缓冲器，并且固定未被使用的缓冲器的输出电平，能够减小半导体集成电路的内部阻抗。这是因为在图8C中示出的RC电路能够是由构成输出缓冲器的晶体管的导通电阻与电容器形成。减小半导体集成电路的内部阻抗减小在半导体集成电路中出现的噪声，这有助于质量提高。
此外，因为能够利用没有被连接到另一半导体集成电路的未被使用的缓冲器形成去耦电路，所以半导体集成电路的芯片大小没有增加。此外，芯片大小没有增加的事实有助于减小半导体集成电路的成本。
在此，可以想出能够在半导体集成电路内部将与晶体管的导通电阻相对应的电阻器和电容器38连接的想法。在图17中示出在这样的情况下的等效电路。在图17中，相同的标记被给予如在图6中的构件的相同的构件，并且解释将会被省略。此外，图18示出计算在图17中示出的等效电路的阻抗的示例。图18指示峰值频率已经移动，但是没有指示任何阻抗减小。阻抗没有被减小的原因可能是，由于来自于印刷电路板和周围的电容器的影响，被添加的RC电路已经失去减小阻抗的作用。然而，被包括在输出缓冲器中的晶体管通常被设置在半导体集成电路(管芯)的外围上，并且来自于印刷电路板和周围的电容器的这种影响被视为是无关紧要的。
换言之，由于来自于印刷电路板上的通孔以及焊料球的电感器的影响，难以简单地通过在如在图17中所示的半导体集成电路外部设置电容器，来减小半导体集成电路的内部阻抗。同时，通过输出缓冲器提供电容器，用于信号线的内插器和诸如焊料球的电感器能够被并联地连接到电源线的阻抗。由于阻抗被并联地连接的事实，用于信号线的内插器和焊料球的阻抗被减小，并且没有显著地妨碍减小半导体集成电路中的内部阻抗的作用。
在本示例性实施例中描述的去耦电路和半导体集成电路能够被应用于诸如通信装置和信息处理装置的电子电路。
此外，通过引用将在上面列出的专利文献的各个公开合并在此。应注意的是，在整个公开中，本发明的其它目的、特征以及方面将会变得显而易见，并且在没有脱离如在此公开和如随附的所要求保护的本发明的主旨和范围的情况下可以进行修改。而且应注意的是，被公开的和/或所要求保护的元件、事项以及/或者项目的任何组合可以落入前述的修改内。例如，能够使用双向缓冲器替代输出缓冲器构成去耦电路。甚至在没有陈述的情况下，在本文献中使用的数值的范围应被解释为特定的数值或者被包括在该范围中的小范围。
附图标记列表
10：印刷电路板
11：内插器
12，30：管芯
13：焊盘
14：电力线
15：接地线
16，17：焊料球
18，19：去耦电容器
20：电源
21，23：去耦电容器的等效电路
22，24：印刷电路板的等效电路
25，52：通孔的等效电路
26，51：内插器的等效电路
27：管芯的等效电路
28，32至36，200：输出缓冲器
31：内部电路
37：未被使用的缓冲器
38，300：电容器
40：半导体器件
41至45：输入缓冲器
50：P沟道MOS晶体管的导通电阻的等效电路
53，62：电容器的等效电路
60：旁路电容器等效电路
61：管芯等效电路
63，70：RC电路的等效电路
100：去耦电路
N01，N02：N沟道MOS晶体管
P01，P02：P沟道MOS晶体管
R01，R02：晶体管的导通电阻
SW01，SW02：开关

Claims (6)

1.一种去耦电路，包括：
输出缓冲器，所述输出缓冲器包括晶体管；和
电容器，所述电容器的一端被连接到所述输出缓冲器的输出节点并且所述电容器的另一端被连接到电源线，其中，
由所述输出缓冲器的输出节点输出的逻辑电平被固定。
2.根据权利要求1所述的去耦电路，其中，所述晶体管由第一导电类型的MOS晶体管形成，并且所述输出缓冲器包括由第二导电类型的MOS晶体管形成的另一晶体管。
3.根据权利要求2所述的去耦电路，其中，所述第一导电类型的MOS晶体管是P沟道MOS晶体管，所述第二导电类型的MOS晶体管是N沟道MOS晶体管，当所述电容器被连接到地电压时，所述P沟道MOS晶体管被置于导通状态，并且当所述电容器被连接到电源电压时，所述N沟道MOS晶体管被置于导通状态。
4.一种半导体集成电路，包括：
多个输出缓冲器，所述多个输出缓冲器包括晶体管；和
电容器，所述电容器的一端被连接到在所述多个输出缓冲器当中的未被使用的缓冲器的输出节点，所述未被使用的缓冲器对将信号传输到外部的操作不起作用，并且所述电容器的另一端被连接到电源线，其中，
由所述未被使用的缓冲器的输出节点输出的逻辑电平被固定。
5.根据权利要求4所述的半导体集成电路，其中，所述晶体管由第一导电类型的MOS晶体管形成，并且所述输出缓冲器包括由第二导电类型的MOS晶体管形成的另一晶体管。
6.根据权利要求5所述的半导体集成电路，其中，所述第一导电类型的MOS晶体管是P沟道MOS晶体管，所述第二导电类型的MOS晶体管是N沟道MOS晶体管，当所述电容器被连接到地电压时，所述P沟道MOS晶体管被置于导通状态，并且当所述电容器被连接到电源电压时，所述N沟道MOS晶体管被置于导通状态。
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Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2016092833A1 (ja) 2014-12-10 2016-06-16 日本電気株式会社 電子回路、及び、電子回路の実装方法
US9438225B1 (en) * 2015-06-11 2016-09-06 Applied Micro Circuits Corporation High efficiency half-cross-coupled decoupling capacitor
US9525349B1 (en) * 2015-10-05 2016-12-20 Via Alliance Semiconductor Co., Ltd. Power supply decoupling circuit with decoupling capacitor
US10581414B2 (en) * 2015-10-14 2020-03-03 Mediatek Inc. Semiconductor integrated circuit device
US11116072B2 (en) * 2017-07-05 2021-09-07 Intel Corporation Discrete circuit having cross-talk noise cancellation circuitry and method thereof
US11309246B2 (en) * 2020-02-05 2022-04-19 Apple Inc. High density 3D interconnect configuration

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6191628B1 (en) * 1999-01-04 2001-02-20 International Business Machines Corporation Circuit for controlling the slew rate of a digital signal
JP2003086699A (ja) * 2001-09-14 2003-03-20 Nec Corp 半導体回路、半導体集積回路装置、半導体装置のマクロを記憶した記憶装置及びマクロを記憶した記憶媒体
CN101099279A (zh) * 2004-11-12 2008-01-02 德克萨斯仪器股份有限公司 实现可切换的i/o去耦电容功能的局部esd电轨夹
JP2011124615A (ja) * 2009-12-08 2011-06-23 Renesas Electronics Corp 半導体集積回路、半導体装置及び電子機器

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5376843A (en) * 1992-08-11 1994-12-27 Integrated Device Technology, Inc. TTL input buffer with on-chip reference bias regulator and decoupling capacitor
US5828259A (en) * 1996-11-18 1998-10-27 International Business Machines Corporation Method and apparatus for reducing disturbances on an integrated circuit
JP3309898B2 (ja) * 1997-06-17 2002-07-29 日本電気株式会社 電源回路
JP4420156B2 (ja) * 2000-06-14 2010-02-24 日本電気株式会社 半導体装置
JP4657640B2 (ja) 2004-07-21 2011-03-23 株式会社日立製作所 半導体装置
JP2006295027A (ja) 2005-04-14 2006-10-26 Matsushita Electric Ind Co Ltd 半導体装置
JP4271206B2 (ja) * 2006-06-15 2009-06-03 Ｎｅｃエレクトロニクス株式会社 半導体集積回路及びその設計・製造方法
JP5260193B2 (ja) 2008-09-03 2013-08-14 ルネサスエレクトロニクス株式会社 半導体集積回路及びそのスイッチングノイズ平準化方法
JP2011009291A (ja) 2009-06-23 2011-01-13 Renesas Electronics Corp 半導体集積回路の設計方法、半導体集積回路、電磁干渉の対策方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6191628B1 (en) * 1999-01-04 2001-02-20 International Business Machines Corporation Circuit for controlling the slew rate of a digital signal
JP2003086699A (ja) * 2001-09-14 2003-03-20 Nec Corp 半導体回路、半導体集積回路装置、半導体装置のマクロを記憶した記憶装置及びマクロを記憶した記憶媒体
CN101099279A (zh) * 2004-11-12 2008-01-02 德克萨斯仪器股份有限公司 实现可切换的i/o去耦电容功能的局部esd电轨夹
JP2011124615A (ja) * 2009-12-08 2011-06-23 Renesas Electronics Corp 半導体集積回路、半導体装置及び電子機器

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