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CN103904893A - 半导体集成电路及其操作方法 - Google Patents

半导体集成电路及其操作方法 Download PDF

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CN103904893A CN201310725908.4A CN201310725908A CN103904893A CN 103904893 A CN103904893 A CN 103904893A CN 201310725908 A CN201310725908 A CN 201310725908A CN 103904893 A CN103904893 A CN 103904893A
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Abstract

本发明公开了一种半导体集成电路及其操作方法。通过减少从零电压开关（ZVS）的操作原理偏离来减少开关损耗。半导体集成电路包括高侧开关元件Q11和Q12、低侧开关元件Q2以及控制器CNT。去耦合电容Cin耦合于高侧元件的一端与接地电势之间，并且高侧元件包括并联耦合的第一和第二晶体管Q11和Q12。在将高侧元件从导通状态改变成关断状态时，CNT控制器Q12通过相对于Q11延迟Q12来控制Q12从导通状态到关断状态。在半导体芯片Chip1以内将Q11和Q12划分成多个部分，在半导体芯片Chip1以内在Q11和Q12的布置方向上交替地布置通过划分Q11而形成的多个部分第一晶体管和通过划分Q12而形成的多个部分第二晶体管。

Description

半导体集成电路及其操作方法
相关申请的交叉引用
包括说明书、附图和说明书摘要的、于2012年12月26日提交的第2012-282341号日本专利申请的公开内容通过整体引用而并入于此。
技术领域
本发明涉及一种用于开关调节器（switching regulator）系统的DC-DC转换器的半导体集成电路及其操作方法，并且具体地涉及一种在通过减少从零电压开关（ZVS）的操作原理偏离来减少开关损耗时有效的技术。
背景技术
对于电池供电的电子设备（诸如笔记本PC（个人计算机）），DC-DC转换器用于将从AC适配器或者电池供应的DC电压转换成向负载供应的DC电压，该负载是笔记本PC的中央处理单元（CPU），即微处理器。
近年来，作为防范全球环境问题的对策，已经强调节能并且已经关注于增加用于各种电子设备的开关电源的效率和减少功率消耗，尤其是减少待机功率消耗。
常规地，在DC-DC转换器中，通过使用执行PWM（脉宽调制）控制、PFM（脉冲频率调制）控制等的开关调节器来实现高转换效率。也就是说，开关调节器（switching regulator）系统的DC-DC转换器通过反馈控制来控制半导体开关的导通/关断，以便在预定目标值维持向负载供应的DC电压。
日本专利公开2000-197348（专利文献1）的附图31及其相关公开内容描述一种包括误差放大器、比较器、三角波形生成电路、驱动器电路、高侧开关元件、低侧开关元件、电感器和电容器的电压模式型DC-DC转换器。
向误差放大器的非反相输入端子供应参考电压，并且向误差放大器的反相输入端子供应在电感器与电容器之间的连接节点的输出电压。向比较器的非反相输入端子供应误差放大器的输出电压，向比较器的反相输入端子供应根据三角波形生成的三角波形信号，并且向驱动器电路供应比较器的输出信号。由于驱动器电路互补地驱动高侧开关元件和低侧开关元件，所以高侧开关元件的导通-关断操作与低侧开关元件的导通-关断操作相反。
以下第2001-016083号日本专利公开（专利文献2）描述在切换半导体器件（诸如晶体管或者场效应晶体管）时，一个这样的元件不能打破在增加切换速度（在导通状态与关断状态之间切换的速度）与减少导通电阻（饱和电压）之间的平衡，因为切换速度和导通电阻一般有权衡关系。以下专利文献2描述为了减少功率损耗而并联耦合具有高切换速度的第一晶体管和具有低导通电阻的第二晶体管，因此通过使用第一和第二晶体管二者来切换传导路径的传导状态和非传导状态。在从非传导状态向传导状态切换时，首先接通具有高切换速度的第一晶体管，然后在这一元件饱和时的定时接通具有低导通电阻的第二晶体管，并且在从传导状态向非传导状态切换时，在关断第二晶体管之后关断第一晶体管。另外，专利文献2的图17及其相关公开内容描述分别在半导体芯片的第一区域64a、第二区域64b和第三区域64c中形成第一晶体管、第二晶体管和控制器。
第2004-040854号日本专利公开（专利文献3）描述在斩波型开关电源中，在电源路径上并联耦合具有小电流容量的第一晶体管和具有大电流容量的第二晶体管。这里通过相对于具有大电流容量的第二晶体管延迟具有小电流容量的第一晶体管来控制第一晶体管处于关断状态。因此，在切换过程中，维持MOS晶体管的源极到漏极电压为零，并且抑制开关元件中的功率损耗。
发明内容
本发明人已经在本发明之前参与开发低损耗开关调节器系统的DC-DC转换器。具体而言，在这一开发中，在包括高侧开关元件、低侧开关元件、平滑电感器、平滑电容器、去耦合（decoupling）电感器和去耦合电容器的开关调节器系统的DC-DC转换器中，需要减少高侧开关元件的开关损耗。
图6是示出本发明人在本发明之前考察的开关调节器系统的DC-DC转换器的配置的视图。
如图6中所示，本发明人在本发明之前考察的开关调节器系统的DC-DC转换器包括作为高侧开关元件的N沟道MOS晶体管Q11和Q12、作为低侧开关元件的N沟道MOS晶体管Q2、平滑电感器Lout、平滑电容器Cout和控制器CNT。另外，图6中所示开关调节器系统的DC-DC转换器包括去耦合电感器Lin、去耦合电容器Cin以及寄生电感器L11和L12。也可以将作为高侧开关元件的N沟道MOS晶体管Q11和Q12设置为具有相同元件尺寸，但是如在图6的虚线圆中所示，有可能将晶体管Q12设置为具有小元件尺寸并且将晶体管Q11设置为具有大元件尺寸。
在图6中所示开关调节器系统的DC-DC转换器中，向去耦合电感器Lin的一端供应输入电压VIN，去耦合电感器Lin的另一端耦合到N沟道MOS晶体管Q11和Q12的漏极和去耦合电容器Cin的一端，并且去耦合电容器Cin的另一端耦合到接地电势。作为高侧开关元件的N沟道MOS晶体管Q11和Q12的源极耦合到作为低侧开关元件的N沟道MOS晶体管Q2的漏极和平滑电感器Lout的一端，并且作为低侧开关元件的N沟道MOS晶体管Q2的源极耦合到接地电势。平滑电感器Lout的另一端耦合到平滑电容器Cout的一端，并且平滑电容器Cout的另一端耦合到接地电势。
对照而言，在图6中所示开关调节器系统的DC-DC转换器中，在去耦合电容器Cin附近布置N沟道MOS晶体管Q11，而将N沟道MOS晶体管12布置为与去耦合电容器Cin间隔开不可忽略的距离。也就是说，如在图6的电路图的下部分上所示，在去耦合电容器Cin附近布置N沟道MOS晶体管Q11，并且将N沟道MOS晶体管Q12布置为与去耦合电容器Cin间隔开不可忽略距离。作为结果，如图6中所示，在N沟道MOS晶体管Q11的漏极与去耦合电容器Cin的一端之间的间隙用作仅一个寄生电感器L11的小寄生电感器，而在N沟道MOS晶体管Q12的漏极与去耦合电容器Cin的一端之间的间隙用作包括两个寄生电感器L11和L12的大寄生电感器。
控制器CNT分别向N沟道MOS晶体管Q11的栅极和N沟道MOS晶体管Q11的栅极供应第一高侧驱动信号HG11和第二高侧驱动信号HG12，并且也向N沟道MOS晶体管Q2的栅极供应低侧驱动信号LG。注意将第一高侧驱动信号HG11和第二高侧驱动信号HG12设置为基本上同相，而将第一和第二高侧驱动信号HG11、HG12和低侧驱动信号LG设置为基本上反相。因而在其中将作为高侧开关元件的N沟道MOS晶体管Q11和Q12设置为导通状态的时段中，将作为低侧开关元件的N沟道MOS晶体管Q2设置为关断状态，而在将作为高侧开关元件的N沟道MOS晶体管Q11和Q12设置为关断状态的时段中，将作为低侧开关元件的N沟道MOS晶体管Q2设置为导通状态。
作为结果，通过使用导通时段Ton、关断时段Toff以及作为高侧开关元件的N沟道MOS晶体管Q11和Q12的输入电压VIN按照以下公式给出图6中所示开关调节器系统的DC-DC转换器的输出电压Vout，该输出电压Vout是从平滑电感器Lout的一端生成的。
Vout=Ton*VIN/(Ton+Toff)   （公式1）
对照而言，本发明人在本发明之前考察如下系统，在该系统中，根据在专利文献2和专利文献3中描述的其中用时间差驱动并联耦合的两个晶体管的技术，通过相对于被设置成大元件尺寸的晶体管Q11延迟被设置成小元件尺寸的晶体管Q12来控制晶体管Q12处于关断状态。
图7是示出本发明人在本发明之前考察的如下系统的操作波形图，在该系统中，在开关调节器系统的DC-DC转换器中通过相对于被设置成大元件尺寸的晶体管Q11延迟被设置成小元件尺寸的晶体管Q12来控制晶体管Q12处于关断状态。
因而如图7中所示，在用于驱动被设置成小元件尺寸的晶体管Q12的低侧驱动信号HG12从高电平“H”改变成低电平“L”时的定时被设置为从在用于驱动被设置成大元件尺寸的晶体管Q11的高侧驱动信号HG11从高电平“H”改变成低电平“L”时的定时延迟。作为结果，即使在大元件尺寸的晶体管Q11从导通状态改变成关断状态时，小元件尺寸的晶体管Q12在这一改变的定时仍然处于导通状态，并且因此大元件尺寸的晶体管Q11的漏极到源极电压被维持在零伏特，并且按照零电压开关（ZVS：零电压开关）的操作原理减少开关损耗是可能的。
图7示出大元件尺寸的晶体管Q11的漏极电流Ids11的电流波形、小元件尺寸的晶体管Q12的漏极电流Ids12的电流波形、流过平滑电感器Lout的总漏极电流Ids11+Ids12的电流波形和在平滑电感器Lout的一端的开关电压VSW的电压波形。
如图7中所示，在高侧驱动信号HG11从高电平“H”改变成低电平“L”时的定时，在去耦合电容器Cin附近布置并且具有一个小寄生电感器L11的、大元件尺寸的晶体管Q11的漏极电流Ids11开始减少。对照而言，尝试将流过平滑电感器Lout的总漏极电流Ids11+Ids12的电流值维持在恒定值，因此小元件尺寸的晶体管Q12的漏极电流Ids12开始与漏极电流Ids11的减少成相反关系增加。然而小元件尺寸的晶体管Q12被布置为与去耦合电容器Cin间隔开不可忽略的距离并且具有大寄生电感器L11和L12，因此小元件尺寸的晶体管Q12的漏极电流Ids12的增加与大元件尺寸的晶体管Q11的漏极电流Ids11的减少比较被延迟相对长时间。作为结果，如图7中所述，流过平滑电感器Lout的总漏极电流Ids11+Ids12的电流值在相对长时间段期间如影线所示变成显著低于某个值。因而，在平滑电感器Lout的一端的开关电压VSW的电压值如图7中所示在相对长时间段如影线所示变成显著低于恒定电压值的输入电压VIN。也就是说，在平滑电感器Lout的一端的开关电压VSW的电压值被维持在恒定电压值的输入电压VIN时，大元件尺寸的晶体管Q11的漏极到源极电压被维持在零伏特，因此按照零电压开关（ZVS）的操作原理减少开关损耗而变成可能。然而，在平滑电感器Lout的一端的开关电压VSW的电压值如图7中所示在相对长时间段期间如影线所示变成显著低于恒定电压值的输入电压VIN。作为结果，本发明人在本发明之前的考察揭示大元件尺寸的晶体管Q11的漏极到源极电压从零伏特显著偏离并且从零电压开关（ZVS）的操作原理显著偏离，因此减少开关损耗变成不可能。
图8是示出本发明人在本发明之前考察的开关调节器系统的DC-DC转换器的配置的视图。
本发明人在本发明之前考察的图8中所示开关调节器系统的DC-DC转换器与本发明人在本发明之前考察的图6中所示开关调节器系统的DC-DC转换器不同在于以下点。
也就是说，在本发明人在本发明之前考察的图8中所示开关调节器系统的DC-DC转换器中，在去耦合电容器Cin附近布置N沟道MOS晶体管Q12，而将N沟道MOS晶体管Q11布置为与去耦合电容器Cin间隔开不可忽略的距离。也就是说，如在图8的电路图的下部分上所示，在去耦合电容器Cin附近布置小元件尺寸的N沟道MOS晶体管Q12，而将大元件尺寸的N沟道MOS晶体管Q11布置为与去耦合电容器Cin间隔开不可忽略的距离。作为结果，如图8中所示，在小元件尺寸的N沟道MOS晶体管Q12的漏极与去耦合电容器Cin的一端之间的间隙用作仅一个寄生电感器L12的小寄生电感器。对照而言，在大元件尺寸的N沟道MOS晶体管Q11的漏极与去耦合电容器Cin的一端之间的间隙用作包括两个寄生电感器L11和L12的大寄生电感器。
图9是示出本发明人在本发明之前考察的如下系统的操作波形图，在该系统中，在图8中所示开关调节器系统的DC-DC转换器中，通过相对于被设置成大元件尺寸的晶体管Q11延迟被设置成小元件尺寸的晶体管Q12来控制晶体管Q12处于关断状态。
因而如图9中所示，在用于驱动被设置成小元件尺寸的晶体管Q12的低侧驱动信号HG12从高电平“H”改变成低电平“L”时的定时被设置为从在用于驱动被设置成大元件尺寸的晶体管Q11的高侧驱动信号HG11从高电平“H”改变成低电平“L”时的定时延迟。作为结果，即使在大元件尺寸的晶体管Q11从导通状态改变成关断状态时，小元件尺寸的晶体管Q12在这一改变的定时处于导通状态，并且因此大元件尺寸的晶体管Q11的漏极到源极电压被维持在零伏特，因此按照零电压开关（ZVS：零电压开关）的操作原理减少开关损耗而变成可能。
图9示出大元件尺寸的晶体管Q11的漏极电流Ids11的电流波形、小元件尺寸的晶体管Q12的漏极电流Ids12的电流波形、流过平滑电感器Lout的总漏极电流Ids11+Ids12的电流波形和在平滑电感器Lout的一端的开关电压VSW的电压波形。
如图9中所示，与在高侧驱动信号HG11从高电平“H”改变成低电平“L”时的定时比较，在被布置为与去耦合电容器Cin间隔开不可忽略的距离的、大元件尺寸的晶体管Q11的漏极电流Ids11开始减少时的定时有延迟，晶体管Q11具有大寄生电感器L11和L12。对照而言，尝试将流过平滑电感器Lout的总漏极电流Ids11+Ids12的电流值维持在恒定值，因此小元件尺寸的晶体管Q12的漏极电流Ids12开始与漏极电流Ids11的减少成相反关系增加。对照而言，小元件尺寸的晶体管Q12布置于去耦合电容器Cin附近并且具有小寄生电感器L12，并且因此小元件尺寸的晶体管Q12的漏极电流Ids12的增加与大元件尺寸的晶体管Q11的漏极电流Ids11的减少比较被延迟相对短时间。作为结果，如图9中所示，流过平滑电感器Lout的总漏极电流Ids11+Ids12的电流值在相对长时间段期间如影线所示降至略微在某个值以下。因而，在平滑电感器Lout的一端的开关电压VSW的电压值如图9中所示在相对长时间段期间如影线所示也降至略微在恒定电压值的输入电压VIN以下。也就是说，在平滑电感器Lout的一端的开关电压VSW的电压值被维持在恒定电压值的输入电压VIN时，大元件尺寸的晶体管Q11的漏极到源极电压被维持在零伏特，因此按照零电压开关（ZVS）的操作原理减少开关损耗是可能的。然而，在平滑电感器Lout的一端的开关电压VSW的电压值如图9中所示在相对长时间段期间如影线所示降至略微在恒定电压值的输入电压VIN以下。作为结果，本发明人在本发明之前的考察揭示大元件尺寸的晶体管Q11的漏极到源极电压从零伏特略微偏离并且从零电压开关（ZVS）的操作原理略微偏离，因此减少开关损耗变成不可能。
图10是示出本发明人在本发明之前考察的如下配置的视图，在该配置中，在图8和图9中所示开关调节器系统的DC-DC转换器中，在相同半导体芯片Chip中形成大元件尺寸的晶体管Q11和小元件尺寸的晶体管Q12。如图10的半导体芯片Chip中所示，形成大元件尺寸的晶体管Q11和小元件尺寸的晶体管Q12以便被分离预定宽度ΔW。大元件尺寸的晶体管Q11包括多个栅极G11、多个漏极D11和多个源极S11，而小元件尺寸的晶体管Q12包括多个栅极G12、多个漏极D12和多个源极S12。
大元件尺寸的晶体管Q11的栅极和G11小元件尺寸的晶体管Q12的栅极G12具有基本上相同沟道长度L，大元件尺寸的晶体管Q11的栅极G11具有大栅极宽度W11，并且小元件尺寸的晶体管Q12的栅极G12具有小栅极宽度W12。
如图10中所示，正如图8，在去耦合电容器Cin附近布置小元件尺寸的N沟道MOS晶体管Q12，而将大元件尺寸的N沟道MOS晶体管Q11布置为与去耦合电容器Cin间隔开不可忽略的距离。作为结果，如图10中所示，在小元件尺寸的N沟道MOS晶体管Q12的漏极与去耦合电容器Cin的一端之间的间隙用作仅一个寄生电感器L12的小寄生电感器。对照而言，在大元件尺寸的N沟道MOS晶体管Q11的漏极与去耦合电容器Cin的一端之间的间隙用作包括两个寄生电感器L11和L12的大寄生电感器。
作为结果，也在本发明人在本发明之前考察的图10中所示开关调节器系统的DC-DC转换器（其中在相同半导体芯片Chip中形成大元件尺寸的晶体管Q11和小元件尺寸的晶体管Q12）中，与图8和图9中所示开关调节器系统的DC-DC转换器的问题相同的问题出现。也就是说，本发明人在本发明之前的研究揭示即使用图10中所示开关调节器系统的DC-DC转换器，大元件尺寸的晶体管Q11的漏极到源极电压也从零伏特略微偏离，并且从零电压开关（ZVS）的操作原理略微偏离，因此减少开关损耗变成可能。
尽管以下描述用于解决以上描述的问题的手段，但是其它问题和新特征将从本说明书的描述和附图中变得清楚。
以下简要说明在本申请中公开的一个典型实施例的概况。
也就是说，根据典型实施例的一种半导体集成电路包括高侧开关元件（Q11和Q12）、低侧开关元件（Q2）和控制器（CNT）。
去耦合电容器（Cin）耦合于高侧开关元件（Q11和Q12）的一端与接地电势之间。
高侧开关元件（Q11和Q12）包括第一晶体管（Q11）和第二晶体管（Q12），第一晶体管（Q11）和第二晶体管（Q12）的电流路径并联耦合。
在将高侧开关元件从导通状态改变成关断状态时，控制器（CNT）通过相对于第一晶体管（Q11）延迟第二晶体管（Q12）来控制第二晶体管（Q12）从导通状态到关断状态。
第一晶体管（Q11）和第二晶体管（Q12）中的每个晶体管被形成在半导体芯片（Chip1）以内被划分成多个部分。
在半导体芯片（Chip1）以内在第一晶体管（Q11）和第二晶体管（Q12）的布置方向上交替地布置通过划分第一晶体管（Q11）而形成的多个部分第一晶体管和通过划分第二晶体管（Q12）而形成的多个部分第二晶体管（见图1）。
以下简要说明在本申请中公开的实施例之中的典型实施例获得的效果。
也就是说，根据半导体集成电路，可以减少从零电压开关（ZVS）的操作原理偏离，并且可以减少开关损耗。
附图说明
图1是示出第一实施例的开关调节器系统的DC-DC转换器的配置的视图；
图2是示出如下系统的操作波形图，在该系统中，在根据图1中所示第一实施例的开关调节器系统的DC-DC转换器中，控制器CNT通过相对于被设置成大元件尺寸的晶体管Q11延迟被设置成小元件尺寸的晶体管Q12来控制晶体管Q12处于关断状态；
图3是示出第二实施例的开关调节器系统的DC-DC转换器的配置的视图；
图4是示出第三实施例的开关调节器系统的DC-DC转换器的配置的视图；
图5是示出在根据图1、图3和图4中所示第一实施例、第二实施例和第三实施例中的任何实施例的开关调节器系统的DC-DC转换器中，控制器CNT驱动作为高侧开关元件的N沟道MOS晶体管Q11和Q12以及作为低侧开关元件的N沟道MOS晶体管Q2时的操作波形图；
图6是示出本发明人在本发明之前考察的开关调节器系统的DC-DC转换器的配置的视图；
图7是示出本发明人在本发明之前考察的如下系统的操作波形图，在该系统中，在图6中所示开关调节器系统的DC-DC转换器中，通过相对于被设置成大元件尺寸的晶体管Q11延迟被设置成小元件尺寸的晶体管Q12来控制晶体管Q12处于关断状态；
图8是示出本发明人在本发明之前考察的开关调节器系统的DC-DC转换器的配置的视图；
图9是示出本发明人在本发明之前考察的如下系统的操作波形图，在该系统中，在图8中所示开关调节器系统的DC-DC转换器中，通过相对于被设置成大元件尺寸的晶体管Q11延迟被设置成小元件尺寸的晶体管Q12来控制晶体管Q12处于关断状态；并且
图10是示出本发明人在本发明之前考察的如下配置的视图，在该配置中，在图8和图9中所示开关调节器系统的DC-DC转换器中，在相同半导体芯片Chip中形成大元件尺寸的晶体管Q11和小元件尺寸的晶体管Q12。
具体实施方式
1.实施例的概况
首先描述在本申请中公开的一个典型实施例的概况。在典型实施例的概况描述中，在附图中用括号引用的符号简单地图示在附有符号的部件的概念中包括的符号。
[1]根据典型实施例的半导体集成电路包括高侧开关元件（Q11和Q12）、低侧开关元件（Q2）和控制器（CNT）。
可以经由去耦合电感器（Lin）向高侧开关元件（Q11和Q12）的一端供应输入电压（VIN），高侧开关元件（Q11和Q12）的另一端和低侧开关元件（Q2）的一端耦合到切换节点（VSW），并且低侧开关元件（Q2）的另一端可以耦合到接地电势。
控制器（CNT）可以导通驱动高侧开关元件（Q11和Q12）处于导通状态和关断状态。
切换节点（VSW）可以耦合到包括平滑电感器（Lout）和平滑电容器（Cout）的低通滤波器。
去耦合电容器（Cin）可以耦合于高侧开关元件（Q11和Q12）的一端与接地电势之间。
高侧开关元件（Q11和Q2）包括第一晶体管（Q11）和第二晶体管（Q12），第一晶体管（Q11）和第二晶体管（Q12）的电流路径并联耦合于高侧开关元件的一端与高侧开关元件的另一端之间。
在将高侧开关元件的一端与高侧开关元件的另一端之间的状态从导通状态改变成关断状态时，控制器（CNT）通过相对于第一晶体管（Q11）延迟第二晶体管（Q12）来控制第二晶体管（Q12）从导通状态到关断状态。
在半导体芯片（Chip1）以内，将第一晶体管（Q11）和第二晶体管（Q12）的每个晶体管形成为被划分成多个部分。
在半导体芯片（Chip1）以内，在第一晶体管（Q11）和第二晶体管（Q12）的布置方向上交替地布置通过划分第一晶体管（Q11）而形成的多个部分第一晶体管和通过划分第二晶体管（Q12）而形成的多个部分第二晶体管（见图1）。
根据实施例，可以减少从零电压开关（ZVS）的操作原理偏离，并且可以减少开关损耗。
在一个优选实施例中，低侧开关元件包括电流路径耦合于切换节点（VSW）与接地电势之间的第三晶体管（Q2）（见图1）。
根据另一优选实施例，控制器（CNT）生成用于驱动第一晶体管（Q11）的控制输入端子的第一高侧驱动信号（HG11）、用于驱动第二晶体管（Q12）的控制输入端子的第二高侧驱动信号（HG12）和用于驱动第三晶体管（Q2）的控制输入端子的低侧驱动信号（LG）。
第一高侧驱动信号（HG11）和第二高侧驱动信号（HG12）基本上同相，而第一高侧驱动信号（HG11）以及第二高侧驱动信号（HG12）与低侧驱动信号（LG）基本上反相（见图1）。
根据又一优选实施例，从低通滤波器（Lout，Cout）生成的DC-DC转换器的输出电压（Vout）由导通导通时段（Ton）、关断时段（Toff）和输入电压（VIN）设置（见图1），在导通时段（Ton）期间高侧开关元件处于导通状态，在关断时段（Toff）期间高侧开关元件处于关断状态。
根据又一优选实施例，第一晶体管（Q11）、第二晶体管（Q12）和第三晶体管（Q2）分别是N沟道MOS晶体管（见图1）。
根据又一优选实施例，作为高侧开关元件的第一晶体管（Q11）和第二晶体管（Q12）形成于第一半导体芯片（Chip1）中，作为低侧开关元件的第三晶体管（Q2）形成于第二半导体芯片（Chip2）中，并且控制器（CNT）形成于第三半导体芯片（Chip3）中。
第一半导体芯片（Chip1）、第二半导体芯片（Chip2）和第三半导体芯片（Chip3）被密封到一个封装（QFN_PKG）中（见图3）。
根据又一优选实施例，作为高侧开关元件的第一晶体管（Q11）和第二晶体管（Q12）由沟槽栅极型N沟道竖直MOS晶体管结构形成。
在第一半导体芯片（Chip1）以内，在第一晶体管（Q11）和第二晶体管（Q12）的布置方向上交替布置第一晶体管（Q11）的沟槽栅极（G11）和第二晶体管（Q12）的沟槽栅极（G12）（见图3）。
根据又一优选实施例，作为低侧开关元件的第三晶体管（Q2）由沟槽栅极型N沟道竖直MOS晶体管结构形成。
根据又一优选实施例，一个封装（QFN_PKG）、去耦合电感器（Lin）、去耦合电容器（Cin）、平滑电感器（Lout）和平滑电容器（Cout）构成开关调节器系统的DC-DC转换器。
根据又一更多优选实施例，通过向单个半导体芯片（Chip）中集成来形成作为高侧开关元件的第一晶体管（Q11）和第二晶体管（Q12）、作为低侧开关元件的第三晶体管（Q2）和控制器（CNT）。
将单个半导体芯片（Chip）密封到一个封装（QFN_PKG）中（见图4）。
根据一个具体实施例，作为高侧开关元件的第一晶体管（Q11）和第二晶体管（Q12）由平面N沟道横向MOS晶体管结构形成。
在单个半导体芯片（Chip）以内，在第一晶体管（Q11）和第二晶体管（Q12）的布置方向上交替地布置第一晶体管（Q11）的栅极（G11）和第二晶体管（Q12）的栅极（G12）。
另外，根据另一具体实施例，作为低侧开关元件的第三晶体管（Q2）在单个半导体芯片（Chip）以内由平面N沟道横向MOS晶体管结构形成。
根据更具体实施例，单个半导体芯片（Chip）、去耦合电感器（Lin）、去耦合电容器（Cin）、平滑电感器（Lout）和平滑电容器（Cout）构成开关调节器系统的DC-DC转换器。
[2]根据本发明的另一方面的一个典型实施例是用于操作包括高侧开关元件（Q11和Q12）、低侧开关元件（Q2）和控制器（CNT）的半导体集成电路的方法。
经由去耦合电感器（Lin）向高侧开关元件（Q11和Q12）的一端供应输入电压（VIN），高侧开关元件（Q11和Q12）的另一端以及低侧开关元件（Q2）的一端耦合到切换节点（VSW），并且低侧开关元件（Q2）的另一端可以耦合到接地电势。
控制器（CNT）可以导通驱动高侧开关元件（Q11和Q12）处于导通状态和关断状态。
切换节点（VSW）可以耦合到包括平滑电感器（Lout）和平滑电容器（Cout）的低通滤波器。
去耦合电容器（Cin）可以耦合于高侧开关元件（Q11和Q12）的一端与接地电势之间。
高侧开关元件（Q11和Q12）包括第一晶体管（Q11）和第二晶体管（Q12），第一晶体管（Q11）和第二晶体管（Q12）的电流路径并联耦合于高侧开关元件的一端与高侧开关元件的另一端之间。
在将高侧开关元件的一端与高侧开关元件的另一端之间的状态从导通状态改变成关断状态时，控制器（CNT）通过相对于第一晶体管（Q11）延迟第二晶体管（Q12）来控制第二晶体管（Q12）从导通状态到关断状态。
在半导体芯片（Chip1）以内，将第一晶体管（Q11）和第二晶体管（Q12）的每个晶体管形成为被划分成多个部分。
在半导体芯片（Chip1）以内，在第一晶体管（Q11）和第二晶体管（Q12）的布置方向上交替地布置通过划分第一晶体管（Q11）而形成的多个部分第一晶体管和通过划分第二晶体管（Q12）而形成的多个部分第二晶体管（见图1）。
根据以上描述的实施例，可以减少从零电压开关（ZVS）的操作原理偏离，并且可以减少开关损耗。
2.实施例的细节
接着将更具体描述实施例。注意在用于说明用于实施本发明的优选实施例的所有附图中，具有与先前附图的功能相同的功能的部件附有相同符号以省略其重复说明。
[第一实施例]
<<DC-DC转换器的配置>>
图1是示出第一实施例的开关调节器系统的DC-DC转换器的配置的视图。
如图1中所示，根据第一实施例的开关调节器系统的DC-DC转换器包括作为高侧开关元件的N沟道MOS晶体管Q11和Q12、作为低侧开关元件的N沟道MOS晶体管Q2、平滑电感器Lout、平滑电容器Cout和控制器CNT。另外，图1中所示开关调节器系统的DC-DC转换器包括去耦合电感器Lin、去耦合电容器Cin以及寄生电感器L11和L12。因而，向作为高侧开关元件的N沟道MOS晶体管Q11和Q12的漏极供应由通过去耦合电感器Lin和去耦合电容器Cin的低通滤波器功能减少输入电压VIN的高频脉动分量而获得的DC输入电压VIN’。也可以将作为高侧开关元件的N沟道MOS晶体管Q11和Q12设置为相同元件尺寸，但是如图1的虚线圆中所示，有可能将晶体管Q12设置为小元件尺寸而有可能将晶体管Q11设置为大元件尺寸。另外，作为低侧开关元件，也可以使用二极管而不是N沟道MOS晶体管Q2。优选地，使用具有低正向电压的肖特基二极管以便减少功率损耗，并且它的阳极耦合到接地电势，并且它的阴极耦合到作为高侧开关元件的N沟道MOS晶体管Q11和Q12的源极。
在图1中所示开关调节器系统的DC-DC转换器中，向去耦合电感器Lin的一端供应输入电压VIN，去耦合电感器Lin的另一端耦合到N沟道MOS晶体管Q11和Q12的漏极以及去耦合电容器Cin的一端，并且去耦合电容器Cin的另一端耦合到接地电势。作为高侧开关元件的N沟道MOS晶体管Q11和Q12的源极耦合到作为低侧开关元件的N沟道MOS晶体管Q2的漏极和平滑电感器Lout的一端，并且作为低侧开关元件的N沟道MOS晶体管Q2的源极耦合到接地电势。平滑电感器Lout的另一端耦合到平滑电容器Cout的一端，并且平滑电容器Cout的另一端耦合到接地电势。
对照而言，在图1中所示开关调节器系统的DC-DC转换器中，布置N沟道MOS晶体管Q11和Q12以及去耦合电容器Cin，使得在N沟道MOS晶体管Q11与去耦合电容器Cin之间的布置距离变成基本上等于在N沟道MOS晶体管Q12与去耦合电容器Cin之间的布置距离。也就是说，如在图1的电路图的下部分上所示，在半导体芯片Chip1以内，将N沟道MOS晶体管Q11形成为被划分成多个部分，并且也将N沟道MOS晶体管Q12形成为被划分成多个部分。这里，在N沟道MOS晶体管Q11与去耦合电容器Cin之间的布线距离和布线寄生电感与在N沟道MOS晶体管Q11与去耦合电容器Cin之间的布置距离成比例。另外，在N沟道MOS晶体管Q12与去耦合电容器Cin之间的布线距离和布线寄生电感与在N沟道MOS晶体管Q12与去耦合电容器Cin之间的布置距离成比例。
具体而言，在第一实施例的开关调节器系统的DC-DC转换器的半导体芯片Chip1中，在半导体芯片Chip1以内将第一晶体管Q11和第二晶体管Q12的每个晶体管形成为被划分成多个部分。如图1中所示，在第一晶体管Q11和第二晶体管Q12的布置方向上交替地布置通过划分第一划分的晶体管Q11而形成的部分第一晶体管和通过划分第二划分的晶体管Q12而形成的部分第二晶体管。
在图1中所示示例中，在四边形半导体芯片Chip1的右短边上布置去耦合电容器Cin，并且在通过将一个晶体管划分成多个部分而形成的晶体管Q11与去耦合电容器Cin之间的寄生电感器与在通过将一个晶体管划分成多个部分而形成的晶体管Q12与去耦合电容器Cin之间的寄生电感器变成基本上相等。作为结果，如图1中所示，在晶体管Q11与晶体管Q12之间的寄生电感器L11的值变成基本上可忽略的值，并且在晶体管Q11和Q12的漏极二者与去耦合电容器Cin之间仅有一个寄生电感器L12。在其它示例中，在四边形半导体芯片Chip1的上长边上布置去耦合电容器Cin，并且分别设置晶体管Q11的划分数目和晶体管Q12的划分数目等于或者大于10。也在这一情况下，如图1中所示，在晶体管Q11与晶体管Q12之间的寄生电感器L11的值变成基本上可忽略的值，并且在晶体管Q11和Q12的漏极二者与去耦合电容器Cin之间仅有一个寄生电感器L12。
控制器CNT分别向N沟道MOS晶体管Q11的栅极和向N沟道MOS晶体管Q12的栅极供应第一高侧驱动信号HG11和第二高侧驱动信号HG12，并且也向N沟道MOS晶体管Q2的栅极供应低侧驱动信号LG。注意将第一高侧驱动信号HG11和第二高侧驱动信号HG12设置为基本上同相，而将第一和第二高侧驱动信号HG11和HG12与低侧驱动信号LG设置为基本上反相。因而，在其中将作为高侧开关元件的N沟道MOS晶体管Q11和Q12设置为导通状态的时段中，将作为低侧开关元件的N沟道MOS晶体管设置为关断状态，而在其中将N沟道MOS晶体管Q11和Q12设置为关断状态的时段中，将作为低侧开关元件的N沟道MOS晶体管Q2设置为导通状态。
作为结果，通过使用导通时段Ton、关断时段Toff以及作为高侧开关元件的N沟道MOS晶体管Q11和Q12的输入电压VIN按照以下公式给出根据图1中所示第一实施例的开关调节器系统的DC-DC转换器的输出电压Vout，该输出电压Vout是从平滑电感器Lout的一端生成的。
Vout=Ton*VIN/(Ton+Toff)   （公式2）
<<操作波形图>>
图2是示出如下系统的操作波形图，在该系统中，在根据图1中所示第一实施例的开关调节器系统的DC-DC转换器中，控制器CNT通过相对于被设置成大元件尺寸的晶体管Q11延迟被设置成小元件尺寸的晶体管Q12来控制晶体管Q12处于关断状态。注意也可以将晶体管Q11的元件尺寸（划分数目）设置为与晶体管Q2的元件尺寸（划分数目）相同。
因而如图2中所示，在用于驱动被设置成小元件尺寸的晶体管Q12的低侧驱动信号HG12从高电平“H”改变成低电平“L”时的定时被设置为从在用于驱动被设置成大元件尺寸的晶体管Q11的高侧驱动信号HG11从高电平“H”改变成低电平“L”时的定时延迟。作为结果，即使在大元件尺寸的晶体管Q11从导通状态改变成关断状态时，小元件尺寸的晶体管Q12在这一改变的定时仍然处于导通状态，并因此大元件尺寸的晶体管Q11的漏极到源极电压被维持在零伏特，并且按照零电压开关（ZVS）的操作原理减少开关损耗变成可能。
图2示出大元件尺寸的晶体管Q11的漏极电流Ids11的电流波形、小元件尺寸的晶体管Q12的漏极电流Ids12的电流波形、流过平滑电感器Lout的总漏极电流Ids11+Ids12的电流波形和在平滑电感器Lout的一端的开关电压VSW的电压波形。
如图2中所示，在高侧驱动信号HG11从高电平“H”改变成低电平“L”时的定时，大元件尺寸的晶体管Q11的漏极电流Ids11开始减少。对照而言，尝试将流过平滑电感器Lout的总漏极电流Ids11+Ids12的电流值维持在恒定值，并且因此小元件尺寸的晶体管Q12的漏极电流Ids12开始与漏极电流Ids11的减少成相反关系增加。
具体而言，在根据图1中所示第一实施例的开关调节器系统的DC-DC转换器中，大元件尺寸的晶体管Q11和小元件尺寸的晶体管Q12仅有一个寄生电感器L12，并且在晶体管Q11与晶体管Q12之间的寄生电感器L11的值变成基本上可忽略的值。作为结果，大元件尺寸的晶体管Q11的漏极电流Ids11的减少速率和小元件尺寸的晶体管Q12的漏极电流Ids12的增加速率变成基本上相等。因而如图2中所示，流过平滑电感器Lout的总漏极电流Ids11+Ids12的电流值在相对短时间段期间如影线所示变成略微低于某个值。因而，在平滑电感器Lout的一端的开关电压VSW的电压值也如图2中所示在相对短时间段期间如影线所示变成略微低于恒定电压值的输入电压VIN。作为结果，减轻大元件尺寸的晶体管Q11的漏极到源极电压从零伏特显著偏离，并且减少从零电压开关（ZVS）的操作原理偏离所引起的开关损耗是可能的。
[第二实施例]
图3是示出第二实施例的开关调节器系统的DC-DC转换器的配置的视图。
图3中所示第二实施例的开关调节器系统的DC-DC转换器与根据图1中所示第一实施例的开关调节器系统的DC-DC转换器不同在于以下点。
如图3中所示，在QFN（方形扁平无引线）封装QFN_PKG的密封树脂以内密封作为高侧开关元件的N沟道MOS晶体管Q11和Q12、作为低侧开关元件的N沟道MOS晶体管Q2以及控制器CNT。QFN封装是矩形封装，在该封装的每侧上形成多个金属连接端子。
将作为高侧开关元件的N沟道MOS晶体管Q11和Q12集成到第一半导体芯片Chip1中，将作为低侧开关元件的N沟道MOS晶体管Q2集成到第二半导体芯片Chip2中，并且将控制器CNT集成到第三半导体芯片Chip3中。控制器CNT的第三半导体芯片Chip3以及作为高侧开关元件的N沟道MOS晶体管Q11和Q12的第一半导体芯片Chip1通过高侧驱动信号布线HG11和HG12相互耦合。控制器CNT的第三半导体芯片Chip3和作为低侧开关元件的N沟道MOS晶体管Q2的第二半导体芯片Chip2通过低侧驱动信号布线LG相互耦合。
第一接片引线（tab lead）Tab_Lead1电耦合到在开关调节器系统的DC-DC转换器的布线衬底上形成的DC输入电压布线VIN’，该第一接片引线具有在其上装配的作为高侧开关元件的N沟道MOS晶体管Q11和Q12的第一半导体芯片Chip1。第二接片引线Tab_Lead2电耦合到在开关调节器系统的DC-DC转换器的布线衬底上形成的开关电压布线VSW，该第二接片引线具有在其上装配的作为低侧开关元件的N沟道MOS晶体管Q2的第二半导体芯片Chip2。在第三接片引线Tab_Lead3上装配控制器CNT的第三半导体芯片Chip3。用作接地布线的第四接片引线Tab_Lead4电耦合到在开关调节器系统的DC-DC转换器的布线衬底上形成的接地电势布线GND。两个芯片电容器构成的去耦合电容器Cin耦合到DC输入电压布线VIN’和接地电势布线GND，并且芯片电感器构成的去耦合电感器Lin耦合到输入电压布线VIN和DC输入电压布线VIN’。
此外，第一半导体芯片Chip1的下底表面经由第一接片引线Tab_Lead1电耦合到布线衬底的DC输入电压布线VIN’，该下底表面是作为高侧开关元件的N沟道MOS晶体管Q11和Q12中的每个N沟道MOS晶体管的漏极。在第一半导体芯片Chip1的上主表面上形成的晶体管Q11和Q12的源极经由第一金属引线Metal_Lead1电耦合到第二接片引线Tab_Lead2。第二半导体芯片Chip2的下底表面电耦合到第二接片引线Tab_Lead2，该下底表面是作为低侧开关元件的N沟道MOS晶体管Q2的漏极。在第二半导体芯片Chip2的上主表面上形成的晶体管Q2的源极经由第二金属引线Metal_Lead2和第四接片引线Tab_Lead4电耦合到接地电势布线GND。
如在图3的左下部上所示，在第一半导体芯片Chip1中集成和形成作为高侧开关元件的N沟道MOS晶体管Q11和Q12。N沟道MOS晶体管Q11具有形成为被划分成多个部分的栅极电极G11，并且N沟道MOS晶体管Q12也具有形成为被划分成多个部分的栅极电极G12。第一高侧驱动信号HG11被供应到的第一焊盘（虽然在图3中未被图示）耦合到N沟道MOS晶体管Q11的栅极电极G11，而第二高侧驱动信号HG12被供应到的第二焊盘（虽然在图3中未被图示）耦合到N沟道MOS晶体管Q12的栅极电极G12。另外，如在图3的左下部上所示，在栅极电极G11与栅极电极G12之间，形成有N+区域N+（源极）作为N沟道MOS晶体管Q11和Q12中的每个N沟道MOS晶体管的源极，N沟道MOS晶体管Q11和Q12作为高侧开关元件。
如将在图3的右下角中具体描述的那样，作为高侧开关元件的N沟道MOS晶体管Q11和Q12由所谓沟槽栅极型N沟道竖直MOS晶体管结构形成。
在图3的右下角中，示出第一半导体芯片Chip1的截面结构，在该第一半导体芯片中集成和形成作为高侧开关元件的N沟道MOS晶体管Q11和Q12。如在图3的右下部上所示，第一半导体芯片Chip1的下底表面用作作为高侧开关元件的N沟道MOS晶体管Q11和Q12的漏极N（漏极）。在N沟道MOS晶体管Q11和Q12的漏极N（漏极）的上部分上形成P型阱区域P-Well。形成多个沟槽（槽）以便从P型阱区域P-Well的表面达到漏极N（漏极）。在沟槽（槽）以内依次形成栅极绝缘膜和栅极电极。在图3的示例中，关于在沟槽（槽）以内形成的栅极电极，依次和反复形成MOS晶体管Q11的栅极电极G11和MOS晶体管Q12的栅极电极G12。N沟道MOS晶体管Q11的栅极电极G11耦合到第一高侧驱动信号HG11被供应到的第一焊盘，并且N沟道MOS晶体管Q12的栅极电极G12耦合到第二高侧驱动信号HG12被供应到的第二焊盘。在沟槽（槽）之间形成N+区域N+（源极）作为N沟道MOS晶体管Q11和Q12的源极，N沟道MOS晶体管Q11和Q12作为高侧开关元件。在图3的右下角中，虽然未图示，但是正如作为高侧开关元件的N沟道MOS晶体管Q11和Q12，作为低侧开关元件的N沟道MOS晶体管Q2也由所谓的沟槽栅极型N沟道竖直MOS晶体管结构形成。作为结果，在作为低侧开关元件的N沟道MOS晶体管Q2集成于其中的第二半导体芯片Chip2的下底表面用作N沟道MOS晶体管Q2的漏极N（漏极），N沟道MOS晶体管Q2作为低侧开关元件
在向第一焊盘供应高电压的第一高侧驱动信号HG11时，在多个沟槽（槽）的内部侧壁的P型阱区域P-Well中形成N型反转沟道，在这些沟槽（槽）中形成N沟道MOS晶体管Q11的栅极电极G11，并且在N沟道MOS晶体管Q11的源极与漏极之间的部分变成电传导状态。
在向第二焊盘供应高电压的第二高侧驱动信号HG12时，在多个沟槽（槽）的内部侧壁的P型阱区域P-Well中形成N型反转沟道，在这些沟槽（槽）中形成N沟道MOS晶体管Q12的栅极电极G12，并且在N沟道MOS晶体管Q12的源极与漏极之间的部分变成电传导状态。
如图3中所示，第二实施例的开关调节器系统的DC-DC转换器并入三个芯片Chip1、Chip2和Chip3，因此可以用于相对高输出功率的应用。
[第三实施例]
图4是示出第三实施例的开关调节器系统的DC-DC转换器的配置的视图。
图4中所示第三实施例的开关调节器系统的DC-DC转换器与根据图3中所示第二实施例的开关调节器系统的DC-DC转换器不同在于以下点。
如图4中所示，向单个半导体芯片Chip中集成作为高侧开关元件的N沟道MOS晶体管Q11和Q12、作为低侧开关元件的N沟道MOS晶体管Q2以及控制器CNT。控制器CNT的多个外部端子耦合到在QFN封装QFN_PKG的上侧上形成的多个金属连接端子，并且高侧开关元件的N沟道MOS晶体管Q11和Q12的漏极经由在QFN封装QFN_PKG的左侧上形成的多个金属连接端子耦合到DC输入电压布线VIN’。作为高侧开关元件的N沟道MOS晶体管Q11和Q12的源极以及作为低侧开关元件的N沟道MOS晶体管Q2的漏极经由在QFN封装QFN_PKG的右侧上形成的多个金属连接端子电耦合到开关电压布线VSW。另外，作为低侧开关元件的N沟道MOS晶体管Q2的源极经由在QFN封装QFN_PKG的下侧上形成的多个金属连接端子电耦合到接地电势布线GND。
如在图4的左下部上所示，在单个半导体芯片Chip中集成和形成作为高侧开关元件的N沟道MOS晶体管Q11和Q12。N沟道MOS晶体管Q11具有形成为被划分成多个部分的栅极电极G11，并且N沟道MOS晶体管Q12也具有形成为被划分成多个部分的栅极电极G12。第一高侧驱动信号HG11被供应到的第一焊盘如图4中所示耦合到N沟道MOS晶体管Q11的栅极电极G11，并且第二高侧驱动信号HG12被供应到的第二焊盘如图4中所示耦合到N沟道MOS晶体管Q12的栅极电极G12。另外，如在图4的左下部上所示，在栅极电极G11与栅极电极G12之间形成作为N沟道MOS晶体管Q11和Q12的源极或者漏极的N+区域N+（源极或者漏极），这些N沟道MOS晶体管作为高侧开关元件。另外，在图4的左下部上的示例中，依次和反复形成MOS晶体管Q11的一组两个栅极电极G11和MOS晶体管Q12的一组两个栅极电极G12。
如将在图4的右下角中具体描述的那样，作为高侧开关元件的N沟道MOS晶体管Q11和Q12由所谓平面型N沟道横向MOS晶体管结构形成。
在图4的右下角中，示出单个半导体芯片Chip的截面结构，在该半导体芯片中形成作为高侧开关元件的N沟道MOS晶体管Q11和Q12。如在图4的右下角中所示，单个半导体芯片Chip的下部分是P型硅衬底P-Sub，在P型硅衬底P-Sub的上部分上形成N型杂质层N-layer。在N型杂质层N-layer的上部分上形成P型阱区域P-Well。在P型阱区域P-Well的表面上形成多个栅极绝缘膜的堆叠结构以及高侧开关元件的N沟道MOS晶体管Q11和Q12的栅极电极以及源极N+区域N+（源极）和漏极N+区域N+（漏极）。在图4的右下角中，虽然未图示，但是正如作为高侧开关元件的N沟道MOS晶体管Q11和Q12，作为低侧开关元件的N沟道MOS晶体管Q2也在单个半导体芯片Chip以内由所谓的平面型N沟道横向MOS晶体管结构形成。
在向第一焊盘供应高电压的第一高侧驱动信号HG11时，在N沟道MOS晶体管Q11的栅极电极正下方的P型阱区域P-Well的表面上形成N型反转沟道，并且在N沟道MOS晶体管Q11的源极与漏极之间的部分变成电传导状态。
在向第二焊盘供应高电压的第二高侧驱动信号HG12时，在N沟道MOS晶体管Q12的栅极电极正下方的P型阱区域P-Well的表面上形成N型反转沟道，并且在N沟道MOS晶体管Q12的源极与漏极之间的部分变成电传导状态。
如图4中所示，第三实施例的开关调节器系统的DC-DC转换器并入单个半导体芯片Chip，并且因此可以用于相对低输出功率的应用。
<<操作波形图>>
图5是在根据图1、图3和图4中所示第一实施例、第二实施例和第三实施例中的任何实施例的开关调节器系统的DC-DC转换器中，控制器CNT驱动高侧开关元件的N沟道MOS晶体管Q11和Q12以及低侧开关元件的N沟道MOS晶体管Q2时的操作波形图。
如图5中所示，首先为了将被设置成具有高切换速度和小元件尺寸的晶体管Q12从关断状态改变成导通状态，控制器CNT将高侧驱动信号HG12从低电平“L”改变成高电平“H”。作为结果，响应于高侧驱动信号HG12从低电平“L”改变成高电平“H”，小元件尺寸的晶体管Q12的漏极电流Ids12的电流波形和流过平滑电感器Lout的总漏极电流Ids11+Ids12的电流波形开始在增加，因此在平滑电感器Lout的一端的开关电压VSW的电压波形开始增加。
随后，为了将被设置成具有低导通电阻和大元件尺寸的晶体管Q11从关断状态改变成导通状态，控制器CNT将高侧驱动信号HG11从低电平“L”改变成高电平“H”。作为结果，响应于高侧驱动信号HG11从低电平“L”改变成高电平“H”，大元件尺寸的晶体管Q11的漏极电流Ids11的电流波形开始增加，另外，流过平滑电感器Lout的总漏极电流Ids11和Ids12的电流波形和在平滑电感器Lout的一端的开关电压VSW的电压波形开始再次增加。
随后，在用于驱动被设置成小元件尺寸的晶体管Q12的低侧驱动信号HG12从高电平“H”改变成低电平“L”时的定时被设置为从在用于驱动被设置成大元件尺寸的晶体管Q11的高侧驱动信号HG11从高电平“H”改变成低电平“L”时的定时延迟。作为结果，即使在大元件尺寸的晶体管Q11从导通状态改变成关断状态时，小元件尺寸的晶体管Q12在这一改变的定时处于导通状态，因此大元件尺寸的晶体管Q11的漏极到源极电压被维持在零伏特，因此按照零电压开关（ZVS）的操作原理减少开关损耗是可能的。
在高侧驱动信号HG11从高电平“H”改变成低电平“L”时的定时，大元件尺寸的晶体管Q11的漏极电流Ids11开始减少。对照而言，尝试将流过平滑电感器Lout的总漏极电流Ids11+Ids12的电流值维持在恒定值，因此小元件尺寸的晶体管Q12的漏极电流Ids12开始与漏极电流Ids11的减少成相反关系增加。
具体而言，在图1、图3和图4中所示第一实施例、第二实施例和第三实施例中的任何实施例中，大元件尺寸的晶体管Q11和小元件尺寸的晶体管Q12仅有一个寄生电感器L12，并且在晶体管Q11与晶体管Q12之间的寄生电感器L11的值变成基本上可忽略的值。作为结果，大元件尺寸的晶体管Q11的漏极电流Ids11的减少速率和小元件尺寸的晶体管Q12的漏极电流Ids12的增加速率变成基本上相等。因而如图5中所示，流过平滑电感器Lout的总漏极电流Ids11+Ids12的电流值在相对短时间段期间如影线所示变成略微低于某个值。因而，在平滑电感器Lout的一端的开关电压VSW的电压值也如图5中所示在相对短时间段期间如影线所示变成略微低于恒定电压值的输入电压VIN。作为结果，减轻大元件尺寸的晶体管Q11的漏极到源极电压从零伏特显著偏离，因此减少从零电压开关（ZVS）的操作原理偏离所引起的开关损耗是可能的。
如以上描述的那样，虽然已经基于各种实施例具体描述本发明人实现的本发明，但是清楚的是本发明不限于此并且可以进行各种修改而未脱离本发明的主旨。
例如作为高侧开关元件的晶体管Q11和Q12以及作为低侧开关元件的晶体管Q2不仅限于N沟道MOS晶体管。也就是说，作为高侧开关元件的晶体管Q11和Q12以及作为低侧开关元件的晶体管Q2也可以由NPN型双极晶体管构成或者可以由IGBT（绝缘栅双极晶体管）构成。

Claims (20)

1.一种半导体集成电路，包括高侧开关元件、低侧开关元件和控制器，
其中可以经由去耦合电感器向所述高侧开关元件的一端供应输入电压，所述高侧开关元件的另一端和所述低侧开关元件的一端耦合到切换节点，并且所述低侧开关元件的另一端可以耦合到接地电势，
其中所述控制器可以驱动所述高侧开关元件处于导通状态和关断状态，
其中所述切换节点可以耦合到包括平滑电感器和平滑电容器的低通滤波器，
其中去耦合电容器可以耦合于所述高侧开关元件的所述一端与所述接地电势之间，
其中所述高侧开关元件包括第一晶体管和第二晶体管，所述第一晶体管和所述第二晶体管的电流路径并联耦合于所述高侧开关元件的所述一端与所述高侧开关元件的所述另一端之间，
其中在将所述高侧开关元件的所述一端与所述高侧开关元件的所述另一端之间的状态从导通状态改变成关断状态时，所述控制器通过相对于所述第一晶体管延迟所述第二晶体管来控制所述第二晶体管从所述导通状态到所述关断状态，
其中所述第一晶体管和所述第二晶体管中的每个晶体管被形成为在半导体芯片以内被划分成多个部分，并且
其中在所述半导体芯片以内在所述第一晶体管和所述第二晶体管的布置方向上交替地布置通过划分所述第一晶体管而形成的多个部分第一晶体管和通过划分所述第二晶体管而形成的多个部分第二晶体管。
2.根据权利要求1所述的半导体集成电路，
其中所述低侧开关元件包括第三晶体管，所述第三晶体管的电流路径耦合于所述切换节点与所述接地电势之间。
3.根据权利要求2所述的半导体集成电路，
其中所述控制器生成用于驱动所述第一晶体管的控制输入端子的第一高侧驱动信号、用于驱动所述第二晶体管的控制输入端子的第二高侧驱动信号和用于驱动所述第三晶体管的控制输入端子的低侧驱动信号，并且
其中所述第一高侧驱动信号和所述第二高侧驱动信号基本上同相，而所述第一高侧驱动信号以及所述第二高侧驱动信号与所述低侧驱动信号基本上反相。
4.根据权利要求3所述的半导体集成电路，
其中从所述低通滤波器生成的DC-DC转换器的输出电压由导通时段、关断时段和所述输入电压设置，在所述导通时段期间所述高侧开关元件处于所述导通状态，在所述关断时段期间所述高侧开关元件处于所述关断状态。
5.根据权利要求4所述的半导体集成电路，
其中所述第一晶体管、所述第二晶体管和所述第三晶体管分别是N沟道MOS晶体管。
6.根据权利要求5所述的半导体集成电路，
其中作为所述高侧开关元件的所述第一晶体管和所述第二晶体管形成于第一半导体芯片中，
其中作为所述低侧开关元件的所述第三晶体管形成于第二半导体芯片中，
其中所述控制器形成于第三半导体芯片中，并且
所述第一半导体芯片、所述第二半导体芯片和所述第三半导体芯片被密封到一个封装中。
7.根据权利要求6所述的半导体集成电路，
其中作为所述高侧开关元件的所述第一晶体管和所述第二晶体管由沟槽栅极型N沟道竖直MOS晶体管结构形成，并且
其中在所述第一半导体芯片以内在所述第一晶体管和所述第二晶体管的所述布置方向上交替地布置所述第一晶体管的多个沟槽栅极和所述第二晶体管的多个沟槽栅极。
8.根据权利要求7所述的半导体集成电路，
其中作为所述低侧开关元件的所述第三晶体管由所述沟槽栅极型N沟道竖直MOS晶体管结构形成。
9.根据权利要求8所述的半导体集成电路，
其中所述一个封装、所述去耦合电感器、所述去耦合电容器、所述平滑电感器和所述平滑电容器包括开关调节器系统的DC-DC转换器。
10.根据权利要求5所述的半导体集成电路，
其中在单个半导体芯片中集成和形成作为所述高侧开关元件的所述第一晶体管和所述第二晶体管、作为所述低侧开关元件的所述第三晶体管以及所述控制器，并且
其中所述单个半导体芯片被密封到一个封装中。
11.根据权利要求10所述的半导体集成电路，
其中作为所述高侧开关元件的所述第一晶体管和所述第二晶体管由平面型N沟道横向MOS晶体管结构形成，并且
其中在所述单个半导体芯片以内在所述第一晶体管和所述第二晶体管的所述布置方向上交替地布置所述第一晶体管的多个栅极和所述第二晶体管的多个栅极。
12.根据权利要求11所述的半导体集成电路，
其中作为所述低侧开关元件的所述第三晶体管在所述单个半导体芯片内由所述平面型N沟道横向MOS晶体管结构形成。
13.根据权利要求12所述的半导体集成电路，
其中所述单个半导体芯片、所述去耦合电感器、所述去耦合电容器、所述平滑电感器和所述平滑电容器包括开关调节器系统的DC-DC转换器。
14.一种用于操作半导体集成电路的方法，所述半导体集成电路包括高侧开关元件、低侧开关元件和控制器，
其中可以经由去耦合电感器向所述高侧开关元件的一端供应输入电压，所述高侧开关元件的另一端和所述低侧开关元件的一端耦合到切换节点，并且所述低侧开关元件的另一端可以耦合到接地电势，
其中所述控制器可以驱动所述高侧开关元件处于导通状态和关断状态，
其中所述切换节点可以耦合到包括平滑电感器和平滑电容器的低通滤波器，
其中去耦合电容器可以耦合于所述高侧开关元件的所述一端与所述接地电势之间，
其中所述高侧开关元件包括第一晶体管和第二晶体管，所述第一晶体管和所述第二晶体管的电流路径并联耦合于所述高侧开关元件的所述一端与所述高侧开关元件的所述另一端之间，
其中在将所述高侧开关元件的所述一端与所述高侧开关元件的所述另一端之间的状态从导通状态改变成关断状态时，所述控制器通过相对于所述第一晶体管延迟所述第二晶体管来控制所述第二晶体管从所述导通状态到所述关断状态，
其中所述第一晶体管和所述第二晶体管中的每个晶体管被形成为在半导体芯片以内被划分成多个部分，并且
其中在所述半导体芯片以内在所述第一晶体管和所述第二晶体管的布置方向上交替地布置通过划分所述第一晶体管而形成的多个部分第一晶体管和通过划分所述第二晶体管而形成的多个部分第二晶体管。
15.根据权利要求14所述的方法，
其中所述低侧开关元件包括第三晶体管，所述第三晶体管的电流路径耦合于所述切换节点与所述接地电势之间。
16.根据权利要求15所述的方法，
其中所述控制器生成用于驱动所述第一晶体管的控制输入端子的第一高侧驱动信号、用于驱动所述第二晶体管的控制输入端子的第二高侧驱动信号和用于驱动所述第三晶体管的控制输入端子的低侧驱动信号，并且
其中所述第一高侧驱动信号和所述第二高侧驱动信号基本上同相，而所述第一高侧驱动信号以及所述第二高侧驱动信号与所述低侧驱动信号基本上反相。
17.根据权利要求16所述的方法，
其中从所述低通滤波器生成的DC-DC转换器的输出电压由导通时段、关断时段和所述输入电压设置，在所述导通时段期间所述高侧开关元件处于所述导通状态，在所述关断时段期间所述高侧开关元件处于所述关断状态。
18.根据权利要求17所述的方法，
其中所述第一晶体管、所述第二晶体管和所述第三晶体管分别是N沟道MOS晶体管。
19.根据权利要求15所述的方法，
其中作为所述高侧开关元件的所述第一晶体管和所述第二晶体管形成于第一半导体芯片中，
其中作为所述低侧开关元件的所述第三晶体管形成于第二半导体芯片中，
其中所述控制器形成于第三半导体芯片中，并且
所述第一半导体芯片、所述第二半导体芯片和所述第三半导体芯片被密封到一个封装中。
20.根据权利要求19所述的方法，
其中作为所述高侧开关元件的所述第一晶体管和所述第二晶体管由沟槽栅极型N沟道竖直MOS晶体管结构形成，并且
其中在所述第一半导体芯片以内在所述第一晶体管和所述第二晶体管的所述布置方向上交替地布置所述第一晶体管的多个沟槽栅极和所述第二晶体管的多个沟槽栅极。
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