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CN103782390B - 垂直栅极射频横向扩散金氧半场效晶体管(ldmos)装置 - Google Patents

垂直栅极射频横向扩散金氧半场效晶体管(ldmos)装置 Download PDF

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CN103782390B
CN103782390B CN201280043021.0A CN201280043021A CN103782390B CN 103782390 B CN103782390 B CN 103782390B CN 201280043021 A CN201280043021 A CN 201280043021A CN 103782390 B CN103782390 B CN 103782390B
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阳·卢
巴德尔丁·法特米德
贾亚西姆哈·普拉萨德
阿米特·保罗
约翰·夏
尤恩·鲁安
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Volterra Semiconductor LLC
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Abstract

本申请案描述一种晶体管，所述晶体管包括植入至基板的表面中的n型阱区及n型阱区中的沟槽。沟槽具有第一侧及相对的第二侧，且沟槽自表面延伸至第一深度。沟槽包括在沟槽中的导电材料栅极及电介质材料，所述电介质材料填充未被导电材料填充的沟槽的体积。晶体管也包括第一区中的p型材料，所述第一区在n型阱区中自第二深度延伸至第三深度，其中第二深度及第三深度中的每一深度大于第一深度。晶体管进一步包括源极区及漏极区。源极区处于沟槽的第一侧上，且所述源极区包括p型主体区、n+区及p+区，所述p型主体区自表面延伸至第一区，所述n+区及所述p+区植入于p型主体区中。漏极区处于沟槽的第二侧上，且所述漏极区包括n+区。

Description

垂直栅极射频横向扩散金氧半场效晶体管(LDMOS)装置
相关申请案的交叉引用
本申请案主张于2011年8月11日申请的第61/522,429号美国临时申请案的优先权，所述申请案的全部内容以引用的方式并入本文中。
技术领域
本发明涉及一种半导体装置，且更具体来说涉及一种横向扩散金氧半场效晶体管(LDMOS)装置。
背景技术
使用电压调整器(诸如DC至DC转换器)为电子系统提供稳定电压源。低功率装置(诸如笔记本电脑及移动电话)中的电池管理尤其需要高效DC至DC转换器。已知切换电压调整器(或简称为“切换调整器)为高效DC至DC转换器。切换调整器通过将输入DC电压转换为高频电压且过滤高频输入电压以产生输出DC电压来产生输出电压。具体来说，切换调整器包括开关，所述开关用于交替地将输入DC电压源(诸如，电池)耦接至负载(诸如，集成电路)及将输入DC电压源与负载断开耦接。输出滤波器耦接于输入电压源与负载之间以过滤开关的输出，且因此提供输出DC电压，所述输出滤波器通常包括感应器及电容器。控制器(诸如脉宽调制器或脉频调制器)控制开关以保持基本上恒定的输出DC电压。
横向扩散金氧半场效(LDMOS)晶体管由于横向扩散金氧半场效晶体管的低特定导通电阻及高漏源击穿电压而用于切换调节器中。通过在栅极与漏极之间具有足够长的漂移区来实现这些装置中的高击穿电压。另一方面，长漂移区增加栅极与漏极之间的电阻，藉此降低漏极电流。长漂移区也导致单元间距增加。
发明内容
大体来说，在一个方面中，本发明描述一种晶体管，所述晶体管包括植入至基板的表面中的n型阱区及n型阱区中的沟槽。沟槽具有第一侧及相对的第二侧，且所述沟槽自表面延伸至第一深度。沟槽包括在沟槽中的导电材料栅极及电介质材料，所述电介质材料填充未被导电材料填充的沟槽的体积。晶体管也包括第一区中的p型材料，所述第一区在n型阱区中自第二深度延伸至第三深度，其中第二深度及第三深度中的每一深度大于第一深度。晶体管进一步包括源极区及漏极区。源极区处于沟槽的第一侧上，且所述源极区包括p型主体区、n+区及p+区，所述p型主体区自表面延伸至第一区，所述n+区及所述p+区植入于p型主体区中。漏极区处于沟槽的第二侧上，且所述漏极区包括n+区。
在另一方面中，一种制造晶体管的方法包括以下步骤：将n型阱区植入至基板的表面中，及形成沟槽于n型阱中。沟槽的长度在n型阱区中自n型阱区的表面延伸至第一深度，且沟槽的宽度自n型阱的表面上的第一侧延伸至n型阱上的表面上的第二侧。所述方法也包括：将p型材料植入于第一区中，所述第一区在n型阱中自第二深度延伸至第三深度，其中p型材料经植入以第一深度穿过沟槽的底部且第二深度及第三深度中的每一深度大于第一深度。所述方法进一步包括：将n型材料植入于n型阱中的第二区中，以使得第二区自沟槽的底部延伸至第一区。n型材料经植入以第一深度穿过沟槽的底部。所述方法也包括以下步骤：形成导电材料非对称栅极于沟槽中，以使得非对称栅极距沟槽的第一侧的距离小于非对称栅极距沟槽的第二侧的距离，及通过氧化物填充沟槽未被非对称栅极覆盖的体积。所述方法也包括：将p型主体区植入至晶体管的源极区中，以使得p型主体区自n型阱的表面延伸至第一区。源极区处于沟槽的第一侧处。所述方法包括以下步骤：将n+区及p+区植入至晶体管的源极区中的p型主体区中，及将n+区植入至晶体管的漏极区中，其中漏极区处于沟槽的第二侧处。
在另一方面中，本发明描述一种制造横向扩散金氧半场效(LDMOS)晶体管中的垂直栅极区的方法。所述方法包括以下步骤：沉积第一遮蔽层于n型阱区上，所述n型阱区植入于基板上，图案化第一遮蔽层以界定区域，及沉积第二遮蔽层于区域上方。所述方法也包括以下步骤：蚀刻穿过区域的第一部分中的第二遮蔽层以曝露n型阱区，及蚀刻曝露n型阱区以形成第一沟槽，以使得第一沟槽在n型阱区中自n型阱区的表面延伸至第一深度。所述方法进一步包括以下步骤：用氧化物填充第一沟槽，及蚀刻穿过区域的第二部分中的第二遮蔽层以曝露n型阱区。所述方法进一步包括：形成第二沟槽于n型阱区中，以使得第二沟槽邻接第一沟槽且在n型阱区中自n型阱区的表面延伸至第二深度，第二深度小于第一深度。所述方法也包括：通过用导电材料填充第二沟槽来形成LDMOS晶体管的非对称垂直栅极。
在另一方面中，本发明描述一种制造垂直横向扩散金氧半场效(LDMOS)晶体管中的栅极区的方法。所述方法包括以下步骤：沉积遮蔽层于n型阱区上，所述n型阱区植入于基板上，图案化遮蔽层以界定区域，及形成第一沟槽于区域中，以使得第一沟槽的长度在n型阱区中自n型阱区的表面延伸至第一深度。所述方法也包括以下步骤：由导电材料填充第一沟槽及沉积氧化物层于区域上方。所述方法进一步包括以下步骤：蚀刻出氧化物层的至少一部分以曝露导电材料的一部分，自曝露部分移除导电材料以形成第二沟槽，及用氧化物填充第二沟槽以形成垂直LDMOS晶体管的非对称栅极。
在另一方面中，本发明描述一种制造横向扩散金氧半场效(LDMOS)晶体管中的垂直栅极区的方法，所述方法包括：沉积第一遮蔽层于n型阱区上，所述n型阱区植入于基板上。所述方法也包括以下步骤：图案化第一遮蔽层以界定区域及沉积第二遮蔽层于区域上方。所述方法进一步包括以下步骤：蚀刻穿过区域的第一部分中的第二遮蔽层以曝露n型阱区，及蚀刻曝露的n型阱区以形成第一沟槽，以使得第一沟槽在n型阱区中自n型阱区的表面延伸至第一深度。所述方法进一步包括以下步骤：通过第一栅极材料填充第一沟槽，蚀刻穿过区域的第二部分中的第二遮蔽层以曝露n型阱区的至少一部分，及沉积第三遮蔽层于区域上方。所述方法也包括以下步骤：蚀刻穿过第三遮蔽层的第一部分以曝露第一栅极材料的一部分，及自曝露部分移除第一栅极材料以形成第二沟槽，所述第二沟槽自n型阱区的表面延伸至第二深度，所述第二深度大于第一深度。所述方法进一步包括：用第二栅极材料填充第二沟槽以形成LDMOS晶体管的非对称栅极。
在另一方面中，本发明描述一种晶体管，所述晶体管包括植入至基板的表面中的n型阱区、栅极区及源极区以及漏极区。源极区处于栅极区的第一侧上，且源极区包括n型阱区中的p型主体区。n+区及p+区植入于p型主体区中以使得p+区处于n+区下方。漏极区处于栅极区的第二侧上，且所述漏极区包括n+区。
在另一方面中，晶体管包括植入至基板的表面中的n型阱区及n型阱区中的沟槽。沟槽具有第一侧及相对的第二侧，且所述沟槽自表面延伸至第一深度。沟槽包括在沟槽中的导电材料栅极及电介质材料，所述电介质材料填充未被导电材料填充的沟槽的体积。晶体管也包括源极区，所述源极区处于沟槽的第一侧上。源极区包括p型主体区，其中n+区及p+区植入于p型主体区中。晶体管进一步包括漏极区，所述漏极区处于沟槽的第二侧上，漏极区包含n+区，n+区邻接沟槽。
在另一方面中，晶体管包括植入至基板的表面中的n型阱区及n型阱区中的沟槽。沟槽具有第一侧及相对的第二侧，且沟槽自表面延伸至第一深度。沟槽包括第一电介质材料，所述第一电介质材料在沟槽的第一侧及相对的第二侧上邻接n型阱。晶体管进一步包括源极侧电介质衬垫及漏极侧电介质衬垫，所述源极侧电介质衬垫处于沟槽的源极侧上的第一电介质材料上，所述漏极侧电介质衬垫处于沟槽的漏极侧上的第一电介质材料上。晶体管也包括导电材料栅极，所述导电材料栅极填充源极侧电介质衬垫与源极侧电介质衬垫之间的沟槽中的第一体积，且所述导电材料栅极邻接源极侧电介质衬垫。第一电介质材料填充源极侧电介质衬垫及源极侧电介质衬垫之间未被导电材料填充的沟槽的第二体积。晶体管也包括沟槽的第一侧上的源极区，源极区包括p型主体区。n+区及p+区植入于p型主体区中。晶体管进一步包括漏极区，所述漏极区处于沟槽的第二侧上，漏极区包括n+区。
实施可包括以下特征中的一或更多个特征的组合。
栅极距沟槽的第一侧的距离可小于栅极距沟槽的第二侧的距离。晶体管的击穿电压基本上可介于范围10V至100V之间。导电材料可为多晶硅。电介质材料可为氧化物。第一区可处于沟槽下方，且第一区的宽度可大于沟槽的宽度。第一区及源极区可界定通道，电流通过所述通道围绕沟槽自源极区流向漏极区。第一区中的p型材料的浓度可低于p型主体区中的p型材料的浓度。p型主体区可包括深p型主体区及浅p型主体区，与深p型主体区相比，浅p型主体区距表面更近，且所述浅p型主体区具有更高浓度的p型材料。p型主体区可自表面延伸至第一区。栅极电极可与沟槽中的导电材料栅极处于电气接触。硅化物层可包括于栅极电极与沟槽中的导电材料栅极之间。p型主体的p+区可处于p型主体的n+区下方。第一源极电极可与p+区接触，且第二源极电极可与n+区接触。第一区中的p型材料可为磊晶层的一部分。n型材料层可包括于磊晶层与基板之间。第一区中的p型材料可为降低表面电场(RESURF)层的一部分。n型材料层可包括于RESURF层与基板之间。
可设置将n型材料植入于第二区中的步骤以使得第二区与p型主体相比具有更低浓度的p型材料。第二区中的p型材料可通过植入的n型材料充分地中和。形成沟槽的步骤可进一步包括以下步骤：沉积遮蔽层于n型阱区上，图案化遮蔽层以为沟槽界定位置，及在所述位置蚀刻出n型阱区的一部分。可使用植入束将p型材料植入于第一区中，所述植入束具有介于0度与30度之间的植入角度及介于50KeV与500KeV之间的植入能量。可使用植入束将n型材料植入于第二区中，所述植入束具有介于0度与30度之间的植入角度及介于50KeV与450KeV之间的植入能量。形成非对称栅极的步骤可包括：氧化沟槽以增加沟槽的底部处的氧化物的厚度。可形成氮化物层于沟槽的基本上垂直壁上，所述氮化物层设置为至少部分地阻止壁的氧化。植入p型主体区的步骤可包括以下步骤：形成遮蔽层且图案化所述遮蔽层以曝露基板的表面上的区，p型主体区通过所述区形成，使用植入束植入深p型主体区，所述植入束具有第一角度及第一能量，及使用植入束植入浅p型主体区，所述植入束具有第二角度及第二能量。第二角度可大于第一角度，且第二能量可小于第一能量。与深p型主体相比，浅p型主体可具有更高所得植入物浓度。金属接头可形成于源极区、栅极区及漏极区处。
在用导电材料填充第二沟槽之前，可氧化第二沟槽的底部。在氧化第二沟槽的底部之前，可将氮化物层植入于第二沟槽的侧壁上，其中侧壁邻接n型阱区。第一遮蔽层可包括导电材料。导电材料可为多晶硅。第二遮蔽层可包括氮化物。蚀刻穿过第二遮蔽层可留下残余间隔物，这些残余间隔物邻接区域中的第一遮蔽层。随后可移除间隔物中的至少一个间隔物。第一沟槽的宽度可与第二沟槽的宽度不同。可在形成第一沟槽后形成垂直LDMOS晶体管的p型主体的至少一部分。可使用第一p型植入束通过第一沟槽将p型材料植入于n型阱区中而形成p型主体的所述部分。可使用n型植入束中和所植入p型材料的一部分，其中n型植入束的能量小于p型植入束的能量。p型主体区可植入于晶体管的源极区中。n+区及p+区可植入于p型主体区中。n+区可植入至晶体管的漏极区中。
在用导电材料填充第一沟槽之前，可氧化第一沟槽的底部。在氧化第一沟槽的底部之前，可沉积氮化物层于第一沟槽的侧壁上，其中侧壁邻接n型阱区。第一遮蔽层可包括导电材料。导电材料可为多晶硅。第二遮蔽层可包括氧化物。蚀刻穿过第二遮蔽层可留下残余间隔物，这些残余间隔物邻接区域中的第一遮蔽层。可移除间隔物中的至少一个间隔物。第二沟槽在n型阱区的表面处的宽度可为第一沟槽在n型阱区的表面处的宽度的至少一半。可在形成第一沟槽后形成垂直LDMOS晶体管的p型主体的至少一部分。可使用第一p型植入束通过第一沟槽将p型材料植入于n型阱区中。可使用n型植入束中和所植入p型材料的一部分。n型植入束的能量可小于p型植入束的能量。p型主体区可植入于晶体管的源极区中。n+区及p+区可植入于p型主体区中。n+区可植入于漏极区中。
在用第一栅极材料填充第一沟槽之前，可氧化第一沟槽的底部。在氧化第一沟槽的底部之前，可沉积氮化物层于第一沟槽的侧壁上，其中侧壁邻接n型阱区。第一遮蔽层可包括氧化物。第一遮蔽层可包括氮化物。第二遮蔽层可包括氮化物。蚀刻穿过第二遮蔽层可留下残余间隔物，这些残余间隔物邻接区域中的第一遮蔽层。可移除间隔物中的至少一个间隔物。第一栅极材料可包括导电材料。第二栅极材料包括电介质材料。第一栅极材料包括电介质材料。第二栅极材料包括导电材料。可在形成第一沟槽后形成垂直LDMOS晶体管的p型主体的至少一部分。形成p型主体的所述部分的步骤可包括：使用第一p型植入束通过第一沟槽将p型材料植入于n型阱区中。可使用n型植入束中和所植入p型材料的一部分。n型植入束的能量可小于p型植入束的能量。p型主体区可植入于晶体管的源极区中。n+区及p+区可植入于p型主体区中。n+区可植入于漏极区中。
晶体管可包括第一源极电极及第二源极电极，所述第一源极电极与p+区接触，且所述第二源极电极与n+区接触。第一源极电极及第二源极电极沿轴线间隔开，所述轴线基本上与单元间距垂直，所述单元间距与晶体管相关联。栅极区可包括n型阱区中的沟槽，所述沟槽自n型阱区的表面延伸至第一深度。沟槽可包括在沟槽中的导电材料栅极及电介质材料，所述电介质材料填充未被导电材料填充的沟槽的体积。p型主体区可包括p型材料，所述p型材料自n型阱区的表面延伸至第二深度。p型主体的至少一部分处于沟槽下方，且所述至少一部分自第二深度延伸至第三深度，其中所述第二深度及所述第三深度中的每一深度大于第一深度。导电材料可包括多晶硅。电介质材料可包括氧化物。p型主体区可包括深p型主体区及浅p型主体区，与深p型主体区相比，浅p型主体区距表面更近且所述浅p型主体区具有更高浓度的p型材料。沟槽下方的p型主体的所述部分可为磊晶层的一部分。沟槽下方的p型主体的所述部分可为降低表面电场(RESURF)层的一部分。漏极区与源极区之间的栅极下方的区可提供通道。第一多个源极电极可与p+区接触，且第二多个源极电极可与n+区接触。第一多个源极电极及第二多个源极电极可布置于一条线上。所述线基本上可与穿过通道的电流的方向垂直。第一多个源极电极及第二多个源极电极可沿线以交替方式布置。
第一区中的p型材料可在n型阱区中自第二深度延伸至第三深度，其中第二深度及第三深度中的每一深度大于第一深度。源极侧电介质衬垫及漏极侧电介质衬垫可包括氮化硅。第一电介质材料可包括氧化硅。
某些实施可具有以下优点中的一或更多个优点。源极与漏极之间的电阻可由于栅极与漏极之间的漂移区的降低而降低。漂移区的降低可导致通过装置的电流的增加。通过在垂直沟槽周围具有电流，单元间距可在不损害LDMOS装置的高击穿电压特征的条件下减小。可通过降低栅极区的宽度使单元间距变小。栅极与漏极及/或漏极与源极之间的电容损耗可得以改进。这也可改进击穿电压与漏源电阻Rds之间的取舍以获得比横向装置所支援的电压更大的电压。击穿位置的位置可在装置内经调整以增加稳定性。
一或更多个实施的细节陈述于下文的附随图式及描述中。将自描述、图式及权利要求书变得显而易见其他特征、方面及优点。
附图说明
将在下文中结合附加图式描述示例性实施，其中相同符号表示相同元件，且其中：
图1为降压转换器的电路图。
图2为降压转换器的简化电路图。
图3为LDMOS晶体管的示意性横截面视图。
图4为具有垂直栅极的LDMOS晶体管(或简称为“垂直栅极LDMOS晶体管”)的示意性横截面视图。
图5A为图示示例性垂直栅极LDMOS晶体管中的电流线的示意图。
图5B为图示示例性垂直栅极LDMOS晶体管中的电位梯度的示意图。
图5C为图示示例性垂直栅极LDMOS晶体管中的电场分布的示意图。
图6A至图6E为垂直栅极LDMOS晶体管的示意性横截面视图的实例。
图7A为图示示例性垂直栅极LDMOS晶体管中的电位梯度的图式。
图7B为图示示例性垂直栅极LDMOS晶体管中的电场分布的图式。
图8为图示垂直栅极LDMOS晶体管的制造步骤的流程图。
图9A至第9U图为各个制造阶段中的垂直栅极LDMOS晶体管的示意性横截面视图。
图10为将垂直栅极LDMOS晶体管的性能与其他装置对比的图表。
图11为图示垂直栅极LDMOS晶体管的非对称栅极的示例性制造步骤的流程图。
图12A至第12K图为在示例性制造方法的各个阶段中，垂直栅极LDMOS晶体管的非对称栅极的示意性横截面视图。
图13为图示垂直栅极LDMOS晶体管的非对称栅极的示例性制造步骤的流程图。
图14A至第14L图为在示例性制造方法的各个阶段中，垂直栅极LDMOS晶体管的非对称栅极的示意性横截面视图。
图15为图示垂直栅极LDMOS晶体管的非对称栅极的示例性制造步骤的流程图。
图16A至图16K为在示例性制造方法的各个阶段中，垂直栅极LDMOS晶体管的非对称栅极的示意性横截面视图。
图17A至图17B为降压转换器中的示例性垂直栅极LDMOS晶体管的示意性横截面视图。
图18A至图18B为降压转换器中的示例性垂直栅极LDMOS晶体管的示意性横截面视图。
图19为降压转换器的实例的示意性横截面视图。
图20A为垂直栅极LDMOS晶体管的示意性横截面视图。
图20B为装置的示意性俯视图，所述装置包括垂直栅极LDMOS晶体管的阵列。
图21A为垂直栅极LDMOS晶体管的示意性横截面视图。
图21B为装置的一部分的示意性俯视图，所述装置包括垂直栅极LDMOS晶体管的阵列。
图22为LDMOS装置的示意性横截面视图。
具体实施方式
电力电子装置及电力系统正持续发展以继续改进整体性能。可通过(例如)电力消耗、电气坚固性/可靠性及成本来衡量性能。这些度量标准可能，例如，受到装置架构选择及电路架构选择影响。举例来说，对较低电力消耗及较低切换损耗的要求在维持或改进驱动电流的情况下导致较低栅极驱动电压位准。低电压栅极电力装置可转而影响电路构架选择以在不牺牲性能的情况下确保可靠的栅极偏压。另一方面，先进驱动电路已能形成与低栅极电压装置兼容的电路拓扑。装置架构、电路架构与在半导体处理中的总体改进之间存在相互作用，推进系统的每一组件及所有组件的革新。
举例来说，平面LDMOS装置可用以设计及实施展现坚固性及低电力消耗的电力转换集成电路。这种持续趋势推进传统LDMOS结构接近这些LDMOS结构的拓扑的电极值特征。举例来说，具有双栅极的LDMOS装置可展现极佳击穿电压及漏极电流特征。一般来说，对于这些装置，必须增加栅极的宽度以获得更高击穿电压，所述更高击穿电压转而导致单元间距增加及漏极与源极之间的电阻增加。
参看第1图，切换调整器10通过输入端子20耦接至第一高DC输入电压源12，诸如电池。切换调整器10也通过输出端子24耦接至负载14，诸如集成电路。切换调整器10充当输入端子20与输出端子24之间的DC至DC转换器。切换调整器10包括切换电路16，所述切换电路16充当用于交替地将输入端子20与中间端子22耦接及断开耦接的电力开关。切换电路16包括将中间端子22耦接至接地的整流器，诸如开关或二极管。具体来说，切换电路16可包括第一晶体管40及第二晶体管42，所述第一晶体管40被称为高压侧晶体管且具有连接至输入端子20的源极及连接至中间端子22的漏极，所述第二晶体管42被称为低压侧晶体管或同步晶体管且具有接地的源极及连接至中间端子22的漏极。
在一个实施中，第一晶体管40可为正通道金氧半场效(PMOS)晶体管，且第二晶体管42可为负通道金氧半场效(NMOS)晶体管。在另一实施中，第一晶体管40及第二晶体管42可均为NMOS晶体管。在另一实施中，第一晶体管40可为PMOS、NMOS或横向双扩散金氧半场效(LDMOS)，且第二晶体管42可为LDMOS。
中间端子22通过输出滤波器26耦接至输出端子24。输出滤波器26将中间端子22处的中间电压的矩形波形转换成输出端子24处的基本上DC输出电压。具体来说，在降压转换器拓扑中，输出滤波器26包括连接于中间端子22与输出端子24之间的感应器44及与负载14并联的电容器46。在高压侧传导周期期间，第一晶体管为闭合的，且源极12通过第一晶体管40向负载14及感应器44供应能量。另一方面，在低压侧传导周期期间，第二晶体管42为闭合的，且随着能量通过感应器44而供应，电流流经第二晶体管42。所得输出电压Vout基本上为DC电压。
切换调整器也包括控制器18、高压侧驱动器80及低压侧驱动器82以用于控制切换电路16的操作。第一控制线30将高压侧晶体管40连接至高压侧驱动器80，且第二控制线32将低压侧晶体管42连接至低压侧驱动器82。高压侧驱动器及低压侧驱动器分别通过控制线84及控制线86连接至控制器18。控制器18使切换电路16在高压侧传导周期与低压侧传导周期之间交替以便在中间端子22处产生中间电压Vint，所述中间电压Vint具有矩形波形。控制器18也可包括反馈电路(未图示)，所述反馈电路测量输出电压及流经输出端子的电流。尽管控制器18通常为脉宽调制器，但本发明也适用于其他调制方案，诸如脉频调制。
在第2图中图示降压转换器200的简化电路图。降压转换器200包括高压侧晶体管40、低压侧晶体管42及感应器206。每一晶体管分别具有相应的本质内接二极管212及本质内接二极管214。施加电压Vin(例如，12V)至高压侧晶体管40，且当高压侧晶体管40为开启时，电流将流经晶体管40及感应器44。相反，当低压侧晶体管42为开启时，感应器44将自接地获得电流。在降压转换器200的正常操作下，调整器将在打开高压侧晶体管40与打开低压侧晶体管42之间切换，以使得滤波器26的输出端产生所需电压Vout(Vout介于0V与Vin之间)。
为了改进降压转换器200的效率，需要在关闭低压侧晶体管42时打开高压侧晶体管40，且反之亦然。然而，在切换期间需要一些停机时间以便避免打开两个晶体管40、42，且同时，这可能引起直通并导致显著效率损耗及对晶体管的损伤。因此，每一高压侧传导周期与低压侧传导周期之间存在短周期，即内在停滞时间td，在所述短周期中，两个晶体管均为打开。
当两个晶体管40、42均为关闭时，穿过感应器44的电流将不会立即降至零。感应器上的电压由等式1决定：
V＝L(di/dt)，(等式1)
其中V为电压，L为电感，且i为感应器中的电流。随着电感器电流减少，感应器的输入端处的电压(也就是说，接近Vin)被迫变为负的。当此电压达到接近-0.7V时，低压侧内接二极管214达到低压侧内接二极管214的临限电压，且所述低压侧内接二极管214开始将电流传导至感应器。因此，在传统降压转换器中，电流将经过二极管214。
参看第3图，图示横向扩散金氧半场效(LDMOS)晶体管300的示意性横截面视图。总体来说，晶体管300包括漏极区304、源极区306及栅极区308。晶体管300可组装于p型基板302上的高压n型阱(HNW)303上。栅极308包括导电层314(例如，多晶硅)，所述导电层314安置于电介质层316(例如，诸如氧化硅的氧化物)上方。栅极可为阶梯栅极，所述阶梯栅极包括(例如)栅极的源极侧上的第一栅极区310及(例如)栅极的漏极侧上的第二栅极区312。第一栅极区310包括薄氧化物层316a，且第二栅极区312包括厚氧化物层316b。
漏极区304可包括n型掺杂n+区322及n型掺杂浅漏极(NDD)324。漏极电极321可安置于基板上与n+区322电气连接。源极区306包括n型掺杂n+区326、p型掺杂p+区328及p型掺杂P型主体330。源极电极317可安置于基板上与n+区326及p+区328电气连接。在一些实施中，HNW 303(所述HNW 303可称为n型阱)为深植入物，且相比传统CMOS n型阱，所述HNW303一般掺杂程度更轻。在一些实施中，HNW 303可具有逆向垂直掺杂轮廓。
在一些实施中，栅极区308包括源极侧上的第一栅极310及漏极侧上的第二栅极312。第一栅极310包括电介质层316(例如，诸如氧化硅的氧化物)及导电层314(例如多晶硅)。第二栅极312也包括电介质层320(例如，诸如氧化硅的氧化物)及导电层318(例如多晶硅)。在一些实施中，氧化物层320比氧化物层316厚。较薄氧化物层316允许晶体管300由相对于具有受控栅极的装置或晶体管的较低栅极电压控制，所述受控栅极具有较厚氧化物层。薄氧化物层316也使得晶体管与低线宽处理技术(例如，0.18m或更低)兼容。薄氧化物层316的长度Lg1也影响通道长度Lch，藉此影响相关联的电阻Rchannel。在一些实施中，源极与栅极之间的电阻Rchannel基本上与长度Lch成比例。另一方面，厚氧化物层320允许晶体管300在关闭状态下具有高击穿电压。厚氧化物层320的长度Lg2影响漂移区d及相关联的电阻Rdrift。一般来说，由于漂移区中不存在反相，漂移区即使在关闭状态下也为传导的。因此，电阻Rdrift被称为寄生电阻。
在一些实施中，第一栅极310及第二栅极312中的一或更多个的尺寸可经设置以控制某些特征。举例来说，第一栅极310的长度Lg1可经设置以控制通道传导性，第二栅极的长度Lg2可经设置以控制击穿电压，且总长度Lg1+Lg2可经设置以控制安全操作区域(SOA)。通道长度Lch影响参数(诸如晶体管300的电阻及操作特征)，且所述通道长度Lch可经设置以控制这些参数。举例来说，晶体管300的栅极的开启电压可与通道长度Lch成比例。
如第3图中所图示，LDMOS晶体管可作为装置的一部分实施，诸如电力开关(例如用作晶体管40及/或晶体管42的电压调整器中的电力开关)。这些装置通常经设置以处理大电流，且这些装置包括彼此连接的多个分布式晶体管。在这些装置中，可通过上覆金属层或当前路由结构中的接触衬垫形成与n+区326及p+区328的电气连接。在一些情况下，个别接触衬垫可接触n+区326及p+区328两者。在这些装置中，具有穿过LDMOS晶体管的高漏极电流(Idlin)是可行的。设计具有增加的漏极电流的晶体管的一种方法为减少厚氧化物层320的长度Lg2，以使得Rdrift降低。减少Lg2也允许合意地减小单元间距。然而，减少Lg2使击穿电压降低，此情况在LDMOS晶体管中为不合意的。在一些情况下，击穿电压基本上也为单元间距的线性函数。
在一些实施中，可通过将装置的栅极结构放置于源极与漏极之间的垂直沟槽中来维持或甚至改进击穿电压，同时减小单元间距。现参看第4图，示意图图示此垂直栅极LDMOS晶体管400的横截面。此外，这个垂直栅极LDMOS晶体管400可用作电压调整器中的晶体管40及/或晶体管42。举例来说，第一晶体管40可为PMOS、NMOS、LDMOS或垂直栅极LDMOS，且第二晶体管42可为LDMOS或垂直栅极LDMOS，其中第一晶体管40或第二晶体管42中的至少一个晶体管为垂直栅极LDMOS。
在LDMOS晶体管400中，在源极区406及漏极区404之间的垂直区中于栅极区408挖沟槽。一般来说，源极区406及漏极区404基本上分别与关于第3图描述的晶体管300的源极区306及漏极区304相似。然而，栅极408位于垂直沟槽412中，也就是说，自基板表面下向下延伸的沟槽。栅极区408包括传导部分410(例如，多晶硅)，所述传导部分410由电介质415(诸如，氧化物)横向围绕。电介质415也可在传导部分410下方延伸，而传导部分410的顶表面基本上可与基板表面共平面，且所述顶表面电气连接至传导电极420。在一些实例中，栅极408为非对称的，其中与漏极相比，传导部分410距源极更近。这导致源极侧上的电介质(例如，氧化物)的厚度(也就是说，横向厚度)比漏极侧处的厚度小。这种配置允许高击穿电压。
p型主体330及n+区326邻接源极侧上的沟槽412的电介质415。n+区326及p型主体330自基板表面向下延伸。n+区326的深度通常小于p型主体330的深度。n+区326可嵌入p型主体330内。p+区328也嵌入p型主体330内，且所述p+区328邻接与沟槽412相对的侧上的n+区326，以使得n+区326处于p+区328与沟槽412之间。在一些实施中，硅化物层422至少部分地覆盖p+区328及n+区326的表面。源极侧电极425可连接至硅化物层422。
NDD区324及n+区322邻接漏极侧上的沟槽412的电介质415，所述NDD区324及所述n+区322自基板表面向下延伸。n+区322可嵌入NDD区324内。NDD区324的深度大于n+区322。n+区322至少部分由硅化物层427覆盖，漏极电极430连接至所述硅化物层427。
与p型主体330及/或NDD区324相比，沟槽区可延伸至基板中更深。在一些实施中，与p型主体330及NDD区324两者相比，电介质415及传导部分410两者延伸至基板中更深。在一些实施中，与p型主体330相比，电介质415及传导部分410两者延伸更浅，且与NDD区324相比，电介质415及传导部分410两者延伸更深。沟槽412的电介质部分不需由硅化物层覆盖。
一般来说，沟槽区距基板表面具有深度Tdepth。沟槽在表面处的宽度可由Twidth表示。在一些实施中，Twidth也可被称为装置间距。自源极接头/主体接头的中心至漏极接头的中心测量的总宽度被称为单元间距。在一些实施中，沟槽的宽度基本上可为整体统一的。在一些实施中，在深度为Tdepth的情况下，沟槽的宽度T’width稍大于Twidth。而且，作为实例，沟槽的宽度Twidth可小于晶体管300中的第一栅极及第二栅极的组合宽度(Lg1+Lg2)，单元间距减小，藉此允许给定表面区域上的晶体管的较高密度。沟槽412可具有大于1的深宽比(Tdepth:Twidth)。
在垂直栅极LDMOS晶体管(诸如第4图中图示的晶体管)中，自源极406流至漏极404的电流流经沟槽周围的HNW 303。在电流的路径中的电阻在第4图中描述为Rch、Rdrain1、Rdrain2及Rdrain3。在一些实施中，当
Rch+Rdrain1+Rdrain2+Rdrain3≤Rchannel+Rdrift (等式2)时，
晶体管400中的漏极电流Idlin等于或大于晶体管300中的相应电流(假设所有其他参数基本上为相同的)。
电阻Rch、Rdrain1、Rdrain2及Rdrain3以及闸漏电容Cgd及击穿电压BV可取决于与沟槽相关的若干尺寸。这些尺寸可包括导电栅极410与漏极之间的水平距离H及栅极410与HNW 303之间的垂直距离D。一般来说，水平距离H代表沟槽的漏极侧上的电介质415的厚度。通常，水平距离H大于源极侧上的电介质的厚度，藉此产生展现高BV的非对称栅极。同样地，垂直距离D代表沟槽的底部处的电介质的厚度。尺寸也包括沟槽的宽度Twidth及沟槽的深度Tdepth。
一般来说，当其他参数不变时，Twidth的增加导致击穿电压的增加。击穿电压也可通过调整垂直距离及水平距离来控制。举例来说，若在保持Twidth不变的情况下增加H，则击穿电压增加。同样地，若在保持Tdepth不变的情况下增加D，则击穿电压增加。
电阻也可通过调整以上参数来控制。举例来说，一般情况下，电阻Rdrain2随着Twidth增加而增加。原因在于，当其他参数不变时，Twidth的增加使源极与漏极之间的间隔增加。同样地，电阻Rdrain1及电阻Rdrain3随着Tdepth而增加。在一些实施中，沟槽尺寸可因此经调整以实现源极与漏极之间的所需击穿电压及/或总电阻。一般来说，存在源极与漏极之间的击穿电压与总电阻Rds之间的取舍。较高击穿电压通常导致Rds的增加。在一些实施中，可最佳化或以其他方式控制沿电流路径的掺杂物浓度以实现击穿电压与Rds之间的所需取舍点。在一些实施中，尺寸也可根据晶体管400中的所需电容值来调整。
使用垂直LDMOS晶体管，可(例如)通过减小单元间距或装置间距中的一或更多个间距或增加线性电流来改进LDMOS装置的优值。举例来说，垂直LDMOS装置中的单元间距可在8”工艺中减小约1.5的优值(与横向装置相比)且在12”工艺中减小大于2.5倍。在一些实施中，装置间距可分别在8”工艺中及在12”工艺中减小2至3倍。在一些实施中，互连宽度可减小2或更大倍。
通过将栅极垂直地嵌入漏极与源极之间，可使电流在垂直栅极周围流动。此布置可在维持或甚至改进LDMOS装置的击穿电压及漏极电流特征的情况下减小单元间距。通过与传统LDMOS装置相比显著地减小单元间距，可改进垂直LDMOS装置中的有效导通电阻(Rdson)。例如，通过装置的降低平面尺寸且也通过便于与更先进的CMOS节点整合的降低平面覆盖区来便于Rdson的改进。举例来说，具有较小临界尺寸(CD)(也就是说，可在给定工艺中可靠地制造的最小尺寸)及用于的源极/漏极接头额外负担的对准控制允许垂直结构进一步利用12”内处理的设备的能力，所述设备具有(例如)0.13μm以下的能力。因此，在传统电力装置的制造中具有有限益处的工艺可用以制造包括垂直LDMOS结构的电力装置。此外，新颖垂直LDMOS结构允许切换损耗的进一步最佳化。举例来说，晶体管400的栅极408及漏极404充当垂直电容器，维持在关闭状态下整个电介质中的电压降的量。为此，垂直LDMOS装置中的电介质415的厚度大于横向晶体管300中的厚氧化物320的厚度。漏极处的增加的电介质厚度可导致较低寄生米勒电容。一般来说，垂直LDMOS结构允许击穿电压、Rdson及整体切换损耗的最佳化。
现参看第5A图，绘图505图示在操作期间垂直栅极LDMOS晶体管400内的电流的分布。指明源极406、栅极408及漏极404以便参看。如图所示，电流在晶体管400中于沟槽周围自源极流至漏极。也就是说，电流首先在沟槽的源极侧上向下(也就是说，远离基板表面)流动，接着沿沟槽的底部侧横向流动，接着在沟槽的漏极侧上向上(也就是说，朝向基板表面)流动。电流在沟槽附近较高(在邻近沟槽的电介质材料处最高)，且电流随着距沟槽的距离减小。第5B图图示绘图515，所述绘图515描绘使用多个基本上等电位的表面的垂直栅极LDMOS晶体管400中的电位梯度。可观察到源极处于最低电位，而漏极处于最高电位。在一些实施中，等电位表面的分布可使用(例如)p型主体的形状控制，所述p型主体的轮廓在第5B图中由线525标定。控制等电位表面的分布由于各种原因(包括(例如)控制源极与漏极之间的电容(且因而控制电容损耗)或电流)可为有利的。
现参看第5C图，绘图530图示垂直栅极LDMOS晶体管400中的电场的分布。可见电场在整个沟槽栅极408中下降。在一些实施中，这种下降便于打破单极限制以实现高击穿电压。可在不损害或(在一些情况下)不提高单元间距的情况下实现击穿电压的增加。在一些实施中，可使用用于0.18μm或更小的线宽的工艺技术实施垂直栅极LDMOS晶体管400。
在一些实施中，p型主体330的形状可经设置以控制垂直栅极LDMOS晶体管的各种电气特征，包括(例如)电流、电场、源漏电容及电位分布。现参看第6A图，图示具有延伸的p型主体的垂直栅极LDMOS晶体管600。除了p型主体630以外，垂直晶体管600基本上与关于第4图描述的晶体管400相似。在一些实施中，晶体管600包括延伸的p型主体630。p型主体630可根据源极与漏极之间的所需电流通道而成形。在第6A图中所图示的实例中，p型主体630包括三个区：邻近源极406的n+区326及p+区328的第一p型主体区630a；在沟槽栅极408下方延伸的第三p型主体区630c；及连接第一p型主体区630a与第三p型主体区630c的第二p型主体区630b。第三p型主体区630c有时被称为“p型主体足部”。
第一p型主体区630a邻接源极侧上的沟槽412。p+区328及n+区326嵌入第一p型主体630a中。第一p型主体630a的深度大于p+区328及n+区326，所述p+区328及所述n+区326可具有基本上相等的深度。第一p型主体630a在远离沟槽的方向上横向地延伸出p+区及n+区。在一些实施中，硅化物层422至少部分地覆盖p+区328及n+区326的表面。源极侧电极425可连接至硅化物层422。
第二p型主体区630b连接第一p型主体区630a与第三p型主体区630c。第二p型主体区630b在第一p型主体区630a下方延伸。然而，第二p型主体区630b在基板表面附近的部分可与第一p型主体区630a及第三p型主体区630c重迭或融入第一p型主体区630a及第三p型主体区630c中。第二p型主体区630b的宽度或横向扩展可小于第一p型主体区630a的宽度或横向扩展。第二p型主体630不邻接沟槽412，例如，第二p型主体通过基本上未掺杂的半导体区与沟槽412间隔开。第一p型主体630a可在远离沟槽的方向上横向地延伸出第二p型主体630b。
第三p型主体区630c可垂直地自沟槽分离；可在沟槽与第三p型主体区630c之间定位一定量的无掺杂、低p掺杂(与p型主体相比)或n掺杂。在源极侧上，第三p型主体630c可重迭至第二p型主体区630b或融入第二p型主体区630b中。在漏极侧上，第三p型主体630c可横向地延伸过沟槽，例如，第三p型主体630c的漏极侧边界可横向地定位于沟槽与n+区322距沟槽较远的侧之间(但处于垂直下方)。在沟槽的漏极侧上，HNW 303可为第三p型主体区630c与NDD区324之间的唯一掺杂区。一般来说，与第一p型主体区及第二p型主体区相比，第三p型主体区630c具有较低掺杂物浓度。而且，与第二p型主体区630b相比，第一p型主体区630a可具有较高掺杂物浓度。
现参看第7A图，绘图705图示垂直栅极LDMOS晶体管600中的示例性电位分布。基本上等电位的区由相同阴影指示。使用图例710，可见电位在漏极处最高且在源极处最低。最高电位区与最低电位区之间的区可被称为电位梯度。比较第7A图中所图示的电位分布及第5B图中所图示的电位分布，可见p型主体630的特定轮廓或形状(由线715指示)导致高电位区与低电位区之间的较大间隔。电位梯度的这种扩展可具有若干优势，包括(但不限于)晶体管600中的电容降低(及因此的电容损耗)。
尽管在第6A图中将p型主体表示为三个分离的且不同的结构，但实际晶体管将具有一个组合的所得p型主体630。与(例如)第4图的实施相比，p型主体630的其他形状也为可行的，这些形状导致电位梯度的扩展。
在一些实施中，可用具有浅n型阱或HNW 303的结构仿真或近似p型主体足部的效果，其中减小沟槽区与基板302之间的间隙450。这允许基板轮廓及电位实现电压梯度，所述电压梯度与使用p型主体足部实现的电压梯度相似。
垂直LDMOS装置的其他配置也可用以实现电位梯度的扩展，所述电位梯度的扩展引起击穿电压的增加。这些配置的实例图示于第6B图至第6E图中。这些配置中的每一配置包括p型区，所述p型区在沟槽区下方延伸以扩展电位梯度。在第6B图的示例性配置中，p型基板302用以扩展电位梯度。在此配置中，栅极区408及源极区406形成于基板302上。接着植入NDD 324以使得NDD 324的至少一部分在沟槽及p型主体630a的下方。在第6B图的实例中，基板P-sub 302用于与p型主体足部的用途相似的目的。这种配置可用于非浮动装置中，其中源极区406及p-sub 302处于接地电位。
第6C图描绘垂直LDMOS装置的另一示例性配置，其中p型磊晶层p-epi665用于扩展电位梯度。第6C图的配置也包括n型材料层，诸如p-epi 665与基板302之间的高传导性N埋层(NBL)668。NBL 668通过n型下沉区(第6C图中未图示)连接至漏极区404，所述n型下沉区植入于装置的不活动区中。NBL 668可为(例如)用于绝缘改进及/或传导性改进的n型埋层。n型下沉区的掺杂物浓度通常高于NBL 668的掺杂物浓度。第6C图中所描绘的垂直LDMOS装置可由晶圆制造，所述晶圆包括基板302上方的NBL层668及p-epi665。
第6D图描绘垂直LDMOS装置的又一示例性配置，所述示例性配置包括用于扩展电位梯度的p型降低表面电场(RESURF)层p-resurf 675。第6D图的配置也包括p-resurf 675与基板302之间的深N型阱(DNW)层678。在一些实施中，DNW基本上与HNW 303相似，DNW可能更深且具有掺杂更轻微。使用高能量n型掺杂以形成DNW 678，接着进行中间能p型植入以形成p-resurf675。随后可将装置的其他部分组装于p-resurf层675中。在一些实施中，p-resurf675可经植入以便在沟槽下方延伸但不穿过整个装置。第6E图图示这个配置的实例。在这个配置中，使用遮罩植入p-resurf 675。
在第6A图至第6E图中所描绘的实例中，用于扩展电位梯度的p型区(第6A图中的p型主体630c、第6B图中的基板302、第6C图中的p-epi 665及第6D图与第6E图中的p-resurf675)图示为连接至p型主体区630。然而，在一些实施中，p型区可形成为沟槽下方的岛。在一些实施中，这可降低装置的电容。在一些实施中，将p型区连接至p型主体区630可便于获得较好的DC阻隔能力，代价是电容损耗较高。
一般来说，两个等电位区之间的电容与这两个等电位区之间的距离成反比。因此，可通过扩展电位差到更大距离来降低等电位区之间的电容。换句话说，若电位梯度区的宽度增加，则源极与漏极之间的电容减小，引起电容损耗降低。在不受限于任何特定理论的情况下，p型主体轮廓(诸如于第6中所图示或第7A图中由线715所代表的p型主体轮廓)引起晶体管的电容改变，且因此引起电容损耗改变。举例来说，若p型主体经成形以使得电位梯度区的宽度增加(如(例如)第7A图中所图示)，则源极与漏极之间的电容Cds降低。在一些实施中，电位梯度的宽度的增加也可导致p型主体630与HNW 303之间的电容Cpb-nwl及HNW 303与p型基板302之间的电容Cnwl-psub减小。
现参看第7B图，图示垂直栅极LDMOS晶体管内电场的示例性分布。在一些实施中，沟槽栅极的一部分形成如第7B图中所图示的喙状突出部730，然而一些实施缺少此突出物且可具有圆形角。一般来说，非对称栅极导致沟槽附近的高电场区，且因此自源极至漏极的电流在沟槽周围流动(首先向下流动、随后向侧面流动且最后再次向上流动)穿过通道，所述通道形成于p型主体与非对称栅极之间的区中。
尽管第5A图至第5C图及第7A图至第7B图图示不同量的等电流、电位或电场，但这仅为说明的限制，且在实际装置中，电流、电位及电场可以连续方式变化。
现参看第8图，流程图代表制造垂直栅极LDMOS晶体管(例如，晶体管600)的工艺800的示例性步骤。方法800包括将n型阱区植入(步骤810)于硅基板上。于第9A图中示意性地描绘此步骤。基板可为如第9A图中所图示的p型基板302或n型基板。在一些实施中，所植入阱902可为关于第3图描述的高电压n型阱HNW 303。
回看第8图，工艺800也包括形成沟槽于n型阱区中(步骤820)。关于第9B图及第9C图更详细地描述此步骤。请注意，为简洁起见，已自第9B图至第9U图省略基板。
在一些实施中，形成沟槽(步骤820)包括沉积遮蔽层904(诸如，氧化物)于所植入n型阱902上及随后将遮蔽层图案化以界定沟槽位置906。在第9B图中描绘此步骤。可通过沉积光阻材料于遮蔽层904上、使用传统光刻技术图案化光阻材料及接着使用光阻材料作为遮罩来蚀刻遮蔽层904来完成图案化。接着通过在沟槽位置906处蚀刻出基板的一部分(例如，n型阱902)来形成沟槽908。
在一些实施中，可使用深层反应式离子蚀刻来完成蚀刻。可在蚀刻基板之前剥去光阻材料以形成沟槽位置906。或者，在一些实施中，在蚀刻基板期间，可将光阻材料仍保留于遮蔽层904上。
再次参看第8图，工艺800进一步包括为晶体管形成p型主体。在一些实施中，这个步骤可包括分别形成若干互连的p型主体区。在这个实例中，描述形成关于第6图描述的p型主体区630。为了形成这个p型主体区，工艺800包括首先形成岛状p型主体区(步骤830)，所述岛状p型主体区基本上与关于第6图描述的第三p型主体区630c相似。也关于第9D图至第9E图描述形成p型主体岛(步骤830)。在一些实施中，形成p型主体岛(步骤830)包括将p型材料植入至n型阱902中的区910中。对于这个植入步骤，遮蔽层(例如，氧化物)用作遮罩。在一些实施中，光阻材料在植入期间仍可保留于遮蔽层904上，且光阻材料可充当额外遮蔽层。通过使用小角度及高能量植入束通过沟槽908形成p型区910。关于法线测量角度，以使得具有最低可能角度的束基本上为垂直的束。穿过沟槽的此植入束通常将p型材料植入穿过沟槽的底部以及壁，且此植入束形成不规则形状的区，所述区的实例910图示于第9D图中，其中薄的部分紧邻侧壁，且厚的部分在沟槽下方延伸。
形成p型主体岛(步骤830)也可包括将n型材料植入穿过沟槽908以便中和p型区910的一部分。在第9E图中示意性地描绘此步骤。用以植入n型材料的植入束的角度基本上与关于第9D图描述的p型植入束相似。n型植入束的能量通常小于p型束的能量，以使得n型植入物与p型束相比穿透至n型阱902中更短的距离。对n型束使用较低能量但基本上相似的植入角度帮助中和邻近沟槽908的p型区且产生p型岛912(所述p型岛912可提供第三p型主体区630c)，所述p型岛912通过无掺杂、较低p掺杂(与p型主体岛相比)或低n型掺杂的区与沟槽分离。在一些实施中，用于p型材料的植入能量介于50KeV与500KeV之间，且用于n型材料的植入能量介于50KeV与450KeV之间。用于p型材料及n型材料两者的植入角度可(例如)介于0度与30度之间。遮蔽层904再次被用作用于这个植入步骤的遮罩。
回看第8图，工艺800进一步包括形成栅极区于沟槽中(步骤840)。关于第9F图至第9O图详细描述形成沟槽栅极。在一些实施中，剥去或移除厚遮蔽层904，随后形成热氧化物薄层914。形成热氧化物(例如，SiO2)以使得所述层覆盖第9F图中所图示的沟槽908的壁及底部。在一些情况下，可在移除遮蔽层904之前沉积热氧化物薄层914于沟槽908中。在这些情况下，可部分地移除遮蔽层904达到基本上与沟槽内部的热氧化物914的厚度相似的厚度。热氧化物可通过干(将分子氧作为氧化剂)法或湿(将水汽作为氧化剂)法形成。
现参看第9G图，氮化物(例如，氮化硅)层916沉积于热氧化物层914上方，以使得氮化物覆盖沟槽的壁以及底部。在一些实施中，氮化物层可沉积于沟槽中的热氧化物层914上方而不沉积于沟槽外部的热氧化物层上方。这可通过使用合适的遮罩完成，所述合适的遮罩允许仅在沟槽中沉积。
参看第9H图，随后蚀刻氮化物层以使得氮化物仅保留于沟槽的壁上。可使用高度定向工艺(诸如，深层反应式离子蚀刻)完成这个操作。这种定向工艺将氮化物层916留于沟槽壁上且自热氧化物层914的剩余部分上方移除氮化物层。因此形成的氮化物层916充当遮罩，所述遮罩遮蔽沟槽壁免受随后的氧化工艺影响。
现参看第9I图，进一步氧化沟槽区以增加沟槽底部处的氧化物的厚度。可使用分子氧(干法)或水汽(湿法)完成氧化。通常，氮化物层阻止分子氧或水汽扩散，且所述氮化物层充当工艺的遮罩。一般来说，由于氧化剂分子关于所遮蔽表面横向的某种扩散，氮化物层不产生尖锐遮蔽。在这些情况下，氧化物突出至由氮化物覆盖的区，藉此加厚围绕沟槽壁的氧化物层。因此，沟槽的氧化产生如第9I图中所图示的加厚氧化物区918。
现参看第9J图，通过沉积传导材料于整个曝露表面上方来用传导材料(诸如，多晶硅)填充沟槽。这在氧化区918上方产生多晶硅层920以及热氧化物层914。在一些实施中，可在沉积多晶硅之前移除氮化物层916。
现参看第9K图，抛光多晶硅层920，以便自热氧化物层914上方移除多晶硅但多晶硅仍填充沟槽。因此，沟槽中的多晶硅的顶表面基本上可为与热氧化物层914的顶表面共平面的。可使用抛光工艺(诸如，化学-机械平坦化(CMP))完成多晶硅的移除。CMP工艺可继续进行直至热氧化物层914被曝露，因而将多晶硅留于沟槽中。
为提供垂直栅极LDMOS晶体管(诸如晶体管600)的非对称栅极区，自沟槽移除多晶硅的一部分。这在第9L图至第9M图中示意性地图示。参看第9L图，遮蔽层924(诸如光阻材料)经沉积及图案化以曝露区926，将移除区926中的多晶硅。一般来说，光阻材料遮罩不与沟槽自对准。然而，与沟槽的源极侧相比，曝露区926可更靠近漏极侧。曝露区926可与氮化物壁及氧化物区918重迭。现参看第9M图，高度定向蚀刻工艺(诸如，深层反应式离子蚀刻)用以自沟槽移除多晶硅的曝露部分，藉此在沟槽中产生凹部。
现参看第9N图，移除光阻材料且沉积氧化物928，以使得所沉积的氧化物重新填充沟槽中的凹部。随后通过平坦化工艺(诸如CMP)移除过量氧化物，以曝露基板(例如，n型阱902)。在第9O图中图示这个操作。沟槽中的氧化物928与多晶硅922结合形成垂直栅极LDMOS晶体管的非对称栅极。
回看第8图，方法800也包括在垂直栅极LDMOS晶体管的源极处形成p型主体区(步骤850)，以使得p型主体区与关于第9E图描述的p型主体岛912连接。在一些实施中，形成p型主体区(步骤850)包括分别形成两个p型主体区，诸如关于第6图描述的第一p型主体区630a及第二p型主体区630b。
现参看第9P图，图示形成深p型主体区930(所述深p型主体区930可提供第二p型主体区630b)。形成深p型主体可包括形成及图案化遮蔽层929，所述遮蔽层929仅曝露形成深p型主体930的区。随后(例如)使用植入束将P型材料植入至曝露区中。在一些实施中，可使用小角度及高能量植入物植入深p型主体930。植入物的高能量允许第二p型主体930形成为深入至HNW303中，而小角度降低深p型主体的横向扩展。在一些实施中，深p型主体930的掺杂物浓度也可根据所需掺杂轮廓来控制。
参看第9Q图，形成p型主体区也可包括形成浅p型主体932(所述浅p型主体932可提供第一p型主体区630a)。通常，与深p型主体930相比，浅p型主体932具有较宽横向扩展。在一些实施中，浅p型主体932基本上与关于第6图描述的第一p型主体区630a相似。在一些实施中，大角度及低能量植入束用于植入浅p型主体932。可使用用于遮蔽深p型主体930的植入的相同遮蔽层929来植入浅p型主体932，以使得浅p型主体及深p型主体自动对准。束的低能量允许浅p型主体932与深p型主体930相比较浅。束相对于垂直线的大角度允许浅p型主体932具有与深p型主体930相比较大的横向扩展。举例来说，大角度束可用以将浅p型主体932的横向扩展延伸至遮蔽层929下方的区。在一些实施中，浅p型主体932的一个末端延伸以(例如)邻接沟槽栅极的源极侧上的氧化物区918。相反，深p型主体930的小角度植入导致深p型主体930与沟槽的氧化物间隔开。在一些实施中，浅p型主体932的掺杂物浓度与深p型主体930的掺杂物浓度相比更高。应注意，掺杂物浓度及/或植入束的角度及能量可改变以获得浅p型主体及深p型主体的不同深度、扩展及浓度。
再次参看第8图，工艺800也包括形成漏极区(步骤860)。具体来说，浅低n型掺杂区934可形成于沟槽的漏极侧上。这也在第9R图中示意性地图示。形成浅低n型掺杂漏极区包括形成遮蔽层935且图案化遮蔽层935以便仅曝露形成漏极934的区。浅低n型掺杂区可邻接沟槽的漏极侧，且与第一p型主体区932相比，所述浅低n型掺杂区可能更浅。通常，在形成遮蔽层935之前移除遮蔽层929。在一些情况下，遮蔽层929可经修改以产生遮蔽层935。漏极934经植入穿过遮蔽层935的曝露部分，所述漏极934在一些情况下为关于第3图描述的NDD324。
再次参看第8图，工艺800进一步包括源极区及漏极区中的额外掺杂物(步骤870)。关于第9S图至第9U图详细描述这种情况。植入额外掺杂物以在源极处形成n+区940且在漏极处形成另一n+区944。n+区940、n+区944可分别邻接在源极侧及漏极侧上的沟槽，例如邻接沟槽的氧化物。形成n+区940、n+区944通常包括形成适当的遮罩以曝露待植入n+掺杂物的区。随后将n+掺杂物植入曝露区以在源极及漏极处同时形成两个n+区。一般来说，n+区940、n+区944为高度掺杂的(相对于NDD 934)，且所述n+区940、n+区944为垂直栅极LDMOS晶体管提供低电阻率欧姆接头。在一些实施中，硅化物层946(诸如金属硅化物)形成于n+区940、n+区944上方。通常，硅化物层946经形成以提供互连路径，这些互连路径具有低电阻率且具有耐受随后的高温工艺的能力。可使用硅化工艺(诸如共蒸发、溅射沉积或化学气相沉积)形成硅化物层946。随后移除源极及漏极处的用于植入n+掺杂物的遮罩。
将p+掺杂物进一步植入源极区以形成p+区942。植入p+掺杂物的工艺包括形成及图案化适宜的遮罩，所述遮罩在源极处曝露区域，关于第9T图描述所述工艺。随后将p+掺杂物植入曝露区以形成p+区942。p+区942可邻接n+区940。接着，将硅化物层946形成于p+区942上方，且随后移除遮罩。在一些实施中，可在形成n+区940及n+区944之前形成源极处的p+区942。在一些实施中，硅化物层946也形成于多晶硅922上方。这可通过在p+区942或n+区940及n+区944的硅化期间适宜地图案化遮罩来完成。在一些情况下，也可图案化分离的遮罩以在多晶硅922上形成硅化物层946。
现参看第9U图，图示在源极、漏极及栅极处形成金属接头。金属接头952形成于漏极处的硅化物层946上方。
同样地，金属接头950及金属接头954分别形成于源极及栅极处的硅化物层上方。在一些实施中，形成金属接头包括沉积氧化物层(未图示)及图案化氧化物以产生凹部，这些凹部界定金属接头的位置。随后沉积金属于图案化氧化物层中，以使得凹部填充有金属。随后将金属层平坦化以自除凹部以外的所有位置移除金属。随后移除氧化物层以产生如第9U图中所图示的金属接头。金属接头提供自互连线至垂直栅极LDMOS晶体管的连接。
一般来说，存在源极与漏极之间的击穿电压与总电阻Rds之间的取舍。较高击穿电压通常导致Rds的增加。现参看第10图，绘图1000图示关于垂直栅极LDMOS晶体管的取舍性能与其他装置相比的实验结果。曲线1010描绘在栅极处具有5V的驱动电压的垂直栅极LDMOS晶体管的实验结果。曲线1020描绘具有5V的驱动电压的氮化镓(GaN)晶体管的实验结果。同样地，曲线1030及曲线1040分别图示双极CMOS DMOS装置及装置(由ElSegundo CA的International rectifier开发)的实验结果。自第10图可观察到，对于给定击穿电压(BV)，垂直栅极LDMOS晶体管在用于实验的一组装置中展现最低的Rds。而且，Rds随着击穿电压增加的速率对于垂直栅极LDMOS晶体管来说被认为是极低的。在一些实施中，垂直栅极LDMOS晶体管的击穿电压基本上介于范围10V至100V之间。
一般来说，本文所描述的垂直栅极LDMOS晶体管的栅极区为非对称栅极，所述非对称栅极包括导电材料(例如，多晶硅)区及电介质材料(例如，氧化物)区。非对称栅极可以各种方式制造。下面论述制造非对称栅极的一些示例性方法中的工艺流程。
现参看第11图，流程图代表制造垂直栅极LDMOS晶体管(例如，晶体管600)的非对称栅极的工艺1100的示例性步骤。工艺1100包括沉积第一遮蔽层于半导体基板(例如，硅基板)的n型阱区上(步骤1110)。在第12A图中示意性地描绘此步骤，其中第一遮蔽层1204沉积于n型阱区1202上。为简洁起见，已从第12A图至第12K图中省略基板的剩余部分。基板可为如第9A图中所图示的p型基板302或n型基板。沉积第一遮蔽层1204之n型阱区1202基本上可与上文关于第9A图描述的n型阱区1202相似。在一些实施中，n型阱区1202可为关于第3图描述的高电压n型阱HNW 303。
第一遮蔽层1204可具有各种成分。在一些实施中，第一遮蔽层1204由导电材料(诸如多晶硅)组成。在其他一些实施中，第一遮蔽层可由氧化物、氮化物或光阻材料组成。
回看第11图，工艺1100也包括图案化第一遮蔽层以界定区域(步骤1120)(或沟槽位置1206，如第12A图所图示)，在所述区域中，曝露基板的表面及下层n型阱区1202的一部分。可(例如)通过将光阻材料沉积于第一遮蔽层1204上、使用光刻技术图案化光阻材料及接着使用光阻材料作为遮罩来蚀刻遮蔽层904来完成图案化。
工艺1100也包括沉积第二遮蔽层于区域或沟槽位置1206上方(步骤1130)。这在第12B图中示意性地图示，其中第二遮蔽层1208沉积于沟槽位置1206上方，且所述第二遮蔽层1208至少部分地沉积于第一遮蔽层1204上方。在一些实施中，第二遮蔽层1208为氮化物，诸如氮化铝或氮化硅。在其他情况下，第二遮蔽层1208可由导电材料(诸如多晶硅)或电介质材料(诸如氧化物)组成。第二遮蔽层1208由不同于第一遮蔽层1204的材料组成。可用各种制造技术(包括(例如)化学气相沉积(CVD)及溅射沉积)来沉积第一层及第二层。
工艺1100进一步包括蚀刻穿过沟槽位置1206的第一部分1207中的第二遮蔽层1208(步骤1140)。这在第12C图中示意性地图示。在第12C图的实例中，第二遮蔽层1208的部分经移除以曝露沟槽位置1206中的n型阱区1202的一部分。在一些实施中，使用(例如)干蚀刻工艺(诸如波希(Bosch)工艺)移除第二遮蔽层1208的部分。设置蚀刻工艺以优先地在向下方向上蚀刻掉第二遮蔽层，以使得第二遮蔽层1208邻接沟槽位置1206中的第一遮蔽层的一些部分作为残余物留下。一般来说，第二遮蔽层1208经蚀刻或在某种程度上以其他方式移除，以使得第二遮蔽层1208不自邻接沟槽位置1206中的第一遮蔽层的部分移除。这些残余部分包括源极侧间隔物1209a及漏极侧间隔物1209b(总体为间隔物1209)。蚀刻移除第二遮蔽层1208以曝露第一遮蔽层1204的顶表面。蚀刻也移除第二遮蔽层1208在源极侧间隔物1209a与漏极侧间隔物1209b之间的部分以曝露n型阱区1202的顶表面。间隔物1209的宽度可(例如)通过控制第二遮蔽层1208的厚度来控制。在一些实施中，间隔物1209可允许特征部件的形成，这些特征部件比制造方法的光刻极限还窄。
工艺1100也包括形成第一沟槽于曝露n型阱区中(步骤1150)。这在第12D图中示意性地图示，所述第12D图图示n型阱区1202中的第一沟槽1212。在一些实施中，可通过蚀刻出n型阱区1202的一部分而在沟槽位置1206处形成第一沟槽1212。在一些实施中，可使用电浆蚀刻工艺(诸如反应式离子蚀刻或深层反应式离子蚀刻)完成蚀刻。然而，也可使用其他蚀刻工艺(诸如湿法蚀刻)。间隔物1209及第一遮蔽层1204在第一沟槽1212的蚀刻期间用作遮罩。因此第一沟槽1212形成于两个间隔物1209a、1209b之间的区中的n型阱区1202中。完成蚀刻以使得第一沟槽1212在n型阱区中自n型阱区的表面延伸至第一深度。可基于垂直栅极LDMOS晶体管的非对称栅极中的绝缘体(例如，氧化物)的所需深度控制第一深度。在一些实施中，在形成第一沟槽1212后，可形成p型主体630c(上文关于第6图所描述)的至少一部分。形成p型主体的程序基本上可与上文关于第9D图至第9E图及第9P图至第9Q图描述的工艺相似。举例来说，形成p型主体可包括首先在关于第9D图描述的n型阱中形成p型区910。随后可通过植入n型材料穿过沟槽以形成关于第9E图描述的p型主体岛912来中和植入区的一部分。随后可形成深p型主体(诸如关于第9P图描述的区930)及浅p型主体(诸如关于第9Q图描述的区932)以完成整个p型主体，所述p型主体自源极区延伸至沟槽下方的区，且所述p型主体包括p型主体岛。
方法1100也包括用氧化物填充第一沟槽(步骤1160)。这在第12E图中示意性地图示，其中第一沟槽1212由氧化物1210填充。用氧化物1210填充第一沟槽1212可包括诸如CVD的沉积技术，且可随后执行诸如CMP的平坦化工艺(例如)以移除任何覆盖氧化物及曝露第一遮蔽层的顶表面。可设置平坦化工艺以使得间隔物1209的至少一部分完好无损。
工艺1100进一步包括蚀刻穿过第二遮蔽层以曝露沟槽位置1206的第二部分中的下层n型阱区1202(步骤1170)。这在第12F图至第12G图中示意性地图示。在此实例中，蚀刻穿过第二遮蔽层基本上相当于蚀刻掉源极侧间隔物1209a，且蚀刻穿过第二遮蔽层可包括蚀刻穿过氧化物1210的至少一部分以曝露间隔物1209。因为沟槽位置1206的第二部分1216处于源极侧间隔物1209a下方，所以必须在蚀刻第二遮蔽层以曝露沟槽位置1206的第二部分1216前遮蔽第二遮蔽层1208的任何其他部分(包括漏极侧间隔物1209b)。可(例如)通过使用如第12F图中所图示的遮罩(例如，标准光阻材料遮罩)1215保护间隔物1209中的一个间隔物不受蚀刻工艺影响来完成这个操作。在这个实例中，遮罩1215的一个边缘处于源极侧间隔物1209a与漏极侧间隔物1209b之间。遮罩1215通常覆盖漏极侧上的第一遮蔽层1204及漏极侧间隔物1209b。在这种情况下，只要遮罩1215覆盖一个间隔物且曝露另一个间隔物，则遮罩1215的各种位置可为可行的。随后可蚀刻出曝露的间隔物(在此实例中为1209a)，藉此曝露如第12G图中所图示的沟槽位置1206的第二部分1216处的n型阱区1202。
工艺1100也包括形成第二沟槽于曝露的第二部分处的n型阱区中(步骤1180)。这在第12H图中示意性地图示。基本上与用于形成第一沟槽1212的工艺相似，第二沟槽1218可蚀刻于n型阱区1202中。第二沟槽自n型阱区1202的表面延伸第二深度至n型阱区1202中。在一些实施中，第二深度小于与第一沟槽1212相关联的第一深度。方法1100允许分别控制第一沟槽(所述第一沟槽由氧化物1210填充)的深度及第二沟槽(所述第二沟槽由传导部分1225填充)的深度，藉此便于对非对称栅极的结构的高度控制。在一些实施中，代替如第12D图中所图示的形成第一沟槽之后的植入或除所述植入以外，可在形成第二沟槽1218后形成p型主体630c(上文关于第6图描述)的至少一部分。形成p型主体的程序基本上可与上文关于第9D图及第9E图描述的工艺相似。
现参看第12I图，在形成第二沟槽1218后，可在第二沟槽1218的底部处形成热氧化物层1219以作为第二沟槽1218与n型阱区1202之间(也就是说，在第二沟槽的源极侧上)的边界。热氧化物层1219也可延伸至邻近第二沟槽1218的侧壁1221的区，所述侧壁1221邻接n型阱区1202。通常，第二沟槽1218的底部附近的热氧化物层1219的厚度大于在侧壁附近的厚度。在一些实施中，可通过在热氧化之前形成遮蔽层于侧壁1221上来使在第二沟槽1218的底部处的热氧化物1219的厚度大于在侧壁1221附近的厚度。举例来说，氮化物层可(例如)通过各向异性蚀刻而形成于侧壁1221上而不形成于第二沟槽1218的底部处，所述各向异性蚀刻自底部而非侧壁1221剥去氮化物。氮化物层抑制侧壁的氧化，以使得沟槽底部的氧化比侧壁1221附近的氧化更厚。尽管第12I图的实例将第二沟槽1218的底部附近的热氧化物1219的厚度图示为与氧化物1210的深度一致，但氧化物1210的深度可大于或小于热氧化物1219的深度。
工艺1100也可包括通过用导电材料填充第二沟槽来形成非对称垂直栅极(步骤1190)。在一些实施中，可在用导电材料填充第二沟槽之前移除形成于侧壁1221上的遮蔽层(例如，氮化物)(例如，通过蚀刻工艺)。在第12J图至第12K图中示意性地图示非对称栅极1224的形成。如第12J图所图示，第二沟槽由导电层1222填充。在一些实施中，使用诸如电化学沉积(ECD)或物理气相沉积(PVD)的工艺来用导电材料填充第二沟槽。
然而，也可使用沉积导电材料的其他方法。热氧化物1219及氧化物1210一起形成栅极氧化物1223。在一些实施中，导电层1222为多晶硅。
非对称栅极1224的形成也包括移除第一遮蔽层1204、源极侧间隔物1209a以及导电层1222在n型阱区1202中的基板的顶表面上方延伸的部分。这可(例如)使用诸如CMP的平坦化工艺完成。可执行平坦化直至曝露n型阱区1202的顶表面。在移除以上部分后，形成非对称栅极1224，所述非对称栅极1224包括栅极氧化物1223及传导部分1225。应注意，另一电介质材料可用来代替栅极氧化物1223。栅极氧化物1223及传导部分1225基本上可与上文关于第4图描述的电介质415及传导部分410相似。
现参看第13图，流程图代表制造垂直栅极LDMOS晶体管(例如，晶体管600)的非对称栅极的另一工艺1300的示例性步骤。工艺1300包括沉积第一遮蔽层于硅基板上的n型阱区上(步骤1310)。所述工艺也包括图案化第一遮蔽层以界定区域(步骤1315)。在第14A图中示意性地图示这些步骤，其中第一遮蔽层1404沉积于n型阱区1402上。请注意，为简洁起见，已自第14A图至第14L图省略基板。在步骤1315中所界定的区域可被称为沟槽位置1406。在一些实施中，步骤1310及步骤1315基本上可与上文关于第11图分别描述的步骤1110及步骤1120相似。在一些实施中，第一遮蔽层1404可由氧化物组成。或者，第一遮蔽层1404可由氮化物(诸如氮化硅)组成。
工艺1300也包括沉积第二遮蔽层于区域或沟槽位置1406上方(步骤1320)及蚀刻穿过第二遮蔽层以曝露第一部分处的n型阱区(步骤1325)。在第14B图及第14C图中示意性地图示这些步骤。第二遮蔽层不同于第一遮蔽层。举例来说，若第一遮蔽层1404为氧化物，则第二遮蔽层可为氮化物，诸如氮化铝或氮化硅。作为另一实例，若第一遮蔽层1404为氮化物，则第二遮蔽层可为氧化物。界定第二遮蔽层的步骤基本上可与上文关于第11图及第12B图描述的步骤1130相似。曝露第一部分1416中的n型阱区1402可包括形成第二遮蔽层的源极侧间隔物1409a及漏极侧间隔物1409b(总体为间隔物1409)及蚀刻出间隔物以曝露第一部分1416。基本上与关于第12C图及第12F图描述的相似，形成源极侧间隔物1409a及漏极侧间隔物1409b以及蚀刻源极侧间隔物1409a可分别地实施。因为第一部分1416处于源极侧间隔物1409a下方，所以必须在蚀刻前遮蔽漏极侧间隔物1409b。这可(例如)通过使用第14B图中所图示的遮罩1415以保护漏极侧间隔物1409b不受蚀刻工艺影响来完成。在一些实施中，遮罩1415基本上与上文关于第12F图描述的遮罩1215相似。
工艺1300也包括形成第一沟槽于沟槽位置的第一部分处的曝露n型阱区中(步骤1330)。这在第14D图中示意性地图示，所述第14D图图示n型阱区1402中的第一沟槽1417。第一沟槽1417的形成基本上可与上文关于第12D图描述的相似地实施。在此实例中，如第14D图中所图示，第一沟槽1417跨越除了漏极侧间隔物1409b下方的部分之外的沟槽位置1406的宽度。
现参看第14E图，在形成第一沟槽1417后，可在第一沟槽1417周围形成热氧化物层1407。热氧化物层1407充当第一沟槽1417与n型阱区1402之间的边界。通常，第一沟槽1417的底部附近的热氧化物层1407的厚度大于侧壁附近的厚度。在一些实施中，可通过在热氧化之前形成遮蔽层于侧壁上来使在第一沟槽1417的底部处的热氧化物1407的厚度大于在侧壁附近的厚度。举例来说，氮化物层可形成于侧壁1221上(且不形成于第二沟槽1218的底部处)，以使得沟槽的底部的氧化多于侧壁附近的氧化。在一些实施中，可在形成第一沟槽1417后形成p型主体630c(上文关于第6图描述)的至少一部分。形成p型主体的程序基本上可与上文关于第9D图至第9E图描述的工艺相似。
工艺1300也包括用第一栅极材料填充第一沟槽(步骤1335)。本文所描述的非对称栅极通常由导电材料及电介质材料组成。因此，在一些实施中，第一栅极材料为导电材料(诸如多晶硅)。或者，第一栅极材料可为电介质材料(诸如氧化物)。这在第14F图至第14G图中示意性地图示。在一些实施中，诸如ECD或PVD的工艺可用以用第一栅极材料1410填充第一沟槽。然而，也可使用其他方法以沉积第一栅极材料1410。如第14G图中所图示，蚀刻掉沉积的第一栅极材料1410的至少一部分以曝露第二遮蔽层的一部分(例如，漏极侧间隔物1409b)。
工艺1300进一步包括蚀刻穿过第二遮蔽层以曝露沟槽位置1406的第二部分中的下层n型阱区1202(步骤1340)。这在第14H图中示意性地图示。在一些实施中，第二部分1413基本上与第一部分1416不重迭。蚀刻穿过第二遮蔽层可包括蚀刻穿过漏极侧间隔物1409b。
工艺1300也包括沉积第三遮蔽层于区域或沟槽位置1406上方(步骤1345)及蚀刻穿过第三遮蔽层的一部分以曝露第一部分处的第一栅极材料(步骤1350)。在第14I图及第14J图中示意性地图示这些步骤。在一些实施中，第三遮蔽层可由与第二遮蔽层基本上相同的材料组成。沉积第三遮蔽层的步骤基本上可为与上文关于第11图及第12B图描述的步骤1130相似。曝露第一栅极材料1410可包括在某种程度上蚀刻出第三遮蔽层以使得第三遮蔽层的另一源极侧间隔物1419a及另一漏极侧间隔物1419b(总体为间隔物1419)形成于第一栅极材料1410的曝露区的任一侧。在一些实施中，所利用的蚀刻工艺基本上可与上文关于第14B图描述的工艺相似。
工艺1300也包括自曝露部分移除第一栅极材料1410的一部分以形成第二沟槽(步骤1355)。这在第14J图中示意性地图示。可(例如)通过蚀刻工艺移除第一栅极材料来形成第二沟槽1412。间隔物1419充当蚀刻工艺中的遮罩，且间隔物1419可用于决定第二沟槽1412的尺寸。因此，第二沟槽1412形成于源极侧间隔物1419与漏极侧间隔物1419之间。在一些实施中，间隔物1419可允许第二沟槽比制造方法的光刻极限窄。
工艺1300进一步包括用第二栅极材料填充第二沟槽(步骤1160)以形成非对称栅极。第二栅极材料不同于第一栅极材料。举例来说，若第一栅极材料为导电材料，则第二栅极材料为电介质(诸如氧化物)。在另一实例中，若第一栅极材料为电介质，则第二栅极材料为导电材料(诸如多晶硅)。这在第14K图至第14L图中示意性地图示。如第14K图中所图示，用第二栅极材料1414填充第二沟槽1412可包括(例如)使用沉积技术(诸如CVD)沉积第二栅极材料1414层。如第14L图所图示，第二栅极材料层1414的沉积可跟随诸如CMP的平坦化工艺以产生非对称栅极1418。
现参看第15图，流程图代表制造垂直栅极LDMOS晶体管(例如，晶体管600)的非对称栅极的另一工艺1500的示例性步骤。工艺1500包括沉积遮蔽层于硅基板上的n型阱区上(步骤1510)。所述工艺也包括图案化第一遮蔽层以界定区域(步骤1520)。在第14A图中示意性地图示这些步骤，其中遮蔽层1604沉积于n型阱区1602上，且所述遮蔽层1604经图案化以界定标记为沟槽位置1606的区域。为简洁起见，已自第14A图至第14L图省略基板。在一些实施中，步骤1510及步骤1520基本上与上文关于第11图分别描述的步骤1110及步骤1120相似。在一些实施中，遮蔽层可由氮化物组成。
工艺1500也包括形成第一沟槽于区域或沟槽位置中(步骤1530)。在第16B图中示意性地图示此步骤，且此步骤基本上可与上文关于第11图描述的步骤1150相似。在一些实施中，可在形成第一沟槽1617后形成p型主体630c(上文关于第6图描述)的至少一部分。形成p型主体的程序基本上可与上文关于第9D图及第9E图描述的工艺相似。
如第16C图中所图示，基本上与上文关于第14E图描述的相似，热氧化物层1607可形成于第一沟槽1617周围。随后，用导电材料填充沟槽(步骤1540)。这在第16D图及第16E图中示意性地图示，且可(例如)如关于第14F图描述的来完成这个步骤。用导电材料1610填充第一沟槽1617可包括沉积步骤和随后的平坦化。如第16E图中所图示，蚀刻掉所沉积导电层1610的至少一部分。在一些实施中，经蚀刻部分的深度基本上等于遮蔽层1604的厚度。
工艺1500进一步包括沉积氧化物层于区域上方(步骤1550)。这在第16F图中示意性地图示，其中氧化物层1612沉积于第一遮蔽层以及导电层1610上方。工艺1500进一步包括蚀刻穿过氧化物层1612以曝露导电层1610的一部分(步骤1560)。这在第16G图及第16H图中示意性地图示。在第16G图的实例中，氧化物层1612的部分经移除以在某种程度上曝露导电层1610的一部分，以便形成残余源极侧间隔物1609a及漏极侧间隔物1609b(总体为1609)。在一些实施中，在湿法蚀刻工艺中使用(例如)缓冲氢氟酸(HF)溶液移除氧化物层1612的部分。然而，也可使用诸如电浆蚀刻的其他工艺。如第16H所图示，曝露导电层1610的部分可进一步包括通过基本上如上文关于第12F图描述般遮蔽间隔物1609中的一个间隔物来移除另一个间隔物。在一些实施中，用于此工艺的遮罩1615可由光阻材料或其他阻隔材料组成。
工艺1500进一步包括自曝露部分移除导电材料以形成第二沟槽(步骤1570)。这关于第16I图示意性地图示，其中通过移除导电层1610的一部分来形成第二沟槽1613。在一些实施中，基本上可如关于第14J图所描述般完成导电层的移除。工艺1500也包括用氧化物填充第二沟槽(步骤1580)。这在第16J图及第16K图中示意性地图示，且在一些实施中，这基本上可如关于第14K图及第14L图描述般来完成。
第17A图及第17B图分别图示降压转换器(诸如第1图及第2图中所图示的降压转换器)中所用的低压侧晶体管42及高压侧晶体管40的实例。在一些实施中，高压侧晶体管40(第17B图)可能需要隔离，而低压侧晶体管42(第17A图)可实施为较简单的结构。在第17A图中所图示的实例中，低压侧晶体管42实施为在基板302上方具有p-resurf层675的简单结构。与p型主体相比，p-resurf层675通常具有较低掺杂物浓度。p型主体630与p-resurf 675之间的区实施为NDD区324的延伸部1715。在第17A图中所图示的实例中，p型主体630的电位基本上与基板302的电位相同。然而，高压侧晶体管40(第17B图)可能需要隔离，且高压侧晶体管40因此包括p-resurf 675与基板302之间的DNW 678。这允许p型主体630处于不同于基板302的电位。在一些实施中，第17A图及第17B图的p-resurf 675可连接至p型主体630(例如，如第6E图中所图示的p型主体630)。
低压侧晶体管42及高压侧晶体管40的其他结构也是可行的。在一些实施中，也可使用第6A图至第6E图中所描绘的示例性结构的各种组合。举例来说，简单结构(诸如第6B图中所图示的结构)可用于低压侧晶体管42，而第6A图及第6C图至第6E图中所图示的结构中的任一结构可用于高压侧晶体管40。在一些实施中，第6A图及第6C图至第6E图中所图示的结构也可用于低压侧晶体管42。
对晶体管的结构的进一步修改也是可行的。在第18A图及第18B图中图示这些修改的实例，所述第18A图及所述第18B图分别描绘低压侧晶体管42及高压侧晶体管40。在第18A图及第18B图的实例中，额外p型箝位区1815提供于p-resurf 675与n型漏极延伸部1715的分界面处。与p-resurf 675相比，p型箝位区1815具有更高掺杂浓度。p型箝位区1815可位于(例如)NDD 324垂直下方的晶体管的漏极侧上。p型掺杂p型箝位区1815可用以移动击穿区的位置远离漏极与源极之间的电流路径。p型箝位区1815可用以引起NDD区324与p-resurf675之间的区中的击穿。在一些实施中，这可改进晶体管在装置操作期间的长期稳定性。
在一些实施中，装置可在低压侧区具有一个以上低压侧晶体管42，且所述装置在高压侧区具有一个以上高压侧晶体管40。在这些情况下，可一起隔离多个高压侧晶体管。第19图图示这种装置1900的实例，所述装置1900包括低压侧区1910及高压侧区1915。在这个实例中，低压侧区1910不与基板302隔离，所述低压侧区1910由在侧面上的p型下沉层1920围绕。高压侧区1915通过侧面上的N型下沉层1925及p-resurf 675下方的DNW 678与基板302及低压侧区1910隔离。可通过DNW 678下方的可选NBL 668提供额外隔离。与DNW 678相比，n型下沉1925及NBL 668通常为较重n型掺杂的。与沟槽下方的p-resurf 675或任何其他p型层相比，p型下沉1920通常为较重p型掺杂。在较低压侧区(或晶体管)不需要隔离的实施中，可使用如第19图中所图示的结构改进整体装置1900的装置间距。
第20A图图示示例性垂直LDMOS晶体管2000的示意性横截面视图，且第20B图图示示例性装置2002的俯视图，所述示例性装置2002使用垂直LDMOS晶体管。第20A图中所图示的晶体管2000基本上可与第4图中所描绘的晶体管400相似。在一些实施中，晶体管2000基本上可与第6A图至第6E图中所图示的晶体管中的任一晶体管相似。在一些实施中，晶体管2000的源极区406可具有两个分离的源极电极425a(下文被称为p+源极电极)及425b(下文被称为n+源极电极)，所述源极电极425a及源极电极425b分别接触p+区328及n+区326(而非第4图中所描绘的单一源极电极425)。
在一些实施中，单一源极电极425可用于减小低电力切换应用中的单元间距。参看第20B图，装置2002可包括垂直LDMOS晶体管阵列，其中来自两个邻近阵列的不同晶体管的n+源极电极425b沿两条间隔线2005及2010对准，且漏极电极430在图示图示的漏极区404中彼此对准。栅极电极(未图示)定位于阵列的源极区与漏极区之间的栅极区408中。第20B图也图示装置2002的源极区的宽度。
在一些实施中，可减小源极区的宽度，藉此进一步改进单元间距。第21A图图示垂直LDMOS晶体管的示例性实施的示意性横截面视图，其中通过定位p+328于n+326下方来减小源极区的宽度。这需要p+电极2105延伸穿过n+层以接触p+328。第21B图图示装置2100的俯视图，所述装置2100使用第21A图中图示的晶体管。可提供分离n+电极2110用于接触第21B图中所图示的n+326。p+电极2105及n+电极2110可沿第21B图中所图示的相同线对准。因此，在装置2100中，n+区326及p+区328布置为一个在另一个的上方，如平行于轴线的平行线性条纹般，且相应电极2110及电极2105沿轴线(例如)以交替方式间隔开。将p+区328定位于n+326下方减小源极开口的宽度且因此减小装置的单元间距。在一些实施中，除了p+区328及n+区326的定位，第21A图中所描绘的晶体管基本上可与第4图或第6A图至第6E图中所图示的晶体管中的任一晶体管相似。
p+328也可放置于非垂直LDMOS晶体管中的n+326的下方。第22图图示p+328组装于横向晶体管中的n+326下方的实例，所述横向晶体管基本上与第3图中所描绘的晶体管300相似。这个实例可用以减小使用这种横向LDMOS晶体管的装置中的单元间距。
已描述许多实施。然而，将了解，可作出各种修改而不脱离本发明的精神与范畴。举例来说，在以上实施中描述的n型阱区(所述n型阱区可通过掺杂p型基板来制造)可由n型材料代替。在这些情况下，垂直栅极LDMOS晶体管或装置可组装于n型基板上。尽管描述了降压转换器，但垂直栅极LDMOS晶体管可用于另一类型的转换器(例如，升压转换器或降压升压转换器)中或用于非电力转换器的装置中。其他实施例属以上权利要求书的范畴中。

Claims (30)

1.一种晶体管，所述晶体管包含：
n型阱区，所述n型阱区植入至基板的表面中；
所述n型阱区中的沟槽，所述沟槽具有第一侧及相对的第二侧，所述沟槽自所述表面延伸至第一深度，所述沟槽包含：
所述沟槽中的导电材料栅极，及
电介质材料，所述电介质材料填充未被所述导电材料填充的所述沟槽的体积；
第一区中的p型材料，所述第一区在所述n型阱区中自第二深度延伸至第三深度，其中所述第二深度及所述第三深度中的每一深度大于所述第一深度；
源极区，所述源极区处于所述沟槽的所述第一侧上，所述源极区包括p型主体区，其中n+区及p+区植入于所述p型主体区中；及
漏极区，所述漏极区处于所述沟槽的所述第二侧上，所述漏极区包含n+区。
2.如权利要求1所述的晶体管，其中所述栅极距所述沟槽的所述第一侧的距离小于所述栅极距所述沟槽的所述第二侧的距离。
3.如权利要求1所述的晶体管，其中所述晶体管的击穿电压介于范围10V至100V之间。
4.如权利要求1所述的晶体管，其中所述导电材料为多晶硅。
5.如权利要求1所述的晶体管，其中所述电介质材料为氧化物。
6.如权利要求1所述的晶体管，其中所述第一区处于所述沟槽下方，且所述第一区的宽度大于所述沟槽的宽度。
7.如权利要求1所述的晶体管，其中所述第一区及所述源极区界定通道，电流通过所述通道围绕所述沟槽自所述源极区流向所述漏极区。
8.如权利要求1所述的晶体管，其中所述第一区中的所述p型材料的浓度低于所述p型主体区中的p型材料的浓度。
9.如权利要求8所述的晶体管，其中所述p型主体区包括深p型主体区及浅p型主体区，与所述深p型主体区相比，所述浅p型主体区距所述表面更近，且所述浅p型主体区具有更高浓度的p型材料。
10.如权利要求1所述的晶体管，其中所述p型主体区自所述表面延伸至所述第一区。
11.如权利要求1所述的晶体管，所述晶体管包含栅极电极，所述栅极电极与所述沟槽中的所述导电材料栅极电气接触。
12.如权利要求11所述的晶体管，所述晶体管包含硅化物层，所述硅化物层处于所述栅极电极与所述沟槽中的所述导电材料栅极之间。
13.如权利要求1所述的晶体管，其中所述p型主体区的所述p+区处于所述p型主体区的所述n+区下方。
14.如权利要求13所述的晶体管，所述晶体管包含第一源极电极及第二源极电极，所述第一源极电极与所述p+区接触，且所述第二源极电极与所述P型主体区的所述n+区接触。
15.如权利要求1所述的晶体管，其中所述第一区中的所述p型材料为磊晶层的一部分。
16.如权利要求15所述的晶体管，所述晶体管包含n型材料层，所述n型材料层处于所述磊晶层与所述基板之间。
17.如权利要求1所述的晶体管，其中所述第一区中的所述p型材料为降低表面电场RESURF层的一部分。
18.如权利要求17所述的晶体管，所述晶体管包含n型材料层，所述n型材料层处于所述RESURF层与所述基板之间。
19.一种制造晶体管的方法，所述方法包含以下步骤：
将n型阱区植入至基板的表面中；
形成沟槽于所述n型阱中，以使得所述沟槽的长度在所述n型阱区中自所述n型阱区的所述表面延伸至第一深度，且所述沟槽的宽度自所述n型阱的所述表面上的第一侧延伸至所述n型阱上的所述表面上的第二侧；
将p型材料植入于第一区中，所述第一区在所述n型阱中自第二深度延伸至第三深度，其中所述p型材料经植入以所述第一深度穿过所述沟槽的底部，且所述第二深度及所述第三深度中的每一深度大于所述第一深度；
将n型材料植入于所述n型阱中的第二区中，以使得所述第二区自所述沟槽的所述底部延伸至所述第一区，其中所述n型材料经植入以所述第一深度穿过所述沟槽的所述底部；
形成导电材料非对称栅极于所述沟槽中，以使得所述非对称栅极距所述沟槽的所述第一侧的距离小于所述非对称栅极距所述沟槽的所述第二侧的距离；
由氧化物填充未被所述非对称栅极覆盖的所述沟槽的体积；
将p型主体区植入至所述晶体管的源极区中，以使得所述p型主体区自所述n型阱的所述表面延伸至所述第一区，其中所述源极区处于所述沟槽的所述第一侧处；
将n+区及p+区植入至所述晶体管的所述源极区中的所述p型主体区中；及
将n+区植入至所述晶体管的漏极区中，其中所述漏极区处于所述沟槽的所述第二侧处。
20.如权利要求19所述的方法，其中设置将所述n型材料植入于所述第二区中的步骤以使得与所述p型主体区相比，所述第二区具有更低浓度的p型材料。
21.如权利要求20所述的方法，所述方法进一步包含以下步骤：由所述植入的n型材料充分地中和所述第二区中的所述p型材料。
22.如权利要求19所述的方法，其中形成所述沟槽的步骤进一步包含以下步骤：
沉积遮蔽层于所述n型阱区上；
图案化所述遮蔽层以为所述沟槽界定位置；及
在所述位置处蚀刻出所述n型阱区的一部分。
23.如权利要求19所述的方法，其中使用植入束将所述p型材料植入于所述第一区中，所述植入束具有介于0度至30度之间的植入角度及介于50KeV至500KeV之间的植入能量。
24.如权利要求19所述的方法，其中使用植入束将所述n型材料植入于所述第二区中，所述植入束具有介于0度至30度之间的植入角度及介于50KeV至450KeV之间的植入能量。
25.如权利要求19所述的方法，其中形成所述非对称栅极的步骤进一步包含以下步骤：氧化所述沟槽以增加所述沟槽的所述底部处的所述氧化物的厚度。
26.如权利要求25所述的方法，所述方法进一步包含以下步骤：形成氮化物层于所述沟槽的垂直壁上，所述氮化物层设置为至少部分地阻止所述壁的氧化。
27.如权利要求19所述的方法，其中植入所述p型主体区的步骤进一步包含以下步骤：
形成遮蔽层且图案化所述遮蔽层以曝露所述基板的所述表面上的区，所述p型主体区穿过所述基板的所述表面上的所述区而形成；
使用植入束植入深p型主体区，所述植入束具有第一角度及第一能量；及
使用植入束植入浅p型主体区，所述植入束具有第二角度及第二能量，其中所述第二角度大于所述第一角度，且所述第二能量小于所述第一能量。
28.如权利要求27所述的方法，其中与所述深p型主体区相比，所述浅p型主体区具有更高所得植入物浓度。
29.如权利要求19所述的方法，所述方法进一步包含以下步骤：在所述源极区、所述非对称栅极及所述漏极区处形成金属接头。
30.一种晶体管，所述晶体管包含：
n型阱区，所述n型阱区植入至基板的表面中；
所述n型阱区中的沟槽，所述沟槽具有第一侧及相对的第二侧，所述沟槽自所述表面延伸至第一深度，所述沟槽包含：
所述沟槽中的导电材料栅极，及
电介质材料，所述电介质材料填充未被所述导电材料填充的所述沟槽的体积；
源极区，所述源极区处于所述沟槽的所述第一侧上，所述源极区包括p型主体区，其中n+区及p+区植入于所述p型主体区中；
漏极区，所述漏极区处于所述沟槽的所述第二侧上，所述漏极区包含n+区，所述n+区邻接所述沟槽；及
第一区中的p型材料，所述第一区在所述n型阱区中自第二深度延伸至第三深度，其中所述第二深度及所述第三深度中的每一深度大于所述第一深度。
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Families Citing this family (39)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9449833B1 (en) * 2010-06-02 2016-09-20 Hrl Laboratories, Llc Methods of fabricating self-aligned FETS using multiple sidewall spacers
US8946724B1 (en) 2010-06-02 2015-02-03 Hrl Laboratories, Llc Monolithically integrated self-aligned GaN-HEMTs and Schottky diodes and method of fabricating the same
CN103782390B (zh) 2011-08-11 2016-11-16 沃特拉半导体公司 垂直栅极射频横向扩散金氧半场效晶体管(ldmos)装置
JP5718265B2 (ja) * 2012-03-27 2015-05-13 ルネサスエレクトロニクス株式会社 半導体装置および半導体装置の製造方法
US8847312B2 (en) * 2012-07-30 2014-09-30 Freescale Semiconductor, Inc. LDMOS device and method for improved SOA
US20140335672A1 (en) * 2013-05-08 2014-11-13 United Microeletronics Corporation Process for manufacturing semiconductor transistor device
US8962402B1 (en) 2013-08-14 2015-02-24 International Business Machines Corporation Lateral diffusion metal oxide semiconductor (LDMOS) device with tapered drift electrode
CN104425590A (zh) * 2013-08-20 2015-03-18 中芯国际集成电路制造(上海)有限公司 一种mos晶体管及其制造方法
JP6340200B2 (ja) * 2014-01-27 2018-06-06 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
DE102014104589B4 (de) * 2014-04-01 2017-01-26 Infineon Technologies Ag Halbleitervorrichtung und integrierte Schaltung
US9525035B2 (en) 2014-12-08 2016-12-20 Texas Instruments Incorporated Vertical high-voltage MOS transistor and method of forming the same
JP2016162788A (ja) 2015-02-27 2016-09-05 ソニー株式会社 撮像素子、撮像装置、並びに、製造装置および方法
US10199475B2 (en) 2016-05-24 2019-02-05 Maxim Integrated Products, Inc. LDMOS transistors and associated systems and methods
US10170611B1 (en) 2016-06-24 2019-01-01 Hrl Laboratories, Llc T-gate field effect transistor with non-linear channel layer and/or gate foot face
DE102016115805B4 (de) * 2016-08-25 2020-07-09 Infineon Technologies Austria Ag Transistorbauelement mit hoher lawinen-festigkeit
US11316044B2 (en) 2017-06-05 2022-04-26 Maxim Integrated Products, Inc. LDMOS transistors including vertical gates with multiple dielectric sections, and associated methods
CN109216173B (zh) * 2017-07-03 2021-01-08 无锡华润上华科技有限公司 半导体器件的栅极结构及其制造方法
US10522677B2 (en) 2017-09-26 2019-12-31 Nxp Usa, Inc. Field-effect transistor and method therefor
US10424646B2 (en) 2017-09-26 2019-09-24 Nxp Usa, Inc. Field-effect transistor and method therefor
US10600911B2 (en) 2017-09-26 2020-03-24 Nxp Usa, Inc. Field-effect transistor and method therefor
US10600879B2 (en) 2018-03-12 2020-03-24 Nxp Usa, Inc. Transistor trench structure with field plate structures
US10622452B2 (en) * 2018-06-05 2020-04-14 Maxim Integrated Products, Inc. Transistors with dual gate conductors, and associated methods
TWI684209B (zh) * 2018-06-20 2020-02-01 世界先進積體電路股份有限公司 半導體結構及其製造方法
CN110690116B (zh) * 2018-07-05 2023-09-26 世界先进积体电路股份有限公司 半导体结构及其制造方法
US10855263B2 (en) * 2018-08-02 2020-12-01 Texas Instruments Incorporated Miller Clamp driver with feedback bias control
CN108599749B (zh) * 2018-08-06 2023-09-08 杭州飞仕得科技股份有限公司 用于半桥电路门极保护的两极钳位电路及其应用
US10868162B1 (en) 2018-08-31 2020-12-15 Hrl Laboratories, Llc Self-aligned gallium nitride FinFET and method of fabricating the same
US10833174B2 (en) 2018-10-26 2020-11-10 Nxp Usa, Inc. Transistor devices with extended drain regions located in trench sidewalls
US10749023B2 (en) 2018-10-30 2020-08-18 Nxp Usa, Inc. Vertical transistor with extended drain region
US10749028B2 (en) 2018-11-30 2020-08-18 Nxp Usa, Inc. Transistor with gate/field plate structure
US10937872B1 (en) * 2019-08-07 2021-03-02 Vanguard International Semiconductor Corporation Semiconductor structures
EP3817045B1 (en) * 2019-10-31 2024-02-07 Infineon Technologies Austria AG Semiconductor device and inverter
US11387348B2 (en) * 2019-11-22 2022-07-12 Nxp Usa, Inc. Transistor formed with spacer
US11329156B2 (en) 2019-12-16 2022-05-10 Nxp Usa, Inc. Transistor with extended drain region
US11075110B1 (en) 2020-03-31 2021-07-27 Nxp Usa, Inc. Transistor trench with field plate structure
US11217675B2 (en) 2020-03-31 2022-01-04 Nxp Usa, Inc. Trench with different transverse cross-sectional widths
US11257949B2 (en) * 2020-05-15 2022-02-22 Globalfoundries Singapore Pte. Ltd. Transistor devices and methods of forming transistor devices
US11955514B2 (en) 2021-06-01 2024-04-09 Globalfoundries U.S. Inc. Field-effect transistors with a gate structure in a dual-depth trench isolation structure
US20240063777A1 (en) * 2022-08-19 2024-02-22 Alpha And Omega Semiconductor International Lp Hvic device with combined level shifter and boost diode in junction termination region

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5434435A (en) * 1994-05-04 1995-07-18 North Carolina State University Trench gate lateral MOSFET
US7868378B1 (en) * 2005-07-18 2011-01-11 Volterra Semiconductor Corporation Methods and apparatus for LDMOS transistors

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5640034A (en) * 1992-05-18 1997-06-17 Texas Instruments Incorporated Top-drain trench based resurf DMOS transistor structure
US5818084A (en) * 1996-05-15 1998-10-06 Siliconix Incorporated Pseudo-Schottky diode
KR100340925B1 (ko) 2000-11-04 2002-06-20 오길록 고주파용 전력소자 및 그의 제조 방법
KR100377130B1 (ko) * 2000-11-22 2003-03-19 페어차일드코리아반도체 주식회사 반도체 소자 및 그 제조 방법
US7033891B2 (en) 2002-10-03 2006-04-25 Fairchild Semiconductor Corporation Trench gate laterally diffused MOSFET devices and methods for making such devices
US7576388B1 (en) * 2002-10-03 2009-08-18 Fairchild Semiconductor Corporation Trench-gate LDMOS structures
US6876035B2 (en) 2003-05-06 2005-04-05 International Business Machines Corporation High voltage N-LDMOS transistors having shallow trench isolation region
JP2005136150A (ja) * 2003-10-30 2005-05-26 Oki Electric Ind Co Ltd 半導体装置及びその製造方法
US7220633B2 (en) * 2003-11-13 2007-05-22 Volterra Semiconductor Corporation Method of fabricating a lateral double-diffused MOSFET
US7282765B2 (en) * 2005-07-13 2007-10-16 Ciclon Semiconductor Device Corp. Power LDMOS transistor
KR20090072013A (ko) * 2007-12-28 2009-07-02 주식회사 동부하이텍 수평형 디모스 트랜지스터
US7888732B2 (en) * 2008-04-11 2011-02-15 Texas Instruments Incorporated Lateral drain-extended MOSFET having channel along sidewall of drain extension dielectric
US8253164B2 (en) * 2010-12-23 2012-08-28 Force Mos Technology Co., Ltd. Fast switching lateral insulated gate bipolar transistor (LIGBT) with trenched contacts
CN103782390B (zh) * 2011-08-11 2016-11-16 沃特拉半导体公司 垂直栅极射频横向扩散金氧半场效晶体管(ldmos)装置

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5434435A (en) * 1994-05-04 1995-07-18 North Carolina State University Trench gate lateral MOSFET
US7868378B1 (en) * 2005-07-18 2011-01-11 Volterra Semiconductor Corporation Methods and apparatus for LDMOS transistors

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