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CN103779419B - 半导体装置 - Google Patents

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CN103779419B
CN103779419B CN201410048815.7A CN201410048815A CN103779419B CN 103779419 B CN103779419 B CN 103779419B CN 201410048815 A CN201410048815 A CN 201410048815A CN 103779419 B CN103779419 B CN 103779419B
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gate
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中村亮太
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Rohm Co Ltd
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Abstract

本发明提供一种半导体装置，所述半导体装置包括：第一导电型的半导体层，其由SiC构成，且表面为Si面；从所述半导体层的表面挖下的栅极沟槽；栅极绝缘膜，其形成于所述栅极沟槽的底面及侧面上，所述底面上的部分的厚度与所述侧面上的部分的厚度之比为0.3～1.0；栅电极，其经由所述栅极绝缘膜埋设于所述栅极沟槽。

Description

半导体装置
本申请是申请号200910262148.1、申请日2009年12月25日，发明名称为“半导体装置及半导体装置的制造方法”的发明申请的分案申请
技术领域
本发明涉及使用了SiC的半导体装置。
背景技术
近年来，作为实现高耐压、低通态电阻的下一代的功率设备材料，谈论使用SiC(Silicon Carbide：碳化硅)。
此外，作为用于功率设备的微细化及降低通态电阻的构造，已知有沟槽栅极构造。例如，在功率MOSFET中，采用沟槽栅极构造成为主流。
图11是使用SiC的现有的具有沟槽栅极型VDMOSFET的半导体装置的示意剖视图。
半导体装置201具有沟槽栅极型VDMOSFET的晶胞配置成矩阵状的构造。
半导体装置201具备形成半导体装置201的基体的N+型的SiC基板202。在SiC基板202的Si面(硅面)之上层叠有由掺杂有比SiC基板202低浓度的N型杂质的SiC(SiliconCarbide：碳化硅)构成的、N-型的外延层203。外延层203的基层部成为原样维持外延成长后的状态的、N-型的漏极区域204。此外，在外延层203的漏极区域204之上，与漏极区域204相接地形成有P型的基体区域205。
在外延层203上，从其表面217(Si面)向下挖掘形成有栅极沟槽206。栅极沟槽206在层厚方向上贯通基体区域205，其最深部(底面216)到达漏极区域204。
在栅极沟槽206内，通过使栅极沟槽206的侧面214及底面216热氧化，由SiO2构成的栅极绝缘膜207形成在栅极沟槽206的内面整个区域。
而且，通过将栅极绝缘膜207的内侧由高浓度地掺杂有N型杂质的多晶硅完全填埋，在栅极沟槽206内埋设栅电极208。
在外延层203的表层部，在相对于栅极沟槽206与栅极宽度正交的方向(图11的左右方向)的两侧，形成有N+型的源极区域209。源极区域209沿栅极沟槽206在沿栅极宽度的方向上延伸，其底部从外延层203的表面217侧与基体区域205相接。
此外，在外延层203形成有从其表面217贯通与栅极宽度正交的方向上的源极区域209的中央部、且与基体区域205连接的P+型的基体接触区域210。
在外延层203之上层叠有由SiO2构成的层间绝缘膜211。在层间绝缘膜211之上形成有源极配线212。源极配线212具有：经由形成于层间绝缘膜211及栅极绝缘膜207的接触孔213而与源极区域209及基体接触区域210接触的硅化镍层218和形成在硅化镍层218之上的铝层219。
SiC基板202的背面(碳面：C面)形成有漏极配线215。漏极配线215具有：与SiC基板202接触的硅化镍层220和形成在硅化镍层220之上的铝层221。
在源极配线212与漏极配线215之间(源极—漏极间)产生规定的电位差的状态下，通过对栅电极208施加规定的(栅极阈值电压以上的电压)，利用来自栅电极208的电场，在基体区域205的与栅极绝缘膜207的界面附近形成通道。由此，电流在源极配线212与漏极配线215之间流动，VDMOSFET成为导通状态。
由于外延层203的表面217为Si面，因此，从表面217挖下的栅极沟槽206的底面216为Si面。
因此，在由干氧化或湿氧化形成栅极绝缘膜207的情况下，底面216的氧化率相对于侧面214的氧化率的比(底面216的氧化率／侧面214的氧化率)为0.2或不到。因此，在栅极绝缘膜207中，底面216上的部分的厚度比侧面214上的部分的厚度小。
另一方面，在半导体装置201中，当关断VDMOSFET时，在栅电极208与漏极配线215之间(栅极—漏极间)产生高的电位差，电场集中于栅极沟槽206的底面216。如上所述，在底面216上的部分的厚度小的栅极绝缘膜207中，容易引起由电场集中导致的绝缘破坏。
针对此种不良情况，探讨了通过延长栅极绝缘膜207形成时的氧化时间，增大底面216上的部分的厚度的对策。但是侧面214的氧化与底面216的氧化平行进行，因此，由于上述氧化率的差，侧面214上的部分的厚度非常大。
发明内容
本发明的目的在于提供一种能够抑制栅极绝缘膜中的栅极沟槽侧面上的部分的厚度增大，且能够抑制栅极沟槽底面上的部分的绝缘破坏的半导体装置及其制造方法。
本发明的上述的或其他的目的、特征及效果参照附图由下面记载的实施方式的说明来明确。
本发明的一实施方式所涉及的半导体装置包括：包括：第一导电型的半导体层，其由SiC构成，且表面为Si面；从所述半导体层的表面挖下的栅极沟槽；栅极绝缘膜，其形成于所述栅极沟槽的底面及侧面上，所述底面上的部分的厚度与所述侧面上的部分的厚度之比为0.3～1.0；栅电极，其经由所述栅极绝缘膜埋设于所述栅极沟槽。
根据该结构，从由SiC构成且表面为Si面的第一导电型的半导体层的表面挖下而形成栅极沟槽。在栅极沟槽的底面及侧面上形成有栅极绝缘膜。此外，栅电极经由栅极绝缘膜埋设在栅极沟槽。
由此，在该半导体装置中，形成具有栅电极(Metal)经由栅极绝缘膜的栅极沟槽的侧面上的部分(Oxide)与半导体层(Semiconductor)对置的MOS(Metal OxideSemiconductor)构造的沟槽栅极型MOSFET。
在该MOSFET中，栅极绝缘膜的底面上的部分的厚度相对于侧面上的部分的厚度之比为0.3～1.0。即使将底面上的部分的厚度增大到能够抑制绝缘破坏的程度，因为(底面上的部分的厚度／侧面上的部分的厚度)的下限为0.3，因此能够抑制侧面上的部分的厚度的过度的增大。另一方面，因为上限为1.0，因此，当将底面上的部分的厚度设计为适当的大小时，侧面上的部分的厚度不会过度变小。其结果，通过适当地设计底面上的部分的厚度，能够抑制侧面上的部分的厚度的增大，并且抑制绝底面上的部分的绝缘破坏。
此外在所述半导体装置中，优选在所述半导体层中包括第二导电型的基体区域，该基体区域形成在所述栅极沟槽的侧方，并在所述栅极沟槽的侧面与所述栅极绝缘膜相接，在所述基体区域的表层部中包括与所述栅极沟槽相邻地形成的第一导电型的源极区域，所述栅极绝缘膜中含有氮。
在该结构中，在半导体层中，在栅极沟道的侧方形成第二导电型的基体区域，该第二导电型的基体区域在栅极沟槽的侧面与栅极绝缘膜相接。在基体区域的表层部中包括与所述栅极沟槽相邻地形成的第一导电型的源极区域。因此，在半导体装置的沟槽栅极性MOSFET中，基体区域与栅极绝缘膜的界面附近的部分为利用来自栅电极的电场形成通道的通道部分。而且，在该半导体装置中，因为栅极绝缘膜中含有氮，所以能够提高MOSFET的通道移动度。
此外，在所述半导体装置中，优选所述基体区域的所述第二导电型杂质的浓度为1e19cm－3以下。
若栅极沟槽侧方的基体区域的杂质浓度超过1e19cm－3，则当氧化栅极沟槽的底面及侧面时，相对于沟槽底面，沟槽侧面以相对非常高的氧化率被氧化，栅极绝缘膜的侧面上的部分变得非常厚。
与此相反，若基体区域的杂质浓度在1e19cm－3以下，则在对栅极沟槽的底面及侧面进行氧化时，能够将沟槽侧面的氧化率相对于沟槽底面的氧化率之比维持在适当的大小。其结果，能够抑制栅极绝缘膜的侧面上的部分的厚度的增大。
此外，在所述半导体装置中，优选所述半导体层的从所述栅极沟槽的所述底面到所述半导体层的厚度方向中途部的部分还包括由杂质的注入而形成的注入层。
通过在栅极沟槽的底面的正下形成注入层，在注入层的形成后，在栅极沟槽的底面及侧面的氧化时，能够使沟槽底面相对于沟槽侧面以相对高的氧化率来氧化，能够将栅极氧化膜的底面上的部分的厚度与侧面上的部分的厚度之比形成在0.3～1.0。
此外，优选所述注入层由所述第二导电型杂质的注入而形成。
若由与半导体层的导电型不同的第二导电型杂质的注入来形成注入层，则能够增大注入层与半导体层之间形成的能量障壁。因此，可以使电流难以流到注入层。其结果，能够抑制电场向栅极沟槽的底面集中。
此外，在所述半导体装置中，优选所述栅极绝缘膜的所述栅极沟槽的所述侧面上的部分的厚度为2000以下。
当栅极沟槽的侧面上的部分的厚度超过2000，则需要以高的栅极导通电压(例如，20V左右)使半导体装置工作，有时不能执行有效的晶体管动作。
与此相反，若栅极沟槽侧面上的部分的厚度在2000以下，则能够以适当的栅极导通电压使半导体装置工作，能够实现有效的晶体管工作。
此外，优选所述栅极沟槽的底部的与栅极宽度正交的方向上的端部向外方弯曲。
在该结构中，通过使关断时电场容易集中的栅极沟槽底部的端部弯曲，能够使施加于该端部的电场向端部以外的部分分散。其结果，能够抑制栅极绝缘膜的底面上的部分的绝缘破坏。
此外，优选所述半导体装置还包括源极配线，该源极配线形成在所述半导体层上，且与所述源极区域接触，所述源极配线在与所述源极区域接触的接触部分具有多晶硅层，在所述多晶硅层上具有金属层。
例如，在图11所示的半导体装置201中，在形成源极配线212时，首先，利用溅射法，在外延层203中掺杂有杂质的区域(杂质区域)的表面(源极区域209及基体接触区域210的表面)堆积Ni。接下来，为了将Ni与杂质区域欧姆(オ一ミック)接合，通过高温(例如，1000℃左右)热处理，使SiC中的Si与Ni反应，而将Ni硅化。由此，形成硅化镍层218。然后，利用溅射法，在硅化镍层218上堆积Al。由此，形成铝层219，从而形成源极配线212。
但是，硅化镍层218的形成时，在硅化镍层218的表面及硅化镍层218与杂质区域的界面附近，SiC中的残留碳(C)析出，形成含有较多C的碳层。而且，由于碳层缺乏与金属或SiC的密接性，因此在铝层219与硅化镍层218之间、硅化镍层218与杂质区域之间产生层剥离。
因此，在所述半导体装置中，优选与源极区域接触的源极配线在与源极区域接触的部分具有多晶硅层，在多晶硅层上具有金属层。
多晶硅可以与SiC中掺杂了杂质的区域(杂质区域)之间形成良好的欧姆接合。因此，可以省略金属层与杂质区域直接接触的构造中不可缺少的硅化物化。从而，可以防止多晶硅层的表面及多晶硅层与杂质区域的界面附近产生碳层。其结果，能够抑制多晶硅层与金属层之间及多晶硅层与源极区域之间的层剥离。从而，能够提高源极配线的连接可靠性。
此外，在所述半导体装置中，优选在所述多晶硅层与所述金属层之间设置含有Ti的中间层。
含有钛的材料对于多晶硅材料及金属材料的任一个都具有良好的密接性。因此，具有在多晶硅层与金属层之间设置含有钛的层的结构的半导体装置中，能够提高多晶硅层与金属层的密接性。其结果，能够进一步提高源极配线的连接可靠性。
此外，在所述半导体装置中，优选所述金属层具有含Al的层，所述中间层具有从所述多晶硅层侧起依次层叠Ti层及TiN层的构造。
Al可以用作向多晶硅层赋予导电性的杂质，但若不是以适当的量混入多晶硅层，则存在作为源极配线利用的多晶硅层的电阻值不稳定的情况。
因此，在所述半导体装置的结构中，在含有Al的层与多晶硅层之间，设置作为用于防止Al向多晶硅层扩散的阻隔层的TiN层。由此，多余的Al不会向多晶硅层扩散，因此能够使多晶硅层的杂质浓度稳定。其结果，能够使多晶硅层的电阻值稳定。
此外，本发明的一实施方式涉及的半导体装置的制造方法包括：包括：在第一导电型的半导体层的表层部形成从其表面挖下的栅极沟槽的工序，其中第一导电型的半导体层为由SiC构成且表面为Si面；在含有氮及氧的气体中，以1200℃以上的热处理温度使所述栅极沟槽的底面及侧面氧化，从而在所述栅极沟槽的所述底面及所述侧面上形成栅极绝缘膜的工序；在所述栅极绝缘膜上，以填满所述栅极沟槽的方式形成栅电极的工序。
在该种方法的条件(气氛气体及热处理温度)下使所述栅极沟槽的底面及侧面氧化，则能够将栅极绝缘膜的底面上的部分的厚度与侧面上的部分的厚度之比形成为0.3～1.0。
此外，优选在形成所述栅极绝缘膜的工序中，使所述栅极沟槽的所述底面及所述侧面在至少含有N2O的气体中氧化，进而，优选以相对于供给气体的总流量为30％以下的流量比来供给N2O气体。
而且，在形成所述栅极绝缘膜的工序中，也可以包括：将所述半导体层装入电阻加热炉的工序；向所述电阻加热炉内导入含有氮及氧的气体，生成含氮及氧气体气氛的工序；原样维持所述气体气氛，将所述电阻加热炉的加热温度控制在1200℃以上的工序。
例如，作为关于对由SiC构成的半导体层加热的背景技术，已知有下面的方法。
具体来说，作为采用了SiC的半导体装置，例如，已知有具备MOS(Metal OxideSemiconductor)构造的MOSFET，该MOS包括：在表层部具有活性化离子区域的SiC层、形成于SiC层的表面的栅极氧化膜、形成在栅极氧化膜上并隔着栅极氧化膜与离子区域对置的栅电极。
为了制作此种MOS构造，例如，首先向SiC层的表层部注入杂质离子。接下来，在电阻加热炉内中，通过加热SiC层，使注入的离子活性化。离子的活性化后，在CVD(ChemicalVapor Deposition：化学气相成长)装置内，通过供给含氧气体，在SiC层的表面形成栅极氧化膜。而且，利用溅射法，在栅极氧化膜上形成栅电极。由此，制作栅电极(Metal)-栅极氧化膜(Oxide)-SiC层(Semiconductor)的层构造(MOS构造)。
为了使SiC层内的离子活性化，例如，需要以1600～1700℃的温度进行退火处理。在电阻加热炉内到高温区域为止的加热时间变长，因此在用于离子活性的加热中，Si从SiC层的表面升华，产生所谓的脱Si，SiC层的表面龟裂。其结果，SiC层与栅极氧化膜的界面变得凹凸，MOSFET的通道移动度降低。
因此，采用利用高频感应加热炉来缩短加热到高温域的加热时间，从而抑制SiC层的表面龟裂，然后，利用栅极氧化炉来形成栅极氧化膜的方法。
但是，此种方法中，需要另外设置高频感应加热炉及栅极氧化炉两个装置，因此存在装置成本增加的情况。
作为其他的方法，提出了如下方案：在离子的活性化之前，在SiC层的表面形成碳膜，并利用该碳膜防止脱Si，从而维持SiC层表面的平坦性。
例如通过在SiC层表面形成含碳的膜，并在高频感应加热炉内，对含碳的膜进行加热，从而使碳以外的元素从该膜蒸发而形成碳膜。
但是，本发明者积极研究的结果，用于形成碳膜的加热温度可以是1000℃左右，比用于使离子活性化的温度(1600～1700℃)低。因此，需要两阶段控制加热温度，但存在难以对高频感应加热炉精密地进行温度控制的问题。
此外，离子的活性化后，不需要碳膜。无用的碳膜在与高频感应加热炉不同的装置中，利用氧化气体被氧化除去。虽然研究了向高频感应加热炉内导入氧化气体，在离子的活性化之后除去碳膜，但由于高频感应加热炉的发热体使用碳材料，因此若供给氧化气体，则该碳材料被氧化。因此，另外设置碳膜除去装置是不可缺少的，从而不可避免地存在装置成本的增加的问题。
因此，为了达到提供不使装置成本增加，并通过简单的温度控制能够抑制SiC层表面的龟裂的半导体装置的制造方法的目的，实现了下述的发明。
该发明具体来说是包括如下工序的半导体装置的制造方法，即：在向表层部注入离子后的SiC层的表面形成有机材料膜的工序；所述有机材料膜的形成后，在电阻加热炉内，通过加热所述有机材料膜，使所述有机材料膜改性为碳膜的工序；在所述电阻加热炉内，通过对形成有所述碳膜的所述SiC层进行加热，使所述SiC层内的离子活性化的工序；通过向所述电阻加热炉内导入含氧气体，使所述碳膜氧化而除去的工序；所述碳膜的除去后，继续在所述电阻加热炉内，利用所述含氧气体，使所述SiC层的表面氧化而形成氧化膜的工序。
根据该制造方法，在有机材料膜的形成后，通过在电阻加热炉内对有机材料膜进行加热，有机材料膜改性为碳膜，从而在SiC层表面形成碳膜。碳膜的形成后，为了使SiC层内的离子活性化，加热SiC层。然后，通过向电阻加热炉内导入含氧气体，碳膜被氧化除去。碳膜的除去后，继续在电阻加热炉内利用含氧气体，SiC层的表面被氧化而形成氧化膜。
在用于离子活性的加热之前，在SiC层的表面形成碳膜，因此在SiC层的加热时，能够防止从SiC层表面的脱Si。因此，能够抑制SiC层表面的龟裂，并能够维持SiC层表面的平坦性。其结果，能够使SiC层与氧化膜的界面平滑，因此能够提高半导体装置的通道(channel)移动度。
进而，能够在一个电阻加热炉内连续进行由下面工序构成的四个工序：加热有机材料膜而改性为碳膜的工序、加热SiC层而使离子活性化的工序、利用含氧气体将碳膜氧化除去的工序以及使SiC层的表面氧化而形成氧化膜的工序。由于不需要另外设置用于除去碳膜的装置等，因此能够抑制装置成本的增加。并且，由于使用电阻加热炉，能够精密且简单地控制用于形成碳膜的加热温度及用于使离子活性化的加热温度。
此外，所述含氧气体也可是含有氧及氮的气体。若用于形成氧化膜的含氧气体为含有氧及氮的气体，则能够进一步提高半导体装置的通道移动度。
而且，作为含有氧及氮的气体，例如，可以使用含有NO(一氧化氮)、N2O(一氧化二氮)等的气体。
此外，优选所述SiC层的表面为(0001)面、即Si面。
如上所述，作为关于由SiC构成的半导体层的加热的发明，本发明者们实现了利用电阻加热炉的发明。
因此，形成所述栅极绝缘膜的工序包括如下工序的情况下，除了本发明的作用效果，也能够实现上述的利用了电阻加热炉的发明所产生的作用效果。这些工序包括：将所述半导体层装入电阻加热炉的工序；向所述电阻加热炉内导入含有氮及氧的气体，生成含氮及氧气体气氛的工序；原样维持所述气体气氛，将所述电阻加热炉的加热温度控制在1200℃以上的工序。
附图说明
图1是本发明的第一实施方式涉及的半导体装置的示意剖视图。
图2A～图2N是用于以工序顺序来说明图1所示的半导体装置的制造方法的示意剖视图。
图3(a)(b)是本发明的第二实施方式涉及的半导体装置的示意俯视图，图3(a)表示全体图、图3(b)表示内部放大图。
图4是本发明的第二实施方式涉及的半导体装置的示意剖视图，表示沿图3(b)的切断线IV-IV的切断面。
图5A～图5U是用于以工序顺序来说明图4所示的半导体装置的制造方法的示意剖视图。
图6是表示电阻加热炉内的温度变化的图表。
图7是用于说明图4所示的半导体装置的变形例的示意剖视图。
图8是平面栅极型半导体装置的示意剖视图。
图9A～图9L是用于以工序顺序来说明图8所示的半导体装置的制造方法的示意剖视图。
图10(a)(b)(c)是将氧化膜的厚度按氧化气体的供给时间来绘制的图表，(a)为实施例1的图表，(b)为比较例1的图表，(c)为比较例2的图表，
图11是使用了SiC的具有现有的沟槽栅极型VDMOSFET的半导体装置的示意剖视图。
具体实施方式
以下，参照附图对本发明的实施方式详细地进行说明。
图1是本发明的第一实施方式所涉及的半导体装置的示意剖视图。
半导体装置1具有沟槽栅极型VDMOSFET的晶胞(ユニツトセル、unit cell)配置成矩阵状的构造。而且，图1表示多个晶胞中的一部分。
半导体装置1具备构成半导体装置1的基体的SiC基板2。SiC基板2掺杂有高浓度(例如，1e18～1e21em－3)的N型杂质。SiC基板2的表面21(上表面)为Si面，其背面(下表面)为C面。
在SiC基板2的表面21层叠有掺杂了比SiC基板2低的浓度的N型杂质的SiC(Silicon Carbide：碳化硅)构成的、N-型的外延层3。作为半导体层的外延层3在SiC基板2上通过所谓的外延成长来形成。在Si面即表面21上形成的外延层3以Si面作为成长主面而成长。因此，通过成长形成的外延层3的表面31与SiC基板2的表面21同样为Si面。
与外延层3的Si面侧的部分(表层部)相反的C面侧的部分(基层部)的整个区域构成原样维持了外延成长后的状态的N-型的漏极区域4。漏极区域4的N型杂质浓度为例如1e15～1e17cm－3。
另一方面，在外延层3的表层部形成有P型的基体区域5。基体区域5从外延层3的表面侧31侧(Si面侧)与漏极区域4相接。基体区域5的P型杂质浓度为例如1e16～1e19cm－3。
在外延层3中，从表面31向下挖掘而形成栅极沟槽6。虽然在图1中未示出，但栅极沟槽6空开一定的间隔而形成多个，且他们呈相互平行且在同一方向(与图1的纸面垂直的方向，以下将该方向称为「沿栅极宽度的方向」)上延伸，例如形成条状构造。
各栅极沟槽6相互空开间隔地对置，分别包括相对于表面31正交的平面状的一对侧面7和具有相对于表面31平行的部分的底面8。栅极沟槽6在层厚方向上贯通基体区域5，其最深部(底面8)到达漏极区域4。
栅极沟槽6的内面及外延层3的表面31上形成有栅极绝缘膜9，该栅极绝缘膜9覆盖栅极沟槽6的内面(侧面7及底面8)整个区域。栅极绝缘膜9由含氮的氧化膜，例如通过使用含氮气体的热氧化而形成的氮氧化硅膜构成。栅极绝缘膜9中的含氮量(氮浓度)例如为0.1～10％。
此外，栅极绝缘膜9在底面8上的部分(绝缘膜底部11)的厚度T2比侧面7上的部分(绝缘膜侧部10)的厚度T1小。具体来说，绝缘膜底部11的厚度T2相对于绝缘膜侧部10的厚度T1之比(绝缘膜底部11的厚度T2／绝缘膜侧部10的厚度T1)为0.3～1.0，优选0.5～1.0。此外，双方厚度的具体大小例如：绝缘膜侧部10的厚度T1为300～1000，绝缘膜底部11的厚度T2为150～500
并且，通过将栅极绝缘膜9的内侧由掺杂有高浓度的N型杂质的多晶硅材料填满而在栅极沟槽6内埋设栅电极12。
在基体区域5的表层部，在相对于栅极沟槽6与栅极宽度正交的方向(图1中的左右方向)的两侧形成有N+型的源极区域13。源极区域13为比漏极区域4的N型杂质浓度更高、且掺杂有高浓度N型杂质的区域。源极区域13的N型杂质浓度例如为1e18～1e21cm－3。源极区域13在与栅极沟槽6相邻的位置处在沿栅极宽度的方向上延伸。
此外，在外延层3中形成有P+型的基体接触区域14，该P+型的基体接触区域14从外延层3的表面31贯通与栅极宽度正交的方向上的源极区域13的中央部且与基体区域5连接。基体接触区域14为比基体区域5的P型杂质浓度更高，且掺杂有高浓度P型杂质的区域。基体接触区域14的P型杂质浓度例如为1e18～1e21cm－3。
即，栅极沟槽6及源极区域13在与栅极宽度正交的方向上交替设置，分别在沿栅极宽度的方向上延伸。而且，在源极区域13上，沿源极区域13设定有在与栅极宽度正交的方向上相邻的晶胞间的边界。基体接触区域14跨过与栅极宽度正交的方向上相邻的两个晶胞间而至少设置一个以上。此外，沿栅极宽度的方向上相邻的晶胞间的边界设定为包含于各晶胞的栅电极12具有恒定的栅极宽度。
在外延层3上层叠有由SiO2构成的层间绝缘膜15。在层间绝缘膜15及栅极绝缘膜9形成有使源极区域13及基体接触区域14的表面露出的接触孔16。
在层间绝缘膜15上形成有源极配线17。源极配线17经由接触孔16与源极区域13及基体接触区域14接触(电连接)。源极配线17在与源极区域13及基体接触区域14接触的部分具有多晶硅层18，在多晶硅层18上具有金属层20。
多晶硅层18为使用掺杂有杂质的掺杂多晶硅而形成的掺杂层，例如优选以1019～1021cm－3的高浓度掺杂有杂质的高浓度掺杂层。作为将多晶硅层18形成为掺杂层(包括高浓度掺杂层)时的杂质可以使用磷(P)或As(砷)等N型杂质、B(硼)等P型杂质。此外，多晶硅层18填满接触孔16。此种多晶硅层18的厚度根据接触孔16的深度而不同，但例如为5000～10000
金属层20例如使用铝(Al)、金(Au)、银(Ag)、铜(Cu)、他们的合金及含有他们的金属材料来形成。金属层20作为源极配线17的最表层，例如，连接(接合)金属丝等。此外，金属层20的厚度例如为1～5μm。
在源极配线17中，在多晶硅层18与金属层20之间设置含有钛的中间层19。中间层19由含有钛(Ti)的层的单层或具有该层的多个层构成的。含有钛的层可以使用钛、氮化钛等来形成。此外，中间层19的厚度例如为200～500nm。
具有如上所述的多晶硅层18、中间层19及金属层20的源极配线17优选依次层叠有多晶硅(多晶硅层18)、钛(中间层19)、氮化钛(中间层19)及铝(金属层20)的层叠构造(PO-Si／Ti／TiN／Al)。
在SiC基板2的背面22形成有漏极配线23。漏极配线23与SiC基板2接触(电连接)。漏极配线23在与SiC基板2接触的部分具有多晶硅层24，并在多晶硅层24上具有金属层26。
多晶硅层24可以使用与构成上述的多晶硅层18的材料相同的材料来形成。此外，多晶硅层24的厚度例如为1000～2000。
金属层26可以使用与构成上述的金属层20的材料同样的材料来形成。金属层26形成漏极配线23的最表层，例如，当SiC基板2与引线架的芯片安装盘(die pad)接合时，接合于芯片安装盘。此外，金属层26的厚度例如为0.5～1μm。
在漏极配线23中，在多晶硅层24与金属层26之间设置含有钛的中间层25。中间层25可以使用与构成上述的中间层19的材料同样的材料来形成。
栅极配线27经由形成在层间绝缘膜15的接触孔(未图示)与栅电极12接触(电连接)。
源极配线17与漏极配线23之间(源极—漏极间)产生规定的电位差的状态下，通过对栅极配线27施加规定的电压(栅极阈值电压以上的电压)，利用来自栅电极12的电场，在基体区域5与栅极绝缘膜9的界面附近形成通道。由此，电流在源极配线17与漏极配线23之间流动，VDMOSFET成为导通状态。
图2A～图2N是用于以工序顺序说明图1所示的半导体装置的制造方法的示意剖视图。
首先，如图2A所示，利用CVD(Chemical Vapor Deposition：化学气相成长)法、LPE(Liquid Phase Epitaxy：液相外延)法、MBE(Molecular Beam Epitaxy：分子线外延)法等外延成长法，在SiC基板2的表面21(Si面)上掺杂杂质的同时使SiC结晶成长。由此，在SiC基板2上形成N型的外延层3。接着，P型杂质从外延层3的表面31注入(implantation)到外延层3的内部。此时的注入条件根据P型杂质的种类而不同，例如，加速能为200～400keV。
由此，如图2B所示，在外延层3的表层部形成注入有P型杂质的区域(P型注入区域28)。通过形成P型注入区域28，在外延层3的基层部形成有与P型注入区域28分离且原样维持外延成长后的状态的漏极区域4。
接下来，如图2C所示，利用CVD法，在外延层3上形成由SiO2构成的掩模29。接着，通过光致抗蚀剂(未图示)来蚀刻掩模29，由此在应形成基体接触区域14的区域图案化为具有开口30的图案。在形成开口30后，从外延层3的表面31向外延层3的内部注入(implantation)P型杂质。此时的注入条件根据P型杂质的种类而不同，例如，加速能为30～200keV。由此，在P型注入区域28的表层部形成注入有高浓度的P型杂质的区域(P+型注入区域32)。注入P型杂质后，除去掩模29。
接下来，如图2D所示，利用CVD(Chemical Vapor Deposition：化学气相成长)法，在外延层3上形成由SiO2构成的掩模33。接着，通过光致抗蚀剂(未图示)来蚀刻掩模33，由此在应形成源极区域13的区域图案化为具有开口34的图案。形成开口34后，从外延层3的表面31向外延层3的内部注入(implantation)N型杂质。此时的注入条件根据N型杂质的种类而不同，例如，加速能为30～200keV。注入N型杂质后，除去掩模33。由此，在P型注入区域28的表层部形成注入有高浓度N型杂质的区域(N+型注入区域35)。
接下来，如图2E所示，例如，以1400～2000℃来热处理外延层3。由此，注入后的N型及P型杂质活性化，在外延层3的表层部形成基体区域5，并且基体区域5的表层部形成源极区域13及基体接触区域14。
接下来，如图2F所示，利用CVD法、热氧化法等，在外延层3的表面31整个区域形成由SiO2构成的掩模36。而且，掩模36通过利用CVD法由SiN等来形成。
接下来，如图2G所示，通过光致抗蚀剂(未图示)来蚀刻掩模36，由此，在应形成栅极沟槽6的区域图案化为具有开口37的图案。
接下来，如图2H所示，含有SF6(六氟化硫)及O2(氧)的混合气体(SF6／O2气体)经由开口37向外延层3的表面31射入。由此，从表面31(Si面)干蚀刻外延层3，形成具有与表面31平行的部分(Si面)的底面8及具有相对于Si面正交的侧面7的栅极沟槽6。形成栅极沟槽6后，除去掩模36。
接下来，如图2I所示，SiC基板2搬入到扩散炉内，在对扩散炉内进行了加热的状态下供给含氮气体，从而栅极沟槽6的内面(侧面7及底面8)以及外延层3的表面31被热氧化。作为含氮气体例如可以使用N2O气体、NO气体等。此外，扩散炉的加热器温度(加热温度)例如为1200～1350℃，含氮气体的供给时间(氧化时间)例如为3～5小时。由于栅极沟槽6形成于由SiC构成的外延层3，因此栅极沟槽6的内面的氧化在具有Si面的底面8的氧化率及与Si面正交的面即侧面7的氧化率满足关系式：底面8的氧化率／侧面7的氧化率＜0的条件下进行。由此，形成底面8上的部分(绝缘膜底部11)的厚度比侧面7上的部分(绝缘膜侧部10)的厚度小的栅极绝缘膜9。
接下来，如图2J所示，利用CVD法，在外延层3上堆积掺杂后的多晶硅材料。堆积的多晶硅材料被蚀刻到回蚀面相对于外延层的表面31变为齐而为止。由此，除去多晶硅材料中的栅极沟槽6外的部分，形成由残存在栅极沟槽6内的多晶硅材料构成的栅电极12。
接下来，如图2K所示，利用CVD法，在外延层3上层叠由SiO2构成的层间绝缘膜15。而且，通过将层间绝缘膜15及栅极绝缘膜9图案化，形成使源极区域13及基体接触区域14露出于层间绝缘膜15及栅极绝缘膜9的接触孔16。
接下来，如图2L所示，利用CVD法，堆积多晶硅材料38到填满接触孔16为止。
接下来，如图2M所示，向堆积的多晶硅材料注入N型或P型杂质。此时的注入条件根据杂质的种类而不同，例如，加速能为10～100keV。由此，形成掺杂有高浓度杂质的多晶硅层18。
接下来，如图2N所示，利用溅射法、蒸镀法等方法，在多晶硅层18的表面依次堆积钛及氮化钛，从而形成中间层19。接着，利用溅射法、蒸镀法等方法，在中间层19的表面堆积铝而形成金属层20。而且，金属层20、中间层19及多晶硅层18被图案化为规定的配线图案，由此形成源极配线17。接着，形成与栅电极12连接的栅极配线27。然后，以与源极配线17同样的方法，在SiC基板2的背面22上形成具有多晶硅层24、中间层25及金属层26的漏极配线23。
经过以上的工序，得到图1所示的半导体装置1。
如上所述，根据半导体装置1，从由SiC构成的外延层3的表面31(Si面)挖下形成栅极沟槽6。因此，栅极沟槽6的内面的氧化在具有Si面的底面8的氧化率及与Si面正交的面即侧面7的氧化率满足关系式：底面8的氧化率／侧面7的氧化率＜0的条件下进行。
在上述的制造方法中，栅极沟槽6的内面的氧化与使用了氧气的热氧化(干氧化)或使用了水蒸气(H2O)的热氧化(湿氧化)不同，通过使用含氮气体的热氧化来进行。因此，与由干氧化或湿氧化来形成栅极绝缘膜的情况相比，能够增大底面8的氧化率相对于侧面7的氧化率的比(底面8的氧化率／侧面7的氧化率)。
而且，如此形成的栅极绝缘膜9中，绝缘膜底部11的厚度T2相对于绝缘膜侧部10的厚度T1的比(绝缘膜底部11的厚度T2／绝缘膜侧部10的厚度T1)为0.3～1.0的范围。
即使将绝缘膜底部11的厚度T2增大到能够抑制绝缘破坏的程度，因为(绝缘膜底部11的厚度T2／绝缘膜侧部10的厚度T1)的下限为0.3，因此能够抑制绝缘膜侧部10的厚度T1的过度的增大。另一方面，因为上限为1.0，因此，当将绝缘膜底部11的厚度T2设计为适当的大小时，绝缘膜侧部10的厚度T1不会过度变小。其结果，通过适当地设计绝缘膜底部11的厚度T2，能够抑制绝缘膜侧部10的厚度T1的增大，并且抑制绝缘膜底部11的绝缘破坏。
此外，栅极绝缘膜9由使用了含氮气体的热氧化而形成的氮氧化硅膜构成，因此能够提高VDMOSFET的通道移动度。
图3(a)(b)是本发明的第二实施方式所涉及的半导体装置的示意俯视图，图3(a)表示全体图、图3(b)表示内部放大图。
该半导体装置41是使用了SiC的沟槽栅极型功率VDMOSFET(单独元件)，例如，俯视为正方形的芯片状。芯片状的半导体装置41在图3(a)的纸面的左右(上下)方向的长度为数mm左右。
半导体装置41具有：SiC基板42、形成在该SiC基板42上且由俯视格子状的栅极沟槽43划分的多个晶胞44。即，在SiC基板42上，配置于格子状栅极沟槽43的各窗部分的长方体状的晶胞44排列为矩阵状。各晶胞44例如在图3(b)的纸面的左右(上下)方向的长度为10μm以下，其中央形成有从表面侧向SiC基板42侧挖掘的俯视正方形状的源极沟槽45。
半导体装置41的表面形成有源极焊盘46。源极焊盘46为四角向外方弯曲的俯视大致正方形状，并形成为覆盖半导体装置41的表面的大致整个区域。在该源极焊盘46上，在图3(a)的纸面的左右方向大致靠左，形成有其一部分被去除为俯视大致正方形状的去除区域47。
该去除区域47配置有栅极焊盘48。栅极焊盘48与源极焊盘46之间设有间隔，它们相互绝缘。
图4是本发明的第二实施方式所涉及的半导体装置的示意剖视图，表示沿图3(b)的切断线IV-IV的切断面。
参照图4说明半导体装置41的剖面构造。半导体装置41具备N+型(例如，浓度为1e18～1e21cm-3)的SiC基板42。该SiC基板42的表面49(上表面)为Si面，其背面50(下表面)为C面。
在SiC基板42上层叠由比SiC基板42低浓度的N-型(例如，浓度为1e15～1e17cm-3)的SiC构成的外延层51。作为半导体层的外延层51利用所谓的外延成长而形成在SiC基板42上。在Si面即表面49上形成的外延层51使Si面作为成长主面成长。因此，利用成长形成的外延层51的表面52与SiC基板42的表面49同样为Si面。
在外延层51的表面52侧(Si面侧)，P型的基体区域53在大范围内形成为井状，其浓度例如为1e16～1e19cm-3。此外，在外延层51中，基体区域53的SiC基板42侧(C面侧)的区域成为原样维持外延成长后的状态的N型的漏极区域54(漂移区域)。
在基体区域53内，在其表面52侧的大致整个区域形成有N+型(例如，浓度为1e18～1e21em-3)的源极区域55、在比该源极区域55靠SiC基板42侧(下方)形成有P+型(例如，浓度为1e18～1e21em-3)的基体接触区域56。多个基体接触区域56形成为矩阵状。
而且，源极沟槽45以贯通各个基体接触区域56的方式形成为与基体接触区域56相同数量，并以包围形成有源极沟槽45的各基体接触区域56的方式形成格子状的栅极沟槽43。由此，在外延层51形成有多个分别作为场效应管起作用的晶胞44。即，晶胞44中，基体接触区域56形成为包围源极沟槽45，进而以包围该基体接触区域56的方式形成基体区域53。而且，基体区域53的与基体接触区域56侧的相反侧露出于栅极沟槽43的侧面。此外，晶胞44中，栅极沟槽43的深度方向为栅极长度方向，与该栅极长度方向正交的各晶胞44的周向为栅极宽度方向。
源极沟槽45及栅极沟槽43中，该两者从外延层51的表面52贯通基体区域53而到达漏极区域54，在该实施方式中，他们的深度相同。此外，源极沟槽45的侧面59与栅极沟槽43的侧面57的距离D1例如为0.5～3μm。只要距离D1在该范围内，能够抑制导通各晶胞44时的电阻值(通态电阻)的上升，并能够缓和栅极沟槽43的底部的电场。
栅极沟槽43中，其底部的与栅极宽度正交的方向(与相邻的晶胞44的对置方向)的两端角部61向漏极区域54侧弯曲，而形成为相互对置的侧面57与底面58经由弯曲面而连续的剖面U字状。进而，源极沟槽45也与栅极沟槽43同样为相互对置的侧面59和底面60经由弯曲面连续的剖面U字状。由此，关断晶胞44时，能够使施加于栅极沟槽43的底部的两端角部61的电场向两端角部61以外的部分分散，因此能够抑制后述的栅极绝缘膜63的底面58上的部分(绝缘膜底部64)的绝缘破坏。
在漏极区域54中，从栅极沟槽43的底面到其厚度方向中途部的部分形成有作为注入层的注入活性层62，该注入层由P型杂质(例如，B(硼)、Al(铝)等)的注入而形成。注入活性层62形成为在俯视中与栅极沟槽43重合的格子状，且宽度比相邻的晶胞44间的距离窄的形状。在本实施方式中，注入活性层62的深度例如为0.1～0.5μm。
该注入活性层62为电阻值比外延层51的周围区域(例如漏极区域54)高的高电阻层，其电阻值例如为数十k～数百kΩ／□。此外，注入活性层62的P型杂质浓度例如为1e16～1e21cm-3。
在栅极沟槽43的内面以覆盖其整个区域的方式形成有栅极绝缘膜63。栅极绝缘膜63由含有氮氧化膜、例如通过使用了含有氮及氧的气体的热氧化来形成的氮氧化硅膜构成。栅极绝缘膜63中的含氮量(氮浓度)例如为0.1～10％。
该栅极绝缘膜63中，栅极沟槽43的底面58上的部分(绝缘膜底部64)的厚度T4比栅极沟槽43的侧面57上的部分(绝缘膜侧部65)的厚度T3小，厚度T4相对于厚度T3的比(厚度T4／厚度T3)为0.3～1.0，优选0.5～1.0。此外，两者厚度的具体大小，例如厚度T3为300～1000，厚度T4为150～500。只要绝缘膜侧部65的厚度T3在上述范围内，则能够以适当的栅极导通电压使半导体装置41工作，并能实现有效的晶体管工作。
而且，通过由掺杂有高浓度的N型杂质的多晶硅材料来填满栅极绝缘膜63的内侧，在栅极沟槽43内埋设栅电极66。
在外延层51上层叠有由SiO2构成的层间绝缘膜67。在层间绝缘膜67及栅极绝缘膜63形成有使各晶胞44的源极沟槽45及源极区域55的表面露出的接触孔68。
在层间绝缘膜67上形成有源极配线69。源极配线69经由各接触孔68一并进入所有的晶胞44的源极沟槽45，在各晶胞44中，从源极沟槽45的底侧依次与漏极区域54、基体接触区域56及源极区域55接触。即，源极配线69对于所有的晶胞44成为共用的配线。而且，在该源极配线69上形成有层间绝缘膜(未图示)，源极配线69经由该层间绝缘膜(未图示)与源极焊盘46(参照图3(a))电连接。另一方面，栅极焊盘48(参照图3(a))经由围绕在该层间绝缘膜(未图示)上的栅极配线(未图示)而与栅电极66电连接。
此外，源极配线69从与外延层51的接触侧起依次具有多晶硅层70、中间层71及金属层72。
多晶硅层70是使用掺杂有杂质的掺杂多晶硅而形成的掺杂层，例如为以1e19～1e21cm-3的高浓度掺杂了杂质的高浓度掺杂层。作为将多晶硅层70形成为掺杂层(包括高浓度掺杂层)时的杂质，可以使用N(氮)、P(磷)、As(砷)等N型杂质、Al(铝)、B(硼)等P型杂质。此外，多晶硅层70的厚度例如为5000～10000。
此外，在该实施方式中，多晶硅层70以覆盖在接触孔68内露出的晶胞44的表面整个区域的方式形成，在源极沟槽45内与漏极区域54、基体接触区域56及源极区域55接触。
源极配线69的与漏极区域54、基体接触区域56及源极区域55接触的接触层使用多晶硅，从而能够使源极配线69与作为高浓度的杂质区域的基体接触区域56及源极区域55的两者欧姆接合。另一方面，对于低浓度的漏极区域54，能够形成接合障壁比半导体装置41中内在的主体二极管73(由基体区域53与漏极区域54的接合而形成的PN二极管)的扩散电位低的异质外延结接合。
然而，当电流流过半导体装置41中内在的主体二极管73时，从基体区域53向漏极区域54移动的正孔(hole：空穴)在漏极区域54内与电子再结合，由于此时产生的结合能，有时外延层51中SiC结晶的缺欠在面内扩大。由于该结晶缺欠的电阻值高，因此若结晶缺欠向栅极沟槽43侧扩大，则结晶缺欠妨碍通常的晶体管工作，有通态电阻上升之虞。
与此相反，如本实施方式，只要利用多晶硅层70与漏极区域54的接触而形成异质外延结接合，即使源极-漏极间施加逆电压，变成电流在上述主体二极管73中流动的状态，也能够使电流优先流过比主体二极管73侧更靠异质外延结接合侧。其结果，能够防止SiC的结晶缺欠的放大，并抑制通态电阻的上升。
中间层71层叠在多晶硅层70上，且由含有Ti(钛)的层的单层或具有该层的多个层构成。含有Ti的层可以使用Ti、TiN(氮化钛)等来形成。此外，中间层71的厚度例如为200～500nm。
金属层72层叠在中间层71上，例如使用Al(铝)、Au(金)、Ag(银)、Cu(铜)、Mo(钼)、它们的合金及含有他们的金属材料来形成。金属层72成为源极配线69的最表层。此外，金属层72的厚度例如为1～5μm。
作为如上述的多晶硅层70、中间层71及金属层72的组合，具体来说，可以例示依次层叠Poly-Si(多晶硅层70)、Ti(中间层71)、TiN(中间层71)及Al(金属层72)的层叠构造(Poly-Si／Ti／TiN／Al)。
在SiC基板42的背面50，以覆盖其整个区域的方式形成有漏电极74。该漏电极74对于所有的晶胞44成为共用的电极。作为漏电极74可以例示例如从SiC基板42侧起依次层叠有Ti及Al的层叠构造(Ti／Al)。
在源极焊盘46(源极配线69)与漏电极74之间(源极-漏极间)产生规定的电位差的状态下，通过对栅极焊盘48施加规定的电压(栅极阈值电压以上的电压)，利用来自栅电极66的电场，在基体区域53的与栅极绝缘膜63的界面附近形成通道。由此，源极配线69与漏电极74之间流过电流，VDMOSFET成为导通状态。
图5A～图5U是用于以工序顺序说明图4所示的半导体装置的制造方法的示意剖视图。
首先，如图5A所示，利用CVD(Chemical Vapor Deposition：化学气相成长)法、LPE(Liquid Phase Epitaxy：液相外延)法、MBE(Molecular Beam Epitaxy：分子线外延)法等外延成长法，在SiC基板42的表面49(Si面)上，掺杂杂质的同时使SiC结晶成长。由此，在SiC基板42上形成N-型的外延层51。
接着，如图5B所示，P型杂质从外延层51的表面52注入到外延层51的内部。此时的注入条件根据P型杂质的种类而不同，例如，加速能为200～3000keV。
接下来，如图5C所示，利用CVD法，在外延层51上形成由SiO2构成的掩模75。接着，通过光致抗蚀剂(未图示)来蚀刻掩模75，从而在应形成基体接触区域56的区域图案化为具有开口76的图案。形成开口76后，P型杂质从外延层51的表面52注入到外延层51的内部。此时的注入条件根据P型杂质的种类而不同，例如，加速能为30～400keV。注入P型杂质后，除去掩模75。
接下来，如图5D所示，N型杂质从外延层51的表面52注入到外延层51的内部。此时的注入条件根据N型杂质的种类而不同，例如，加速能为30～400keV。
接下来，如图5E所示，利用CVD法、热氧化法等，在外延层51的表面52整个区域形成由SiO2构成的掩模77。而且，掩模77也可利用CVD法由SiN等来形成。接着，通过光致抗蚀剂(未图示)来蚀刻掩模77，由此在应形成栅极沟槽43及源极沟槽45的区域图案化为具有开口78的图案。形成开口78后，例如包含SF6(六氟化硫)及O2(氧)的混合气体(SF6／O2气体)、包含SF6、O2及HBr(溴化氢)的混合气体(SF6／O2／HBr气体)经由开口78向外延层51的表面52射入。由此，外延层51从表面52(Si面)被干蚀刻，栅极沟槽43及源极沟槽45同时形成。同时，在外延层51上形成多个晶胞44。
接下来，如图5F所示，利用使用了O2的热氧化法(干氧化)，栅极沟槽43的内面及源极沟槽45的内面被氧化。由此，形成阻挡膜79。而且，该阻挡膜79的厚度有时在整体上并不相同，但在图5F～图5I中，为了方便，表示阻挡膜79具有相同厚度的情况。
接着，如图5G所示，利用CVD法，与用于形成栅极沟槽43及源极沟槽45的掩模77的材料(SiO2)不同的材料即多晶硅材料在外延层51上堆积直到覆盖阻挡膜79的表面整个区域及掩模77的表面整个区域为止。由此，在阻挡膜79上及掩模77上形成保护掩模80。保护掩模80的厚度例如控制在0.1～0.5μm。
接下来，如图5H所示，保护掩模80从外延层51的上方被蚀刻。在将保护掩模80的源极沟槽45的底面60上的部分掩盖的状态下进行回蚀，并持续进行到由阻挡膜79及掩模77使蚀刻停止为止。由此，仅保护掩模80的栅极沟槽43的底面58上的部分被除去，而保护掩模80的覆盖栅极沟槽43的侧面57及源极沟槽45的底面60及侧面59的部分残留下来。
接着，如图5I所示，经由阻挡膜79从栅极沟槽43的底面58向外延层51的内部注入P型杂质。此时的注入条件根据P型杂质的种类而不同，例如加速能为30～400keV。
接着，如图5J所示，利用湿蚀刻，除去保护掩模80，接着除去掩模77及阻挡膜79。
然后，如图5K所示，在外延层51的表面52整个区域形成有机材料膜81。有机材料膜81为含有碳的材料，例如，可以应用作为光致抗蚀剂使用的有机材料(例如，聚酰亚胺等)等。此种有机材料膜81例如使用旋涂机等来形成。
形成有机材料膜81后，将SiC基板42装入电阻加热炉82。作为电阻加热炉82，只要是能够确保设置被加热体的电阻加热炉82内的气密性，并且能够向电阻加热炉82内导入各种气体的装置即可，没有特别限制，其加热方式可以是直接加热方式、间接加热方式的任一个。
而且，在SiC基板42设置在电阻加热炉82内的状态下，向电阻加热炉82内导入惰性气体(例如，N2、Ar等)，并且对电阻加热炉82进行升温控制(第一升温控制)。
该第一升温控制中，如图6所示，加热温度控制为例如经过35～45分钟从100℃上升到1000℃，上升后，例如，以1000℃保持(第一温度保持)加热温度5～10分钟。利用该升温及温度保持，有机材料膜81中碳以外的元素蒸发，如图5L所示，有机材料膜81改性为碳膜83。因此，外延层51的表面52的整个区域被碳膜83覆盖。
接着，将电阻加热炉82内原样保持惰性气氛，进一步升温控制(第二升温控制)电阻加热炉82。
该第二升温控制中，如图6所示，加热温度控制为例如经过30～60分钟从1000℃上升到1600℃。上升后，例如以1600℃保持(第二温度保持)加热温度5～10分钟。通过该升温及温度保持，注入到外延层51的表层部的各个N型杂质及P型杂质的离子被活性化，如图5M所示，根据注入的部位，分别形成基体区域53、源极区域55、基体接触区域56。此外，在外延层51的基层部形成原样维持外延成长后的状态的漏极区域54。
接下来，将电阻加热炉82内原样维持惰性气氛，降温控制电阻加热炉82。
在降温控制中，如图6所示，加热温度被限制(降温限制)为例如经过15～30分钟从1600℃下降到1300℃。降温后，将加热温度保持(第三温度保持)在1300℃状态下，向电阻加热炉82内例如导入含氮、氧气体5～10分钟。通过含氮、氧气体的导入，如图5N所示，碳膜83与气体中的氧反应而被氧化除去。作为导入的含氮、氧气体，可以使用至少含有N2O(一氧化二氮)的气体，也可含有NO(一氧化氮)。进而N2O气体以相对于导入的气体的总流量为30％以下、优选1～30％的流量比来供给。
然后，以相同流量向电阻加热炉82内导入含氮、氧气体，进而，例如，以1300℃保持(第四温度保持)加热温度200～240分钟。由此，外延层51的表面52被氧化，如图5O所示，形成覆盖表面52整个区域的氮氧化硅膜(栅极绝缘膜63)。
形成栅极绝缘膜63后，再次向电阻加热炉82内导入惰性气体(例如，N2、Ar等)，并且加热温度控制为从1300℃下降到300℃。降温后，将SiC基板42从电阻加热炉82取出。
接下来，如图5P所示，利用CVD法，从外延层51的上方堆积掺杂后的多晶硅材料84。多晶硅材料84的堆积至少持续到填满栅极沟槽43及源极沟槽45。
然后，如图5Q所示，将堆积的多晶硅材料84回蚀(etch back)到回蚀面与外延层51的表面52成为齐面为止。
接着，如图5R所示，仅残存在源极沟槽45内的多晶硅材料84通过干蚀刻被除去。由此，形成由残存在栅极沟槽43内的多晶硅材料84构成的栅电极66。
接下来，如图5S所示，利用CVD法，在外延层51上层叠由SiO2构成的层间绝缘膜67。
而且，如图5T所示，层间绝缘膜67及栅极绝缘膜63连续并被图案化，由此接触孔68形成于层间绝缘膜67及栅极绝缘膜63。
接下来，如图5U所示，利用CVD法，将多晶硅材料堆积到填满接触孔68为止。之后，向堆积的多晶硅材料注入N型或P型杂质。此时的注入条件根据杂质的种类而不同，但例如加速能为10～100keV。然后，例如以900℃进行20分钟的杂质扩散。由此，形成掺杂有高浓度杂质的多晶硅层70。接下来，利用溅射法、蒸镀法等方法，在多晶硅层70的表面依次堆积Ti及TiN，形成中间层71。接着，利用溅射法、蒸镀法等方法，在中间层71的表面堆积Al等金属，形成金属层72。由此，形成源极配线69。接下来，在SiC基板42的背面50形成漏电极74。
之后，通过形成层间绝缘膜(未图示)、源极焊盘46、栅极焊盘48等，得到图4所示的半导体装置41。
如上所述，根据该半导体装置41，与第一实施方式的半导体装置1同样地，从由SiC构成的外延层51的表面52(Si面)挖下形成栅极沟槽43。因此，栅极沟槽43的内面氧化(参照图5O)在具有Si面的底面58的氧化率及与Si面正交的面即侧面的氧化率满足关系式：底面58的氧化率／侧面57的氧化率＜0的条件下进行。
而且，根据上述的制造方法，栅极沟槽43的内面的氧化不是使用了氧气的热氧化(干氧化)或使用了水蒸气(H2O)的热氧化(湿氧化)，而是通过使用含有氮、氧气体的热氧化来进行。进而，在栅极沟槽43的底面58的正下方形成有注入了P型杂质的注入活性层62。因此，与由干氧化或湿氧化来形成栅极绝缘膜63的情况相比，能够增大底面58的氧化率相对于侧面57的氧化率的比(底面58的氧化率／侧面57的氧化率)。
而且，如此形成的栅极绝缘膜63中，绝缘膜底部64的厚度T4相对于绝缘膜侧部65的厚度T3的比(厚度T4／厚度T3)为0.3～1.0的范围。
也就是说，即使将绝缘膜底部64的厚度T4增大到能够抑制绝缘破坏的程度，因为(厚度T4／厚度T3)的下限为0.3，因此能够抑制绝缘膜侧部65的厚度T3的过度的增大。另一方面，因为上限为1.0，因此，当将绝缘膜底部64的厚度T4设计为适当的大小时，绝缘膜侧部65的厚度T3不会过度变小。其结果，通过适当地设计绝缘膜底部64的厚度T4，能够抑制绝缘膜侧部65的厚度T3的增大，并且抑制绝缘膜底部64的绝缘破坏。
此外，栅极绝缘膜63由使用了含氮气体的热氧化而形成的氮氧化硅膜构成，因此，能够提高VDMOSFET的通道移动度。
此外，由于在栅极沟槽43的正下方形成注入活性层62，因此能够增大注入活性层62与外延层51之间形成的能量障壁。因此，能够使电流难以流到注入活性层62。其结果，能够抑制电场向栅极沟槽43的底面58集中。
此外，在由栅极沟槽43包围的各个晶胞44的中央形成源极沟槽45，因此能够抑制栅极沟槽43的两端角部61附近的等电位线的密集。其结果，能够缓和施加于栅极沟槽43的底部的两端角部61的电场，因此能够抑制绝缘膜底部64的绝缘破坏。
而且，如图7所示的半导体装置85，源极沟槽45也可比栅极沟槽43深。由此，能够进一步缓和施加于栅极沟槽43的底部的两端角部61的电场。
此外，在半导体装置41中，源极配线69在与源极区域55及基体接触区域56的接触部分具有多晶硅层70，因此，能够使源极配线69相对于作为高浓度的杂质区域的基体接触区域56及源极区域55的两者欧姆接合。
因此，在半导体装置41的制造时，与仅由Al等金属构成的层直接与杂质区域接触的情况不同，可以省略在外延层51的表面52形成Ni层的工序，进而，可以省略将此种Ni层硅化物化的工序。从而，能够防止在外延层51的表面52产生碳层。
其结果，能够抑制源极配线69与外延层51之间的层剥离。从而，可以提高源极配线69的连接可靠性。
此外，进入源极沟槽45而与漏极区域54、基体接触区域56及源极区域55接触的层(多晶硅层70)由覆盖性优良的多晶硅构成，因此能够提高源极配线69的覆盖性。其结果，能够进一步提高源极配线69的连接可靠性。
此外，在多晶硅层70与金属层72之间设置由Ti层及TiN层的层叠构造构成的中间层71。含有Ti的材料对于多晶硅材料及金属材料的任一个都具有优良的密接性。因此，能够提高多晶硅层70与金属层72的密接性。其结果，能够进一步提高源极配线69的连接可靠性。
进而，在金属层72含有Al的情况下，TiN层能够用作为用于防止Al从金属层72向多晶硅层70扩散的阻隔层，因此能够防止多余的Al向多晶硅层70扩散。其结果，能够使多晶硅层70的杂质浓度稳定，所以能够使多晶硅层70的电阻值稳定。
接下来，表示涉及利用了电阻加热炉的SiC半导体装置的制造方法的发明的实施方式。
图8是平面栅极型的半导体装置的示意剖视图。
半导体装置101具有平面栅极型VDMOSFET的晶胞配置成矩阵状的构造。而且，图8中表示多个晶胞中的一部分。
半导体装置101具备构成半导体装置101的基体的N+型的SiC基板102。SiC基板102的表面121层叠有由掺杂有比SiC基板102低浓度的N型杂质的SiC(Silicon Carbide：碳化硅)构成的、N-型的外延层103。外延层103的表面131例如由SiC的(0001)面构成。
在外延层103形成有原样维持了外延成长后的状态的N型的漏极区域104。
此外，在外延层103的表层部形成有P型的基体区域105。图8中虽未图示，但基体区域105空开一定的间隔而形成多个，他们呈相互平行，在同一方向(与图8的纸面垂直的方向)上延伸，例如，配置为条状、矩阵状(行列状)。而且，在相互相邻的基体区域105之间，漏极区域104露出。
在基体区域105的表层部，距其周缘空开间隔地形成有N+型的源极区域106。
此外，在外延层103的表面131形成有跨过漏极区域104、基体区域105及源极区域106的栅极绝缘膜107。栅极绝缘膜107由SiO2构成。
而且，在栅极绝缘膜107上形成有由掺杂了高浓度N型杂质的多晶硅构成的栅电极108。栅电极108隔着栅极绝缘膜107与漏极区域104、基体区域105及源极区域106对置。
在外延层103上层叠由SiO2构成的层间绝缘膜109。在层间绝缘膜109上形成有源极配线111。源极配线111经由形成于层间绝缘膜109的接触孔110而与基体区域105及源极区域106电连接。
栅极配线112经由形成于层间绝缘膜109的接触孔(未图示)而与栅电极108电连接。
在SiC基板102的背面形成有漏电极113。
将源极配线111接地，对漏电极113施加适当大小的正电压，并控制栅电极108的电位时，利用来自栅电极108的电场，能够在基体区域105的与栅极绝缘膜107的界面附近形成通道。由此，能够使电流在源极配线111与漏电极113之间流过。
图9A～图9L是说明图8的半导体装置的制造方法的示意剖视图。
首先，如图9A所示，利用外延成长法，在SiC基板102的表面121形成外延层103。此时、SiC基板102的成长主面(表面121)为(0001)面。由于SiC基板102的表面121为(0001)面，由此在SiC基板102上通过外延成长而形成的外延层103也将(0001)面作为主面而形成。因此，与SiC基板102的表面121平行的外延层103的表面131成为(0001)面。
接下来，利用公知的光刻技术，在外延层103的表面131，在与应形成基体区域105的区域对置的部分形成具有开口115的光致抗蚀剂114。而且，从光致抗蚀剂114上向外延层103的表面131射入P型杂质的离子(例如，硼离子)。由此，如图9B所示，P型杂质注入到从外延层103的开口115露出的部分的表层部。
接着，利用公知的光刻技术，在外延层103的表面131，在与应形成源极区域106的区域对置的部分形成具有开口117的光致抗蚀剂116。而且，从光致抗蚀剂116上向外延层103的表面131射入N型杂质的离子(例如，砷离子)。由此，如图9C所示，N型杂质注入到从外延层103的开口117露出的部分的表层部(比P型杂质的注入部位靠表面131侧)。
杂质离子向外延层103的表层部注入后，如图9D所示，外延层103的表面131整个区域形成有机材料膜118。有机材料膜118为含碳(碳素)的材料，例如，可以应用作为光致抗蚀剂使用的有机材料(例如，聚酰亚胺等)等。此种有机材料膜81例如使用旋涂机等来形成。
形成有机材料膜118后，将SiC基板102装入电阻加热炉122。作为电阻加热炉122，只要是能够确保设置被加热体的电阻加热炉122内的气密性，并且能够向电阻加热炉122内导入各种气体的装置即可，没有特别限制，其加热方式可以是直接加热方式、间接加热方式的任一个。
而且，在SiC基板102设置在电阻加热炉122内的状态下，向电阻加热炉122内导入惰性气体(例如，N2、Ar等)，并且对电阻加热炉122进行升温控制(第一升温控制)。
该第一升温控制中，如图6所示，加热温度控制为例如经过35～45分钟从100℃上升到1000℃，上升后，例如，以1000℃保持(第一温度保持)加热温度5～10分钟。利用该升温及温度保持，有机材料膜118中碳以外的元素蒸发，如图9E所示，有机材料膜118改性为碳膜119。因此，外延层103的表面131的整个区域被碳膜119覆盖。
接着，将电阻加热炉122内原样保持惰性气氛，进一步升温控制(第二升温控制)电阻加热炉122。
该第二升温控制中，如图6所示，加热温度控制为例如经过30～60分钟从1000℃上升到1600℃。上升后，例如以1600℃保持(第二温度保持)加热温度5～10分钟。通过该升温及温度保持，注入到外延层103的表层部的N型杂质及P型杂质的离子被活性化，如图9F所示，在外延层103的表层部形成基体区域105及源极区域106。此外，在外延层103的基层部形成与基体区域105分离且原样维持外延成长后的状态的漏极区域104。
接下来，将电阻加热炉122内原样维持为惰性气氛，电阻加热炉122被降温控制。
降温控制中，如图6所示，加热温度被限制(降温限制)为例如经过15～30分钟从1600℃下降到1300℃。降温后，将加热温度保持(第三温度保持)在1300℃状态下，例如向电阻加热炉122内导入含氧气体5～10分钟。通过含氧气体的导入，如图9G所示，碳膜119与含氧气体中的氧反应而被氧化除去。其中，作为导入到电阻加热炉122内的含氧气体，优选使用含氧及氮的气体，具体来说，可以使用含有NO(一氧化氮)、N2O(一氧化二氮)等气体。
然后，向电阻加热炉122内导入含氧气体，进而，例如，以1300℃将加热温度保持(第四温度保持)200～240分钟。由此，外延层103的表面131被氧化，如图9H所示，形成覆盖表面131整个区域的氧化膜120。
形成氧化膜120后，再次向电阻加热炉122内导入惰性气体(例如，N2、Ar等)，并且加热温度控制为从1300℃下降到300℃。降温后，将SiC基板102从电阻加热炉122取出。
接下来，利用溅射法，使导电材料成膜。而且，利用公知的光刻及蚀刻技术，将导电材料图案化，如图9I所示，在氧化膜120上形成栅电极108。
然后，如图9J所示，利用CVD(Chemical Vapor Deposition：化学气相成长)法，在外延层103上层叠层间绝缘膜109。
而且，利用公知的光刻技术及蚀刻技术，如图9K所示，在层间绝缘膜109及氧化膜120形成接触孔110。氧化膜120的残存的部分成为栅极绝缘膜107。
接下来，利用溅射法，在外延层103上使导电材料成膜。导电材料填满接触孔110且以在层间绝缘膜109上形成薄膜的方式附着(堆积)。而且，利用公知的光刻技术及蚀刻技术，将层间绝缘膜109上的导电材料图案化。由此，如图9L所示，形成源极配线111。此外，形成与栅电极108电连接的栅极配线112。进而，在SiC基板102的背面形成漏电极113。
经过以上的工序，得到图8所示的半导体装置101。
根据上述的制造方法，在形成有机材料膜118后，利用电阻加热炉122的第一升温控制，加热电阻加热炉122内的有机材料膜118而改性为碳膜119，在外延层103的表面131形成碳膜119。
形成碳膜119后，将电阻加热炉122内原样维持为惰性气氛，利用电阻加热炉122的第二升温控制，加热外延层103，从而外延层103内的N型杂质及P型杂质的离子被活性化。
而且，将电阻加热炉122内原样维持为惰性状态下，执行降温控制(例如，从1600℃向1300℃降温)。然后，在以1300℃保持(第三温度保持)加热温度的状态下，导入含氧气体例如5～10分钟。由此，碳膜119被氧化除去，外延层103的表面131露出。
除去碳膜119后，接下来向电阻加热炉122内导入含氧气体，同时温度保持(第四温度保持)电阻加热炉122，从而露出的表面131被氧化而形成氧化膜120。
在用于离子活性的加热(第二升温控制)之前，在外延层103的表面131形成碳膜119，因此外延层103的加热时，能够防止从表面131脱Si。因此，能够抑制外延层103的表面131的皲裂，并能够维持表面131的平坦性。其结果，能够使外延层103与栅极绝缘膜107的界面光滑，因此能够提高半导体装置101的通道移动度。
进而，能够在一个电阻加热炉122内连续进行由如下工序构成的四个工序，即：对有机材料膜118进行加热而改性为碳膜119的工序(第一升温控制)、对外延层103进行加热而使离子活性化的工序(第二升温控制)、利用含氧气体将碳膜119氧化除去的工序(降温限制控制及第三温度保持)及使SiC层的表面氧化而形成氧化膜的工序(第四温度保持)。因为不另外需要用于除去碳膜的装置等，能够抑制装置成本的增加。并且，因为使用电阻加热炉122，所以能够精密且简单地执行第一升温控制、第二升温控制、降温限制控制及第三温度保持、以及第四温度保持。
此外，形成氧化膜120的外延层103的表面131为(0001)面，且导入加热炉内的含氧气体为含有氧及氮的气体。
例如，在利用O2气体、H2O气体(水蒸气)及N2O气体，使SiC层的(0001)面氧化而形成氧化膜的情况下，具有该SiC层的MOSFET的通道移动度例如分别为1～5cm2／V·s、5～15cm2／V·s及15～25cm2／V·s，N2O气体的情况下通道移动度最好。
而且，在该实施方式的半导体装置101中，利用NO气体或N2O气体使外延层103的(0001)面(表面131)氧化而形成氧化膜120，因此能够进一步提高半导体装置101的通道移动度。
实施例
下面，基于实施例及比较例来说明本发明，但本发明并非由下述的实施例来限定。
实施例1(N2O氧化)
首先，在晶片状的SiC基板(Cree社制)的Si面，掺杂N型杂质的同时使SiC结晶成长，形成由SiC构成的外延层。接下来，在外延层的表面(Si面)形成规定图案的SiO2掩模，并通过该SiO2掩模，将SF6／O2气体向外延层的表面入射，由此形成沟槽。
接下来，将SiC基板搬入扩散炉，将扩散炉内加热到1275℃的状态下，供给3小时N2O气体。由此，使沟槽内面氧化而形成氧化膜。
此外，将N2O气体的供给时间(氧化时间)设为8小时及12小时的情况的氧化膜也由与上述同样的操作来形成。
比较例1(干氧化)
到形成沟槽的工序为止，进行与实施例1同样的工序。形成沟槽后，将SiC基板搬入扩散炉，将扩散炉内加热到1150℃的状态下，供给4小时O2气。由此，使沟槽内面氧化而形成氧化膜。
此外，将O2气的供给时间(氧化时间)设为6小时及8小时的情况的氧化膜也由与上述同样的操作来形成。
比较例2(湿氧化)
到形成沟槽的工序为止，进行与实施例1同样的工序。形成沟槽后，将SiC基板搬入扩散炉，将扩散炉内加热到1275℃的状态下，供给15分钟水蒸气(H2O气体)。由此，使沟槽内面氧化而形成氧化膜。
此外，将H2O气体的供给时间(氧化时间)设为25分钟及35分钟的情况的氧化膜也由与上述同样的操作来形成。
1)氧化膜的厚度测定
将由实施例1及比较例1～2形成的各氧化膜的厚度按沟槽侧面上的部分及沟槽底面上的部分进行测定。并将结果表示在图10(a)～(c)中(图10(a)：实施例1、图10(b)：比较例1、图10(c)：比较例2)。
2)氧化膜的厚度比
使用图10(a)～(c)所示的各氧化膜的厚度，计算出氧化膜的底面上的部分的厚度相对于侧面上的部分的厚度之比(底面／侧面)。结果表示在图10(a)～(c)中。
根据图10(a)可知，氧化膜的底面上的部分的厚度相对于侧面上的部分的厚度之比(底面／侧面)按照供给时间为：约0.54(3小时)、0.46(8小时)、0.48(12小时)。
此外，图10(b)可知，氧化膜的底面上的部分的厚度相对于侧面上的部分的厚度之比(底面／侧面)按照供给时间为：约0.20(4小时)、0.20(6小时)、0.19(8小时)。
此外，图10(c)可知，氧化膜的底面上的部分的厚度相对于侧面上的部分的厚度之比(底面／侧面)按照供给时间为：约0.23(15分钟)、0.21(25分钟)、0.22(35分钟)。
以上，说明了本发明的实施方式，但本发明也可由其他的方式来实施。
例如，也可采用颠倒了半导体装置1的各半导体部分的导电型的结构。即，半导体装置1、41、85中，也可是P型的部分为N型，N型的部分为P型。
此外，源极配线17、69及漏极配线23(漏电极74)也可以是将镍(Ni)、钛(Ti)硅化物化后的层与上述的金属层的层叠构造。
本发明的实施方式只不过是用于明确本发明的技术的内容所用的具体例，本发明不应限定于这些具体例来解释，本发明的精神及范围仅由权利要求的范围来限定。
本申请对应于2008年12月25日向日本专利厅提出的特愿2008-330318号、2008年12月26日向日本专利厅提出的特愿2008-334480号及2009年12月24日向日本专利厅提出的特愿2009-293362号，并将上述申请的全部公开引用到此处。

Claims (25)

1.一种半导体装置，其中，
包括：半导体层，其具有表面且由SiC构成；
源极区域，其形成于所述半导体层，且形成所述半导体层的所述表面；
基体区域，其形成于所述半导体层，且从所述半导体层的背面侧与所述源极区域相接；
漏极区域，其形成于所述半导体层，且从所述半导体层的所述背面侧与所述基体区域相接；
栅极沟槽，其从所述半导体层的所述表面挖下而贯通所述源极区域及所述基体区域，且其最深部到达所述漏极区域；
栅极绝缘膜，其形成于所述栅极沟槽的内面上，包括在所述栅极沟槽的底面配置的底部和在所述栅极沟槽的侧面配置的侧部，所述底部和所述侧部的厚度之比为0.3～1.0；
栅电极，其经由所述栅极绝缘膜而埋设于所述栅极沟槽；
源极配线，其以与所述源极区域相接的方式形成于所述半导体层上，具有包括所述半导体层上的第一源极层和所述第一源极层上的第二源极层的层叠构造，所述第一源极层和所述第二源极层由相互不同的导电性物质构成；
漏极配线，其以与所述漏极区域相接的方式形成于所述半导体层上，具有包括所述半导体层上的第一漏极层和所述第一漏极层上的第二漏极层的层叠构造，所述第一漏极层和所述第二漏极层由相互不同的导电性物质构成。
2.根据权利要求1所述的半导体装置，其中，
还包括从所述半导体层的所述表面挖下的源极沟槽，
所述第一源极层沿着所述源极沟槽的侧面和底面设置。
3.根据权利要求1所述的半导体装置，其中，
在所述第一源极层和所述半导体层之间及/或所述第一漏极层和所述半导体层之间选择性地形成欧姆接触。
4.根据权利要求1所述的半导体装置，其中，
在所述第一源极层和所述半导体层之间及/或所述第一漏极层和所述半导体层之间选择性地形成非欧姆接触。
5.根据权利要求1所述的半导体装置，其中，
所述第二源极层及/或所述第二漏极层由Al构成。
6.根据权利要求1所述的半导体装置，其中，
所述源极配线及/或所述漏极配线在所述第一源极/漏极层和所述第二源极/漏极层的各自之间还具有中间层。
7.根据权利要求6所述的半导体装置，其中，
所述中间层含有Ti。
8.根据权利要求6所述的半导体装置，其中，
所述中间层含有TiN。
9.根据权利要求6所述的半导体装置，其中，
所述中间层具有Ti和TiN的层叠构造。
10.根据权利要求2所述的半导体装置，其中，
所述栅极沟槽和所述源极沟槽具有相同的深度。
11.根据权利要求2所述的半导体装置，其中，
所述源极沟槽比所述栅极沟槽深。
12.根据权利要求2所述的半导体装置，其中，
所述源极区域是N+型源极区域，
所述漏极区域是N型漏极区域，
所述基体区域具有：形成所述栅极沟槽的所述侧面的P型区域；形成所述源极沟槽的所述侧面且具有比所述P型区域高的杂质浓度的P+型区域。
13.根据权利要求12所述的半导体装置，其中，
在所述第一源极层和所述N+型源极区域之间选择性地形成欧姆接触。
14.根据权利要求1所述的半导体装置，其中，
所述第一源极层及/或所述第一漏极层由多晶硅构成。
15.根据权利要求2所述的半导体装置，其中，
所述栅极沟槽在俯视下形成为将所述源极沟槽包围。
16.根据权利要求1所述的半导体装置，其中，
所述源极配线相对于所述半导体层选择性地形成接合障壁比所述半导体装置中内在的基体二极管的扩散电位低的第一接合。
17.根据权利要求16所述的半导体装置，其中，
在所述源极配线和所述半导体层之间选择性地形成非欧姆接触。
18.根据权利要求16所述的半导体装置，其中，
还包括从所述半导体层的所述表面挖下的源极沟槽，
所述栅极沟槽和所述源极沟槽具有相同的深度。
19.根据权利要求16所述的半导体装置，其中，
还包括从所述半导体层的所述表面挖下的源极沟槽，
所述源极沟槽比所述栅极沟槽深。
20.根据权利要求17所述的半导体装置，其中，
还包括从所述半导体层的所述表面挖下的源极沟槽，
所述源极区域是N+型源极区域，
所述漏极区域是N型漏极区域，
所述基体区域具有：形成所述栅极沟槽的所述侧面的P型区域；形成所述源极沟槽的侧面且具有比所述P型区域高的杂质浓度的P+型区域。
21.根据权利要求20所述的半导体装置，其中，
在所述源极配线和所述N+型源极区域之间选择性地形成欧姆接触。
22.根据权利要求16所述的半导体装置，其中，
还包括从所述半导体层的所述表面挖下的源极沟槽，
所述栅极沟槽在俯视下形成为将所述源极沟槽包围。
23.根据权利要求1所述的半导体装置，其中，
所述栅极绝缘膜是通过使用含氮气体的热氧化而形成的氮氧化硅膜，所述栅极绝缘膜的含氮量为0.1～10％。
24.根据权利要求1所述的半导体装置，其中，
所述栅极绝缘膜的所述底部的厚度是
25.根据权利要求1所述的半导体装置，其中，
所述栅极绝缘膜的所述侧部的厚度是
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Families Citing this family (82)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
ATE531076T1 (de) * 2006-09-01 2011-11-15 Nxp Bv Verfahren zur verbesserung der mobilität einer inversionsschicht in einem siliciumcarbid-mosfet
US8188538B2 (en) 2008-12-25 2012-05-29 Rohm Co., Ltd. Semiconductor device and method of manufacturing semiconductor device
JP5588670B2 (ja) 2008-12-25 2014-09-10 ローム株式会社 半導体装置
CN102396070A (zh) * 2009-04-13 2012-03-28 罗姆股份有限公司 半导体装置及半导体装置的制造方法
JP2011134910A (ja) 2009-12-24 2011-07-07 Rohm Co Ltd ＳｉＣ電界効果トランジスタ
JP5616665B2 (ja) * 2010-03-30 2014-10-29 ローム株式会社 半導体装置
IT1401756B1 (it) 2010-08-30 2013-08-02 St Microelectronics Srl Dispositivo elettronico integrato con struttura di terminazione di bordo e relativo metodo di fabbricazione.
IT1401755B1 (it) * 2010-08-30 2013-08-02 St Microelectronics Srl Dispositivo elettronico integrato a conduzione verticale e relativo metodo di fabbricazione.
IT1401754B1 (it) 2010-08-30 2013-08-02 St Microelectronics Srl Dispositivo elettronico integrato e relativo metodo di fabbricazione.
JP5668414B2 (ja) * 2010-11-01 2015-02-12 住友電気工業株式会社 半導体装置の製造方法
JP5694119B2 (ja) * 2010-11-25 2015-04-01 三菱電機株式会社 炭化珪素半導体装置
JP5498431B2 (ja) 2011-02-02 2014-05-21 ローム株式会社 半導体装置およびその製造方法
JP2014099670A (ja) * 2011-02-02 2014-05-29 Rohm Co Ltd 半導体装置およびその製造方法
JP5858933B2 (ja) 2011-02-02 2016-02-10 ローム株式会社 半導体装置
JP5729331B2 (ja) * 2011-04-12 2015-06-03 株式会社デンソー 半導体装置の製造方法及び半導体装置
US8546234B2 (en) * 2011-06-06 2013-10-01 Nanya Technology Corporation Semiconductor process
WO2013001782A1 (ja) 2011-06-27 2013-01-03 パナソニック株式会社 炭化珪素半導体素子及びその製造方法
JP5920970B2 (ja) 2011-11-30 2016-05-24 ローム株式会社 半導体装置
JP2013131512A (ja) * 2011-12-20 2013-07-04 Sumitomo Electric Ind Ltd 半導体装置およびその製造方法
JP5995518B2 (ja) * 2012-05-11 2016-09-21 ローム株式会社 半導体装置および半導体装置の製造方法
JP5811973B2 (ja) 2012-09-12 2015-11-11 住友電気工業株式会社 炭化珪素半導体装置の製造方法
JP6056292B2 (ja) 2012-09-12 2017-01-11 住友電気工業株式会社 炭化珪素半導体装置の製造方法
JP2014056913A (ja) * 2012-09-12 2014-03-27 Sumitomo Electric Ind Ltd 炭化珪素半導体装置
KR102098209B1 (ko) * 2013-02-05 2020-04-08 엘지이노텍 주식회사 에피택셜 웨이퍼 및 그 제조 방법
US9793355B2 (en) * 2012-11-30 2017-10-17 Lg Innotek Co., Ltd. Epitaxial wafer and switch element and light-emitting element using same
US9123798B2 (en) * 2012-12-12 2015-09-01 General Electric Company Insulating gate field effect transistor device and method for providing the same
DE112014001741T8 (de) * 2013-03-29 2016-02-18 Fuji Electric Co., Ltd. Halbleitervorrichtung und Verfahren zum Herstellen der Halbleitervorrichtung
JP6131689B2 (ja) * 2013-04-16 2017-05-24 住友電気工業株式会社 炭化珪素半導体装置の製造方法
JP2014220322A (ja) * 2013-05-07 2014-11-20 株式会社東芝 半導体装置の製造方法及び製造装置
JP6135364B2 (ja) * 2013-07-26 2017-05-31 住友電気工業株式会社 炭化珪素半導体装置およびその製造方法
JP6222771B2 (ja) * 2013-11-22 2017-11-01 国立研究開発法人産業技術総合研究所 炭化珪素半導体装置の製造方法
JP6237408B2 (ja) * 2014-03-28 2017-11-29 住友電気工業株式会社 炭化珪素半導体装置およびその製造方法
DE102014107325B4 (de) * 2014-05-23 2023-08-10 Infineon Technologies Ag Halbleiterbauelement und verfahren zum herstellen eines halbleiterbauelements
JP6479347B2 (ja) * 2014-06-06 2019-03-06 ローム株式会社 ＳｉＣエピタキシャルウェハの製造装置、およびＳｉＣエピタキシャルウェハの製造方法
US20180012974A1 (en) * 2014-11-18 2018-01-11 Rohm Co., Ltd. Semiconductor device and method for manufacturing semiconductor device
RU2665207C1 (ru) * 2014-12-04 2018-08-28 Эксонмобил Апстрим Рисерч Компани Защита неподвижного судна от надвигающегося льда
US9893176B2 (en) 2014-12-26 2018-02-13 Fairchild Semiconductor Corporation Silicon-carbide trench gate MOSFETs
US9466709B2 (en) * 2014-12-26 2016-10-11 Fairchild Semiconductor Corporation Silicon-carbide trench gate MOSFETs
JP6500912B2 (ja) * 2015-01-16 2019-04-17 富士電機株式会社 炭化珪素半導体装置および炭化珪素半導体装置の製造方法
DE102015103067B3 (de) * 2015-03-03 2016-09-01 Infineon Technologies Ag Halbleitervorrichtung mit trenchgatestrukturen in einem halbleiterkörper mit hexagonalem kristallgitter
US10157986B2 (en) * 2015-03-30 2018-12-18 Mitsubishi Electric Corporation Silicon carbide semiconductor device and method for manufacturing same
US10002941B2 (en) * 2015-05-20 2018-06-19 Fairchild Semiconductor Corporation Hybrid gate dielectrics for semiconductor power devices
CN105047542B (zh) * 2015-09-06 2019-05-14 国网智能电网研究院 一种沟槽型碳化硅mosfet功率器件的制造方法
JP6478884B2 (ja) * 2015-09-11 2019-03-06 株式会社東芝 半導体装置
US9780250B2 (en) * 2016-01-14 2017-10-03 Varian Semiconductor Equipment Associates, Inc. Self-aligned mask for ion implantation
JP6472776B2 (ja) 2016-02-01 2019-02-20 富士電機株式会社 炭化珪素半導体装置および炭化珪素半導体装置の製造方法
DE102016226237B4 (de) 2016-02-01 2024-07-18 Fuji Electric Co., Ltd. Siliziumcarbid-halbleitervorrichtung
JP6758097B2 (ja) * 2016-06-10 2020-09-23 株式会社アルバック シリコン酸化層形成方法
KR101988202B1 (ko) * 2016-08-10 2019-06-11 닛산 지도우샤 가부시키가이샤 반도체 장치
TWI700799B (zh) * 2016-10-04 2020-08-01 聯華電子股份有限公司 導電結構、包含導電結構之佈局結構以及導電結構之製作方法
CN110537251B (zh) * 2017-04-25 2023-07-04 三菱电机株式会社 半导体装置
JP7201336B2 (ja) * 2017-05-17 2023-01-10 ローム株式会社 半導体装置
US10431465B2 (en) * 2017-09-18 2019-10-01 Vanguard International Semiconductor Corporation Semiconductor structures and methods of forming the same
JP2019091796A (ja) * 2017-11-14 2019-06-13 トヨタ自動車株式会社 スイッチング素子とその製造方法
JP7062946B2 (ja) * 2017-12-25 2022-05-09 富士電機株式会社 半導体装置および半導体装置の製造方法
JP2020072158A (ja) * 2018-10-30 2020-05-07 ローム株式会社 半導体装置
JP7024688B2 (ja) * 2018-11-07 2022-02-24 株式会社デンソー 半導体装置
CN111384171B (zh) * 2018-12-28 2021-07-23 中国科学院苏州纳米技术与纳米仿生研究所 高沟道迁移率垂直型umosfet器件及其制备方法
CN114174567B (zh) * 2019-03-05 2023-12-15 学校法人关西学院 SiC衬底的制造方法及其制造装置
US12125882B2 (en) 2019-04-19 2024-10-22 Rohm Co., Ltd. SiC semiconductor device
US11393806B2 (en) 2019-09-23 2022-07-19 Analog Devices, Inc. Gallium nitride and silicon carbide hybrid power device
CN111489962B (zh) * 2020-04-17 2023-09-26 重庆伟特森电子科技有限公司 一种厚底沟槽的制备方法
CN111900209A (zh) * 2020-08-26 2020-11-06 璨隆科技发展有限公司 一种沟槽结构碳化硅氧化物场效应管及其制备方法
JP7404204B2 (ja) * 2020-09-18 2023-12-25 株式会社東芝 半導体装置の製造方法
CN114512403B (zh) * 2020-11-16 2023-06-23 苏州东微半导体股份有限公司 半导体器件的制造方法
US11481139B1 (en) 2021-03-31 2022-10-25 Netapp, Inc. Methods and systems to interface between a multi-site distributed storage system and an external mediator to efficiently process events related to continuity
US11550679B2 (en) 2021-03-31 2023-01-10 Netapp, Inc. Methods and systems for a non-disruptive planned failover from a primary copy of data at a primary storage system to a mirror copy of the data at a cross-site secondary storage system
US11709743B2 (en) 2021-03-31 2023-07-25 Netapp, Inc. Methods and systems for a non-disruptive automatic unplanned failover from a primary copy of data at a primary storage system to a mirror copy of the data at a cross-site secondary storage system
US11934670B2 (en) 2021-03-31 2024-03-19 Netapp, Inc. Performing various operations at the granularity of a consistency group within a cross-site storage solution
US11740811B2 (en) 2021-03-31 2023-08-29 Netapp, Inc. Reseeding a mediator of a cross-site storage solution
US11360867B1 (en) 2021-03-31 2022-06-14 Netapp, Inc. Re-aligning data replication configuration of primary and secondary data serving entities of a cross-site storage solution after a failover event
US11409622B1 (en) 2021-04-23 2022-08-09 Netapp, Inc. Methods and systems for a non-disruptive planned failover from a primary copy of data at a primary storage system to a mirror copy of the data at a cross-site secondary storage system without using an external mediator
US11928352B2 (en) 2021-05-05 2024-03-12 Netapp, Inc. Maintaining the benefit of parallel splitting of ops between primary and secondary storage clusters in synchronous replication while adding support for op logging and early engagement of op logging
JP7697313B2 (ja) * 2021-08-17 2025-06-24 富士電機株式会社 炭化珪素半導体装置および炭化珪素半導体装置の製造方法
US11537314B1 (en) 2021-10-07 2022-12-27 Netapp, Inc. Resynchronization of individual volumes of a consistency group (CG) within a cross-site storage solution while maintaining synchronization of other volumes of the CG
US11892982B2 (en) 2021-10-20 2024-02-06 Netapp, Inc. Facilitating immediate performance of volume resynchronization with the use of passive cache entries
CN113990933B (zh) * 2021-10-28 2023-05-26 电子科技大学 一种半导体纵向器件及制备方法
CN114256330B (zh) * 2021-12-22 2023-05-26 电子科技大学 一种超结igbt终端结构
US11907562B2 (en) 2022-07-11 2024-02-20 Netapp, Inc. Methods and storage nodes to decrease delay in resuming input output (I/O) operations after a non-disruptive event for a storage object of a distributed storage system by utilizing asynchronous inflight replay of the I/O operations
CN117525153B (zh) * 2024-01-05 2024-03-19 南京第三代半导体技术创新中心有限公司 倒t型屏蔽结构碳化硅槽栅mosfet器件及其制造方法
CN118610092A (zh) * 2024-06-27 2024-09-06 长飞先进半导体(武汉)有限公司 功率器件及制备方法、功率模块、功率转换电路和车辆
CN119153533A (zh) * 2024-11-18 2024-12-17 珠海格力电子元器件有限公司 Mosfet器件和mosfet器件的制作方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6649973B2 (en) * 2001-03-28 2003-11-18 Rohm Co., Ltd. Semiconductor device and method for manufacturing the same
WO2008023737A1 (en) * 2006-08-24 2008-02-28 Rohm Co., Ltd. Semiconductor device and method for manufacturing the same
CN101174569A (zh) * 2006-10-30 2008-05-07 株式会社电装 制造碳化硅半导体器件的方法
WO2008053627A1 (fr) * 2006-11-02 2008-05-08 Sumitomo Electric Industries, Ltd. Électrode ohmique pour semi-conducteur sic, procédé de fabrication d'une électrode ohmique pour semi-conducteur sic, dispositif semi-conducteur et procédé de fabrication d'un dispositif semi-conducteur

Family Cites Families (145)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
IT1133869B (it) 1979-10-30 1986-07-24 Rca Corp Dispositivo mosfet
US4374455A (en) 1979-10-30 1983-02-22 Rca Corporation Method for manufacturing a vertical, grooved MOSFET
JPS5976467A (ja) * 1982-10-26 1984-05-01 Fujitsu Ltd 半導体装置
JPS60123060A (ja) 1983-12-07 1985-07-01 Hitachi Ltd 半導体装置
JPS60169169A (ja) 1984-02-13 1985-09-02 Fujitsu Ltd 半導体装置の製造方法
US5278099A (en) * 1985-05-13 1994-01-11 Kabushiki Kaisha Toshiba Method for manufacturing a semiconductor device having wiring electrodes
JP2615390B2 (ja) 1985-10-07 1997-05-28 工業技術院長 炭化シリコン電界効果トランジスタの製造方法
JPS63229852A (ja) 1987-03-19 1988-09-26 Fujitsu Ltd 半導体装置
JPH0194672A (ja) 1987-10-07 1989-04-13 Nissan Motor Co Ltd 縦形ｍｏｓｆｅｔ
JPH03163832A (ja) 1989-08-31 1991-07-15 Toshiba Corp 半導体装置
JP2950569B2 (ja) * 1990-03-01 1999-09-20 株式会社東芝 Ｍｏｓ型電界効果トランジスタ
JP3252166B2 (ja) * 1991-04-18 2002-01-28 川崎重工業株式会社 排ガスの処理装置
JP3413876B2 (ja) 1992-07-08 2003-06-09 セイコーエプソン株式会社 半導体装置
JPH06232074A (ja) 1993-02-02 1994-08-19 Nippon Steel Corp 半導体装置及びその製造方法
JP3259485B2 (ja) 1993-12-03 2002-02-25 富士電機株式会社 炭化けい素たて型ｍｏｓｆｅｔ
JPH0864802A (ja) 1994-06-07 1996-03-08 Mitsubishi Materials Corp 炭化珪素半導体装置及びその製造方法
JPH08204179A (ja) 1995-01-26 1996-08-09 Fuji Electric Co Ltd 炭化ケイ素トレンチｍｏｓｆｅｔ
JPH09102602A (ja) 1995-10-05 1997-04-15 Nippon Telegr & Teleph Corp <Ntt> Ｍｏｓｆｅｔ
JPH09205198A (ja) * 1996-01-24 1997-08-05 Toyota Motor Corp 電界効果型半導体装置及び半導体装置の製造方法
JPH09331063A (ja) 1996-04-11 1997-12-22 Mitsubishi Electric Corp 高耐圧半導体装置およびその製造方法
US5894149A (en) 1996-04-11 1999-04-13 Mitsubishi Denki Kabushiki Kaisha Semiconductor device having high breakdown voltage and method of manufacturing the same
US5719409A (en) 1996-06-06 1998-02-17 Cree Research, Inc. Silicon carbide metal-insulator semiconductor field effect transistor
JPH1098188A (ja) 1996-08-01 1998-04-14 Kansai Electric Power Co Inc:The 絶縁ゲート半導体装置
US6043126A (en) 1996-10-25 2000-03-28 International Rectifier Corporation Process for manufacture of MOS gated device with self aligned cells
US6342709B1 (en) 1997-12-10 2002-01-29 The Kansai Electric Power Co., Inc. Insulated gate semiconductor device
JPH11202022A (ja) * 1998-01-19 1999-07-30 Canon Inc 半導体装置の故障解析方法および半導体装置の特性測定法
US6362495B1 (en) * 1998-03-05 2002-03-26 Purdue Research Foundation Dual-metal-trench silicon carbide Schottky pinch rectifier
US6939776B2 (en) * 1998-09-29 2005-09-06 Sanyo Electric Co., Ltd. Semiconductor device and a method of fabricating the same
US6159839A (en) 1999-02-11 2000-12-12 Vanguard International Semiconductor Corporation Method for fabricating borderless and self-aligned polysilicon and metal contact landing plugs for multilevel interconnections
US6228720B1 (en) 1999-02-23 2001-05-08 Matsushita Electric Industrial Co., Ltd. Method for making insulated-gate semiconductor element
JP5116910B2 (ja) 1999-02-23 2013-01-09 パナソニック株式会社 絶縁ゲート型半導体素子の製造方法
JP3575331B2 (ja) 1999-05-17 2004-10-13 日産自動車株式会社 電界効果トランジスタ
JP2001119025A (ja) * 1999-10-21 2001-04-27 Matsushita Electric Ind Co Ltd 半導体素子およびその形成方法
EP1151476B1 (en) 1999-11-11 2008-04-16 Nxp B.V. Semiconductor device having a field effect transistor and a method of manufacturing such a device
JP3518489B2 (ja) 2000-06-05 2004-04-12 トヨタ自動車株式会社 半導体装置及び半導体装置の製造方法
US6599644B1 (en) 2000-10-06 2003-07-29 Foundation For Research & Technology-Hellas Method of making an ohmic contact to p-type silicon carbide, comprising titanium carbide and nickel silicide
JP3881840B2 (ja) * 2000-11-14 2007-02-14 独立行政法人産業技術総合研究所 半導体装置
US6365942B1 (en) 2000-12-06 2002-04-02 Fairchild Semiconductor Corporation MOS-gated power device with doped polysilicon body and process for forming same
US7345342B2 (en) * 2001-01-30 2008-03-18 Fairchild Semiconductor Corporation Power semiconductor devices and methods of manufacture
JP4843854B2 (ja) 2001-03-05 2011-12-21 住友電気工業株式会社 Ｍｏｓデバイス
US20020132473A1 (en) 2001-03-13 2002-09-19 Applied Materials ,Inc. Integrated barrier layer structure for copper contact level metallization
US6822288B2 (en) * 2001-11-20 2004-11-23 General Semiconductor, Inc. Trench MOSFET device with polycrystalline silicon source contact structure
JP4025063B2 (ja) 2001-12-06 2007-12-19 株式会社ルネサステクノロジ 半導体装置
JP3960837B2 (ja) 2002-03-22 2007-08-15 三菱電機株式会社 半導体装置およびその製法
JP4004843B2 (ja) 2002-04-24 2007-11-07 Ｎｅｃエレクトロニクス株式会社 縦型ｍｏｓｆｅｔの製造方法
JP4224253B2 (ja) 2002-04-24 2009-02-12 パナソニック株式会社 半導体装置及びその製造方法
US7282739B2 (en) 2002-04-26 2007-10-16 Nissan Motor Co., Ltd. Silicon carbide semiconductor device
JP3620513B2 (ja) * 2002-04-26 2005-02-16 日産自動車株式会社 炭化珪素半導体装置
JP2004031471A (ja) * 2002-06-24 2004-01-29 Matsushita Electric Ind Co Ltd 炭化珪素半導体素子及びその製造方法
JP4463482B2 (ja) 2002-07-11 2010-05-19 パナソニック株式会社 Ｍｉｓｆｅｔ及びその製造方法
JP2004055803A (ja) 2002-07-19 2004-02-19 Renesas Technology Corp 半導体装置
US7217950B2 (en) 2002-10-11 2007-05-15 Nissan Motor Co., Ltd. Insulated gate tunnel-injection device having heterojunction and method for manufacturing the same
TW588460B (en) 2003-01-24 2004-05-21 Ind Tech Res Inst Trench power MOSFET and method of making the same
JP2004260101A (ja) 2003-02-27 2004-09-16 Rohm Co Ltd 半導体装置の製造方法
CN1251315C (zh) 2003-04-15 2006-04-12 财团法人工业技术研究院 碳化硅沟槽式金属氧化物半导体场效应晶体管
JP4211480B2 (ja) 2003-05-12 2009-01-21 日産自動車株式会社 半導体装置及びその製造方法
US7652326B2 (en) * 2003-05-20 2010-01-26 Fairchild Semiconductor Corporation Power semiconductor devices and methods of manufacture
JP4057470B2 (ja) 2003-06-05 2008-03-05 三菱電機株式会社 半導体装置
US20050012143A1 (en) 2003-06-24 2005-01-20 Hideaki Tanaka Semiconductor device and method of manufacturing the same
US7138668B2 (en) 2003-07-30 2006-11-21 Nissan Motor Co., Ltd. Heterojunction diode with reduced leakage current
EP2560210B1 (en) 2003-09-24 2018-11-28 Nissan Motor Co., Ltd. Semiconductor device and manufacturing method thereof
JP4230869B2 (ja) 2003-09-25 2009-02-25 株式会社東芝 高耐圧半導体装置
JP2005136386A (ja) * 2003-10-09 2005-05-26 Matsushita Electric Ind Co Ltd 炭化珪素−酸化物積層体，その製造方法及び半導体装置
US7709403B2 (en) * 2003-10-09 2010-05-04 Panasonic Corporation Silicon carbide-oxide layered structure, production method thereof, and semiconductor device
JP4383820B2 (ja) 2003-10-10 2009-12-16 トヨタ自動車株式会社 トレンチゲート型半導体装置
JP4066946B2 (ja) 2003-12-18 2008-03-26 日産自動車株式会社 半導体装置
WO2005065385A2 (en) 2003-12-30 2005-07-21 Fairchild Semiconductor Corporation Power semiconductor devices and methods of manufacture
JP4039376B2 (ja) 2004-03-09 2008-01-30 日産自動車株式会社 半導体装置
JP3906213B2 (ja) 2004-03-10 2007-04-18 株式会社東芝 半導体装置
JP2005285913A (ja) 2004-03-29 2005-10-13 Sanyo Electric Co Ltd 半導体装置およびその製造方法
JP2006024880A (ja) 2004-06-09 2006-01-26 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法
JP4742539B2 (ja) 2004-08-30 2011-08-10 日産自動車株式会社 半導体装置
JP4777630B2 (ja) * 2004-09-21 2011-09-21 株式会社日立製作所 半導体装置
JP5044885B2 (ja) 2004-09-28 2012-10-10 日産自動車株式会社 半導体装置及びその製造方法
US7247550B2 (en) * 2005-02-08 2007-07-24 Teledyne Licensing, Llc Silicon carbide-based device contact and contact fabrication method
US8836015B2 (en) 2005-02-11 2014-09-16 Alpha And Omega Semiconductor Incorporated Planar SRFET using no additional masks and layout method
US7737522B2 (en) 2005-02-11 2010-06-15 Alpha & Omega Semiconductor, Ltd. Trench junction barrier controlled Schottky device with top and bottom doped regions for enhancing forward current in a vertical direction
US7453119B2 (en) * 2005-02-11 2008-11-18 Alphs & Omega Semiconductor, Ltd. Shielded gate trench (SGT) MOSFET cells implemented with a schottky source contact
US7285822B2 (en) 2005-02-11 2007-10-23 Alpha & Omega Semiconductor, Inc. Power MOS device
US8110869B2 (en) 2005-02-11 2012-02-07 Alpha & Omega Semiconductor, Ltd Planar SRFET using no additional masks and layout method
WO2006108011A2 (en) * 2005-04-06 2006-10-12 Fairchild Semiconductor Corporation Trenched-gate field effect transistors and methods of forming the same
KR20080002947A (ko) 2005-04-27 2008-01-04 가부시키가이샤 한도오따이 에네루기 켄큐쇼 무선 칩
GB0508889D0 (en) 2005-04-29 2005-06-08 Element Six Ltd Diamond transistor and method of manufacture thereof
JP2006332358A (ja) 2005-05-26 2006-12-07 Denso Corp 炭化珪素半導体装置およびその製造方法
US20060273382A1 (en) 2005-06-06 2006-12-07 M-Mos Sdn. Bhd. High density trench MOSFET with low gate resistance and reduced source contact space
JP2007013058A (ja) 2005-07-04 2007-01-18 Toshiba Corp 半導体装置
US7751215B2 (en) * 2005-07-08 2010-07-06 Panasonic Corporation Semiconductor device and electric apparatus having a semiconductor layer divided into a plurality of square subregions
US7589378B2 (en) * 2005-07-13 2009-09-15 Texas Instruments Lehigh Valley Incorporated Power LDMOS transistor
US8692324B2 (en) 2005-07-13 2014-04-08 Ciclon Semiconductor Device Corp. Semiconductor devices having charge balanced structure
JP2007059711A (ja) 2005-08-25 2007-03-08 Sumitomo Electric Ind Ltd フィールドプレート構造の形成方法および半導体装置
JP2007115875A (ja) 2005-10-20 2007-05-10 Sumitomo Electric Ind Ltd 炭化珪素半導体装置およびその製造方法
JP2007142015A (ja) * 2005-11-16 2007-06-07 Hitachi Ltd 半導体装置
TWI309066B (en) * 2005-12-19 2009-04-21 Nanya Technology Corp Semiconductor device having a trench gate the fabricating method of the same
JP4867333B2 (ja) 2005-12-27 2012-02-01 三菱電機株式会社 炭化珪素半導体装置、及び炭化珪素半導体装置の製造方法
JP5092244B2 (ja) 2006-02-09 2012-12-05 日産自動車株式会社 半導体装置
US7714352B2 (en) 2006-02-09 2010-05-11 Nissan Motor Co., Ltd. Hetero junction semiconductor device
JP5167593B2 (ja) 2006-03-23 2013-03-21 富士電機株式会社 半導体装置
JP4961805B2 (ja) * 2006-04-03 2012-06-27 株式会社デンソー 炭化珪素半導体装置の製造方法
JP4935160B2 (ja) * 2006-04-11 2012-05-23 株式会社デンソー 炭化珪素半導体装置およびその製造方法
JP2007287992A (ja) 2006-04-18 2007-11-01 Fuji Electric Holdings Co Ltd 炭化珪素半導体装置およびその製造方法
JP2007299845A (ja) 2006-04-28 2007-11-15 Nissan Motor Co Ltd 半導体装置の製造方法および半導体装置
JP2008017237A (ja) 2006-07-07 2008-01-24 Mitsubishi Electric Corp 電子部品およびその電子部品を用いた電力変換器
JP4916247B2 (ja) 2006-08-08 2012-04-11 トヨタ自動車株式会社 炭化珪素半導体装置及びその製造方法
WO2008035403A1 (fr) 2006-09-20 2008-03-27 Fujitsu Limited Transistor à effet de champ
JP5198752B2 (ja) 2006-09-28 2013-05-15 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
JP5132123B2 (ja) 2006-11-01 2013-01-30 株式会社東芝 電力用半導体素子
JP5303839B2 (ja) 2007-01-29 2013-10-02 富士電機株式会社 絶縁ゲート炭化珪素半導体装置とその製造方法
JP2008227441A (ja) 2007-02-15 2008-09-25 Nec Electronics Corp 半導体装置およびその製造方法
US7952145B2 (en) * 2007-02-20 2011-05-31 Texas Instruments Lehigh Valley Incorporated MOS transistor device in common source configuration
JP2008244455A (ja) 2007-02-28 2008-10-09 Denso Corp 炭化珪素半導体装置およびその製造方法
JP4450241B2 (ja) 2007-03-20 2010-04-14 株式会社デンソー 炭化珪素半導体装置の製造方法
JP2008270656A (ja) 2007-04-24 2008-11-06 Iwate Toshiba Electronics Co Ltd 半導体製造方法
JP2009033036A (ja) * 2007-07-30 2009-02-12 Hitachi Ltd 半導体装置及びこれを用いた電気回路装置
CN101548387B (zh) * 2007-08-07 2012-03-21 松下电器产业株式会社 碳化硅半导体元件及其制造方法
JP2009086326A (ja) 2007-09-28 2009-04-23 Fujifilm Corp 平版印刷版原版
JP5428144B2 (ja) 2007-10-01 2014-02-26 富士電機株式会社 半導体装置
JP2009094203A (ja) * 2007-10-05 2009-04-30 Denso Corp 炭化珪素半導体装置
WO2009054140A1 (ja) * 2007-10-24 2009-04-30 Panasonic Corporation 半導体素子およびその製造方法
US8084813B2 (en) * 2007-12-03 2011-12-27 Cree, Inc. Short gate high power MOSFET and method of manufacture
JP2009135360A (ja) 2007-12-03 2009-06-18 Renesas Technology Corp 半導体装置およびその製造方法
US7745846B2 (en) * 2008-01-15 2010-06-29 Ciclon Semiconductor Device Corp. LDMOS integrated Schottky diode
US7629634B2 (en) 2008-02-23 2009-12-08 Force Mos Technology Co., Ltd. Trenched MOSFET with trenched source contact
US20090272982A1 (en) * 2008-03-03 2009-11-05 Fuji Electric Device Technology Co., Ltd. Trench gate type semiconductor device and method of producing the same
JP5617175B2 (ja) * 2008-04-17 2014-11-05 富士電機株式会社 ワイドバンドギャップ半導体装置とその製造方法
US8035112B1 (en) 2008-04-23 2011-10-11 Purdue Research Foundation SIC power DMOSFET with self-aligned source contact
US7626231B1 (en) 2008-06-23 2009-12-01 Force Mos Technology Co., Ltd. Integrated trench MOSFET and junction barrier schottky rectifier with trench contact structures
US7816732B2 (en) 2008-06-23 2010-10-19 Force Mos Technology Co., Ltd. Integrated trench MOSFET and Schottky rectifier with trench contact structure
JP4877286B2 (ja) * 2008-07-08 2012-02-15 株式会社デンソー 炭化珪素半導体装置およびその製造方法
US7985986B2 (en) 2008-07-31 2011-07-26 Cree, Inc. Normally-off semiconductor devices
US7929321B2 (en) * 2008-08-22 2011-04-19 Force-Mos Technology Corp Depletion mode trench MOSFET for improved efficiency of DC/DC converter applications
EP2161754A3 (en) * 2008-09-03 2010-06-16 Kabushiki Kaisha Toshiba A semiconductor device and fabrication method for the same
JP2010087397A (ja) 2008-10-02 2010-04-15 Sumitomo Electric Ind Ltd 炭化珪素半導体装置
JP2010118548A (ja) * 2008-11-13 2010-05-27 Mitsubishi Electric Corp 半導体装置
US8362552B2 (en) * 2008-12-23 2013-01-29 Alpha And Omega Semiconductor Incorporated MOSFET device with reduced breakdown voltage
US8188538B2 (en) * 2008-12-25 2012-05-29 Rohm Co., Ltd. Semiconductor device and method of manufacturing semiconductor device
JP5588670B2 (ja) 2008-12-25 2014-09-10 ローム株式会社 半導体装置
JP2010206002A (ja) * 2009-03-04 2010-09-16 Fuji Electric Systems Co Ltd ｐチャネル型炭化珪素ＭＯＳＦＥＴ
CN103855223B (zh) * 2009-03-25 2016-09-28 罗姆股份有限公司 半导体装置
CN102396070A (zh) * 2009-04-13 2012-03-28 罗姆股份有限公司 半导体装置及半导体装置的制造方法
WO2010125661A1 (ja) * 2009-04-30 2010-11-04 三菱電機株式会社 半導体装置及びその製造方法
JP5525940B2 (ja) * 2009-07-21 2014-06-18 ローム株式会社 半導体装置および半導体装置の製造方法
JP2011171551A (ja) 2010-02-19 2011-09-01 Toyota Motor Corp 半導体装置の製造方法
US8415250B2 (en) * 2011-04-29 2013-04-09 International Business Machines Corporation Method of forming silicide contacts of different shapes selectively on regions of a semiconductor device
JP5646527B2 (ja) * 2012-03-02 2014-12-24 株式会社東芝 半導体装置および半導体装置の製造方法
JP5985282B2 (ja) 2012-07-12 2016-09-06 ルネサスエレクトロニクス株式会社 半導体装置

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6649973B2 (en) * 2001-03-28 2003-11-18 Rohm Co., Ltd. Semiconductor device and method for manufacturing the same
WO2008023737A1 (en) * 2006-08-24 2008-02-28 Rohm Co., Ltd. Semiconductor device and method for manufacturing the same
CN101174569A (zh) * 2006-10-30 2008-05-07 株式会社电装 制造碳化硅半导体器件的方法
WO2008053627A1 (fr) * 2006-11-02 2008-05-08 Sumitomo Electric Industries, Ltd. Électrode ohmique pour semi-conducteur sic, procédé de fabrication d'une électrode ohmique pour semi-conducteur sic, dispositif semi-conducteur et procédé de fabrication d'un dispositif semi-conducteur

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