CN103681485B - 用于具有晶体管片段的集成电路的系统和方法 - Google Patents

Abstract

本发明涉及用于具有晶体管片段的集成电路的系统和方法。根据实施例，一种集成电路具有由设置在阱区中的多个第一晶体管片段制成的第一晶体管、和由至少一个第二晶体管片段制成的第二晶体管。多个第一晶体管片段和至少一个第二晶体管片段的漏区耦合到公共输出节点。至少一个第二晶体管片段设置在阱区中以便施加到公共输出节点的静电放电脉冲均匀地触发寄生双极器件，寄生双极器件耦合到多个第一晶体管片段的每个漏区以及至少一个第二晶体管片段的漏区。

Description

用于具有晶体管片段的集成电路的系统和方法

技术领域

本发明一般地涉及半导体电路和方法，并且更具体地涉及用于具有晶体管片段的集成电路的系统和方法。

背景技术

可变强度输出驱动器被用于各种电子器件中。例如，在一些存储器系统中，具有可调驱动强度的驱动器可以用于匹配被驱动的地址线的电容，或者用于调节驱动信号的响应时间。集成电路（IC）还可以包含可变强度输出驱动器以在它们的目标应用中提供更大的灵活性。例如，单个通用IC可以利用可变强度输出驱动器以允许其用在具有低寄生负载的电路板上或用在需要高驱动强度的系统中。通过调节具体输出驱动器的驱动强度以匹配目标应用的需要，可以优化功率消耗并且可以减少由非必要的快速边缘转变引起的RF发射。

可以使用根据期望的驱动强度被选择地激活的并联输出驱动器来实施可变强度输出驱动器。这些并联输出驱动器对于每个并联输出驱动级可以具有不同的驱动强度、不同的栅长和不同的栅宽。在许多情况中，这些可变强度输出驱动器被包括在设置于集成电路的外围附近的输入/输出（I/O）单元中。

这样的可变强度输出驱动器造成了关于对静电放电（ESD）的灵敏度的一些困难。倘若在耦合到可变强度驱动器的输出的I/O管脚处发生ESD脉冲，那么所选择的并联输出器件元件可以传导高ESD电流，而未选择的元件可以维持高阻抗，由此仅引起并联输出器件的子集来处理大ESD电流。处理这个问题已经用的一种方式是通过将ESD保护器件附加到耦合到可变强度驱动器的输出的I/O管脚。

发明内容

根据实施例，集成电路具有由设置在阱区中的多个第一晶体管片段制成的第一晶体管和由至少一个第二晶体管片段制成的第二晶体管。多个第一晶体管片段和至少一个第二晶体管片段的漏区耦合到公共输出节点。至少一个第二晶体管片段设置在阱区中以便施加到公共输出节点的静电放电脉冲均匀地触发寄生双极器件，寄生双极器件耦合到多个第一晶体管片段的每个漏区以及至少一个第二晶体管片段的漏区。

下面在附图和描述中阐述本发明的一个或多个实施例的细节。从描述和附图中以及从权利要求中本发明的其它特征、目的和优点将是显而易见的。

附图说明

为了更完全地理解本发明及其优点，现在参考后面的连同附图做出的描述，其中：

图1a图示可调强度输出驱动器的原理图；

图1b-d图示可调强度输出驱动器的现有技术实施方式；

图2a-d图示可调强度输出驱动器的实施例实施方式；

图3a-c图示可调强度输出驱动器的实施例布局图；

图4a-b图示根据进一步实施例的可调强度输出驱动器；以及

图5图示实施例方法。

在不同的图中对应的数字和符号一般指代对应的部分，除非另外指示。图被绘制得清楚地图示优选实施例的相关方面并且不一定按比例绘制。为更清楚地图示某些实施例，指示相同结构、材料、或工艺步骤的变化的字母可以跟随图号。

具体实施方式

下面详细讨论目前优选实施例的制作和使用。然而，应当理解的是，本发明提供能体现在广泛的各种特定背景中的许多可应用的发明构思。所讨论的特定的实施例仅说明制作和使用本发明的特定的方式，并且不限制本发明的范围。

将关于在特定背景中的实施例（即可调强度输出驱动器）来描述本发明。本发明的实施例不限于可调强度输出驱动器，并且还可以应用到其它类型的电路，例如易受静电放电（ESD）事件影响的接口电路。

图1a图示根据本发明实施例的可调输出驱动器100。在描绘的实施例中，驱动器100具有3个并联驱动级101、103和105。每个级具有NMOS器件和PMOS器件。例如，级101具有PMOS器件104和NMOS器件106；级103具有PMOS器件108和NMOS器件110；以及级105具有PMOS器件112和NMOS器件114。每个级的输出耦合到输出信号Dout，输出信号Dout耦合到输出焊盘176。在实施例中，依赖于应用和其特定的规格，在级101、103和105中的NMOS和PMOS器件可以具有不同的栅长和不同的栅宽。

在一些实施例中，每个级101、103和105中的PMOS和NMOS器件用分离的栅驱动信号驱动以便可以激活或去激活每个级。例如，栅驱动控制电路102为在级101中的NMOS器件106和PMOS器件104生成控制信号GN0和GP0；为在级103中的NMOS器件110和PMOS器件108生成控制信号GN1和GP1；以及为在级105中的NMOS器件112和PMOS器件114生成控制信号GN2和GP2。在实施例中，可以使用逻辑门170、171、172、173、174和175基于栅驱动输入信号Din和选择信号s0、s1和s2来生成这些栅驱动信号。例如，当选择信号s0是活动的，级101是活动的；当选择信号s1是活动的，级103是活动的；以及当选择信号s2是活动的，级105是活动的。应当理解的是，输出驱动器100仅是许多不同可调强度输出驱动器配置的一个示例。例如，在本发明的替代实施例中，输出驱动器100可以具有更多或更少的并联输出级，并且可以使用与图1a中示出的结构逻辑上等价的或执行不同逻辑功能的不同逻辑结构来实施控制电路102。

图1b图示常规可调输出驱动器的等价电路120。等价电路120具有：第一输出驱动器，具有PMOS晶体管104和NMOS晶体管106；以及第二输出驱动器，具有PMOS晶体管108和NMOS晶体管110。方框182代表其中设置PMOS器件104和108的n阱，并且方框180代表其中设置NMOS器件106和110的p阱。这些MOS器件的每个具有对应的寄生双极器件，该寄生双极器件具有由该器件设置在其中的具体的阱制成的基极以及由对应的MOS器件的源/漏触点制成的集电极和发射极。如示出的那样，PMOS器件104耦合到寄生双极器件122，PMOS器件108耦合到寄生双极器件124，NMOS器件106耦合到寄生双极器件126以及NMOS器件110耦合到寄生器件128。

在节点Dout处发生ESD事件的情况中，可以依赖于栅驱动信号GN0、GP0以及GN1和GP1的状态来激活寄生双极器件122、124、126和128中的一个或多个。例如，如果信号GN0是活动的并且GN1不是活动的，则在节点Dout处的ESD事件可以打开耦合到NMOS器件106的寄生双极器件126，但不打开耦合到NMOS器件110的寄生双极器件128。照此，在可以引起器件失效的ESD事件期间，额外的应力可以强加在NMOS器件106上。在一些情况中，具有较小栅长的器件可以首先触发，而具有较长栅长的器件根本不触发。这样的不均匀的传导引起器件在ESD应力下的高接通电阻，并且在电流被驱动通过具有不同栅长的所有MOS器件之前可以导致器件的热损坏。这可以进一步影响钳位能力和在ESD下通过器件的最大电流。

图1c图示NMOS器件106和110的常规布局140。如示出的那样，在p阱144中，NMOS器件106被分成两个宽子器件106a和106b并且NMOS器件110布局为单个器件，p阱144被p+保护环142包围。图1d图示另一个常规驱动器布局160，其中NMOS器件片段110被p+保护环162以及保护环片段164包围。源区166被设置得临近p+保护环162。

在实施例中，可以通过将器件片段化成多个片段并且布置器件使得一个晶体管的片段被设置得与另一个晶体管的片段相邻以便一个片段的漏极被放置得邻近另一个片段的源极来增加直接连接到I/O焊盘的多个MOS器件的ESD健壮性。照此，引入触发邻近器件片段的另外的寄生双极器件，由此在所有器件之间引起更一致的触发。

在一个实施例中，耦合到输出焊盘的多个NMOS或PMOS器件被片段化成多个并联连接的指状物。代表多个器件的片段可以布置成各种样式，包括例如稀疏样式、方格盘样式、随机样式以及其它。NMOS和/或PMOS器件的片段可以进一步布置成阵列。这些片段的每个可以可交换的方式放置。而且，在网格布局中的器件可以布局成各种形状，包括但限于正方形、长方形和L形。

为了进一步提供均匀的触发，NMOS或PMOS器件的每个阵列可以设置在公共保护环内。在一些实施例中，这个公共保护环可以经由电阻器耦合到其相应的供电节点。电阻器可以用于增加被围绕在保护环内的阱的阻抗，由此加强寄生双极晶体管的触发。在一些实施例中，这个电阻器可以具有大约100Ω和大约10kΩ之间的值。可替代地，可以使用在这个范围之外的其它电阻值。

图2a图示可调输出驱动器的等价电路200。等价电路200具有：第一输出驱动器，具有PMOS晶体管202和NMOS晶体管204；和第二输出驱动器，具有PMOS晶体管206和NMOS晶体管208。方框230代表其中设置PMOS器件202和206的n阱，并且方框232代表其中设置NMOS器件204和208的p阱。这些MOS器件的每个具有对应的寄生双极器件，寄生双极器件具有由该器件设置在其中的具体的阱制成的基极以及由对应的MOS器件的源/漏触点制成的集电极和发射极。如示出的那样，PMOS器件202耦合到寄生双极器件210，PMOS器件206耦合到寄生双极器件214，NMOS器件204耦合到寄生双极器件212以及NMOS器件208耦合到寄生器件216。此外，寄生双极器件218耦合在PMOS器件202的源极和PMOS器件206的漏极之间；并且寄生双极器件220耦合在NMOS器件204的漏极和NMOS器件208的源极之间。寄生器件218和220例如依据实施例布局而形成。

在节点Dout处发生ESD事件的情况中，寄生双极器件210、212、214和216中的一个或多个可以依赖于栅驱动信号GN0、GP0以及GN1和GP1的状态直接被激活。此外，寄生双极器件218和220可以触发邻近器件片段。例如，即使耦合到NMOS器件208的寄生双极器件216没有充分触发，寄生双极器件216也仍可以经由寄生双极器件220被触发。

图2b图示对应于在图2a中示出的NMOS器件204和208的实施例布局240。在实施例中，NMOS器件204布局成两个片段204a和204b；并且NMOS器件208布局成单个片段。NMOS器件片段204a、204b和NMOS器件208具有由尺寸280表示的器件宽度，NMOS器件片段204a和204b具有由尺寸282表示的栅长，以及NMOS器件208具有由尺寸284表示的栅长。在替代实施例中，器件片段可以具有与图2b中图示的不同的器件宽度和栅长。

在实施例中，器件片段204a的漏区255、器件片段204a的漏区250和器件208的漏区254可以经由漏触点249耦合到可调强度驱动器的公共输出节点。而且，器件片段204a的源区256、器件片段204a的源区251和器件208的源区252可以耦合到电源节点，诸如地节点。在其它的实施例中，源区251、252和256可以耦合到正或负电源节点。可以使用例如在集成电路上的传导层来制作到源触点253和漏触点249的连接。

如示出的那样，器件208的漏区254设置得以距离262邻近器件片段204a的源区256。同样地，器件208的源区252设置得以距离264邻近器件片段204的漏区250。根据使用的具体的技术，距离262和264可以与源区和漏区之间的最小距离对应。在一些实施例中，大于最小距离的距离可以用于控制器件的ESD触发。距离262和264可以是相同或不同的距离。在实施例中，距离262和264可以在大约0.1μm和大约10μm之间；然而，可以使用其它距离。

而且，在一些实施例中，晶体管被片段化成宽大约5μm和大约10μm之间的片段，如尺寸280指定的那样。可替代地，也可以使用大于或小于这个范围的片段宽度。例如，在一些实施例中，可以使用3μm的片段宽度。通过使用更窄的片段宽度，由于与更小的栅长相关联的更小的RC时间常数（即更短的栅长具有更低的串联电阻），可以产生更快的驱动器器件。器件204a和204b的栅长由尺寸282指定并且器件284的栅长由尺寸284指定。

在实施例中，器件片段204a、204b和208布置在p阱244中并且被p+保护环242包围。在一些实施例中，p+保护环242可以进一步被设置在n阱248中的n+保护环246包围。

在本发明的一些实施例中，片段204a、204b和208可以用比具体工艺技术的最小长度长的细长漏区来布局和/或使用源区和/或漏区上的硅化物阻挡来布局以在ESD事件的情况中提供镇流或提供进一步的电流限制。可以将在本领域中已知的其它输出器件布局技术应用到这些片段的布局。

图2c图示剖面260，其在图2b中示出的剖面线X处取得。图2c图示寄生双极器件B1、B2和B3与NMOS器件片段204A和208之间的关系。在实施例中，寄生双极器件B1形成为具有：在器件片段208的漏区254的发射极、在NMOS器件208的源区252的集电极。类似地，寄生双极器件B2形成为具有：在器件204a的漏区257的发射极、在NMOS器件片段204a的源区256的集电极。寄生双极器件B1和B2的基极由p阱244形成并且耦合到地p+保护环区242。而且，寄生双极器件B3具有：在器件片段208的漏区254的发射极、在器件片段204a的源区256的集电极、和由p阱244和p衬底262形成的基极。

图2d图示其中p+保护环经由电阻器270接地的NMOS器件的实施例布局。在实施例中，电阻器270可以具有大约100Ω和大约10kΩ之间的电阻。可替代地，可以使用在这个范围之外的其它电阻值。

图3a图示实施例布局300，其中第一晶体管被片段化成标记“T1”的晶体管片段并且第二晶体管被片段化成标记“T2”的片段。布局300可以用于实施在图2a中示出的NMOS晶体管204和208使得晶体管片段T1实施NMOS晶体管204并且晶体管片段T2实施NMOS晶体管208。如示出的那样，片段T1和T2布置在方格盘样式中，其中沿片段的宽度，T1器件片段的源区设置得邻近T2器件片段的漏区，并且T1器件片段的漏区设置得邻近T2器件片段的源区。在图示的实施例中，T1器件片段具有栅长Lg1并且T2器件片段具有栅长Lg2。所有器件片段设置在阱304内并且被保护环302包围。可以使用NMOS器件实施器件片段T1和T2，在NMOS器件情况中阱304是p阱并且保护环302是p+保护环；或使用PMOS器件实施器件片段T1和T2，在PMOS器件情况中阱304是n阱并且保护环302是n+保护环。

图3b图示进一步的实施例布局320。类似于图3a中的布局300，第一晶体管被片段化成标记“T1”的晶体管片段并且第二晶体管被片段化成标记“T2”的片段。片段化的单元310、312、314和316包含共享公共源扩散的两个T1片段。布局320具有单个T2器件片段322，T2器件片段322包括设置得邻近片段化的单元312的漏区的源扩散区和设置得邻近T1器件片段324的源区的漏区。在一个晶体管具有比另一个器件片段多得多的器件片段的情况中布局320允许更紧凑的布局。在替代实施例中，可以使用多于一个T2器件片段。在一些实施例中，较低密集的器件片段可以稀疏地设置在阵列内。

图3c图示实施例布局340，其中第一晶体管片段T1和第二晶体管片段T2在位置方面和在定向方面都以随机方式分布。例如，T1器件346的源区设置得邻近T2器件348的源区，然而，T1器件片段342的源区设置得邻近T2器件片段344的漏区。在替代实施例中，第一晶体管片段T1和第二晶体管片段T2可以仅关于位置分布，以便一个晶体管片段的源区邻近另一个晶体管片段的漏区。

图4a图示可调输出驱动器的NMOS器件422、424和426的等价电路400。NMOS器件422、424和426的栅极分别地耦合到栅驱动信号GN0、GN1和GN2。方框428代表NMOS器件422、424和426设置在其中的p阱。这些NMOS器件的每个具有对应的寄生双极器件，寄生双极器件具有由该器件设置在其中的具体的p阱428制成的基极以及由对应的NMOS器件的源/漏触点制成的集电极和发射极。如示出的那样，NMOS器件422耦合到寄生双极器件402；NMOS器件424耦合到寄生器件404；以及NMOS器件426耦合到寄生器件406。此外，寄生双极器件408在NMOS器件422的漏极和NMOS器件404的源极之间；以及寄生双极器件410在NMOS器件424的漏极和NMOS器件426的源极之间。应当理解的是在替代实施例中，等价电路400可以具有耦合到任何数量的对应栅驱动信号的任何数量的NMOS晶体管。在替代实施例中，多个PMOS晶体管还可以布置成具有对应的寄生双极晶体管。

图4b图示实施例布局430，其中第一晶体管被片段化成标记“T1”的晶体管片段，第二晶体管被片段化成标记“T2”的片段，以及第三晶体管被片段化成标记“T3”的片段。布局430可以用于实施在图2a中示出的NMOS晶体管422、424和426使得晶体管片段T1实施NMOS晶体管422，晶体管片段T2实施NMOS晶体管424，以及晶体管片段T3实施晶体管426。如图示，晶体管片段T1、T2和T3分别具有不同的栅长Lg1、Lg2和Lg3。可替代地，片段T1、T2和T3中的两个以上可以具有相同的栅长。在实施例中，T2器件片段434具有设置得邻近T1器件片段432的漏区的源区，以及具有设置得邻近T1器件片段436的漏区的漏区。同样地，T3器件片段438具有设置得邻近T1器件片段440的漏区的源区，以及具有设置得邻近T1器件片段442的漏区的漏区。应当理解的是在图4b中示出的晶体管阵列仅是许多可能实施例的一个示例。例如，在替代实施例中，在阵列中可以利用对应于少于或多于三个晶体管的片段。进一步应当理解的是虽然在这里示出的实施例具有特定的器件阵列大小，例如图3a-c和4b的实施例图示3x4器件阵列，但是替代实施例可以利用其它的阵列维度。

根据实施例，集成电路包括具有设置在阱区中的多个第一晶体管片段的第一晶体管。每个第一晶体管片段具有耦合到电源节点的第一源区、耦合到公共输出节点的第一漏区、和耦合到第一输入节点的第一栅区。集成电路还包括具有至少一个第二晶体管片段的第二晶体管。至少一个第二晶体管片段具有耦合到电源节点的第二源区、耦合到公共输出节点的第二漏区、和耦合到不同于第一输入节点的第二输入节点的第二栅区。而且，至少一个第二晶体管片段设置在阱区中使得施加到公共输出节点的静电放电脉冲均匀地触发寄生双极器件，寄生双极器件耦合到多个第一晶体管片段的每个第一漏区和至少一个第二晶体管片段的第二漏区。

在实施例中，至少一个第二晶体管片段的第二漏区可以设置得邻近多个第一晶体管片段的一个的第一源区，或至少一个第二晶体管片段的第二源区可以设置得邻近多个第一晶体管片段的一个的第一漏区。集成电路可以进一步包括第三晶体管，第三晶体管具有设置在阱区中邻近多个第一晶体管片段的另外的第一晶体管片段的至少一个第三晶体管片段。在这种情况中，第三晶体管片段具有耦合到不同于第一和第二输入节点的第三输入节点的第三栅区、耦合到公共输出节点的第三漏区、和耦合到电源节点的第三源区。至少一个第三晶体管片段的第三漏区可以设置得邻近多个第一晶体管片段的另外的一个的第一源区。可替代地，至少一个第三晶体管片段的第三源区可以设置得邻近多个第一晶体管片段的另外的一个的第一漏区。

在实施例中，集成电路进一步包括耦合到公共输出节点的输出焊盘。多个第一晶体管片段和至少一个第二晶体管片段可以进一步包括NMOS晶体管，以便阱区包括p阱，第一漏区、第一源区、第二漏区和第二源区包括n+区，以及电源节点是地节点。可替代地，多个第一晶体管片段和至少一个第二晶体管片段可以是PMOS晶体管，其中阱区是n阱，并且第一漏区、第一源区、第二漏区和第二源区是p+区。

在实施例中，集成电路进一步包括包围阱区的第一保护环，以便第一保护环具有与阱区相同的传导类型。这个保护环可以经由具有例如在大约100欧姆和大约10K欧姆之间的电阻值的电阻器耦合到电源节点。在实施例中，多个第一晶体管片段可以具有与至少一个第二晶体管片段不同的栅长。

在实施例中，集成电路进一步包括至少一个另外的第二晶体管片段，以便第二晶体管片段稀疏地分布在多个第一晶体管片段之间。第二晶体管片段可以进一步随机地分布在多个第一晶体管片段之间。

在一些实施例中，集成电路还包括第三晶体管，第三晶体管具有设置在阱区中邻近多个第一晶体管片段的一个的至少一个第三晶体管片段。第三晶体管片段具有耦合到不同于第一和第二输入节点的第三输入节点的第三栅区、耦合到公共输出节点的第三漏区、和耦合到电源节点的第三源区。多个第一晶体管片段的一个的第一源区可以设置得与第三晶体管片段的第三漏区相邻并且以第三距离分离，或者多个第一晶体管片段的一个的第一漏区可以设置得与第三源区相邻并且以第四距离分离。

根据进一步的实施例，半导体电路包括具有设置在阱区中的多个第一晶体管片段的第一晶体管，以便每个第一多个晶体管片段包括耦合到第一栅输入节点的第一栅极。多个第一晶体管片段的第一晶体管片段设置在阱区中，并且包括耦合到电源节点的第一源区和耦合到公共输出节点的第一漏区。半导体电路进一步包括设置在阱区中的第二晶体管片段。第二晶体管片段包括耦合到电源节点的第二源区、耦合到公共输出节点的第二漏区和耦合到不同于第一栅输入节点的第二栅输入节点的第二栅极。第二晶体管片段的第二漏区可以设置得以第一距离邻近多个第一片段的第一晶体管片段的第一源区。还包括设置在阱区中的第三晶体管片段。第三晶体管片段具有耦合到电源节点的第三源区和耦合到公共输出节点的第三漏区，以便第三晶体管片段的第三漏区设置得以第二距离邻近第二晶体管片段的第二源区。在一些实施例中，第三晶体管片段可以是多个第一晶体管片段的一个，并且可以进一步包括耦合到第三栅输入节点的第三栅极。在实施例中，第三栅输入节点不同于第一和第二栅输入节点。

在一些实施例中，多个第一晶体管片段和第二晶体管片段布置在具有至少2x3的维度的阵列中。此外，多个第一晶体管片段的第一晶体管片段、第二晶体管片段和第三晶体管片段可以具有相同的第一宽度。这个相同的第一宽度可以在大约5μm和大约10μm之间。然而，也可以使用在这个范围之外的宽度。在一些实施例中，第一距离和第二距离是相同的距离。

根据进一步的实施例，集成电路包括输出焊盘和设置在阱区中的多个MOS晶体管。多个MOS晶体管具有耦合到输出焊盘的漏区、耦合到电源节点的源区、和耦合到多个不同对应栅输入节点的栅极。在实施例中，多个MOS晶体管被片段化成第一宽度的片段，并且片段布置在阱区内的阵列中。这个阵列可以具有至少3x3的维度；然而，也可以使用更小的阵列维度。在实施例中，多个MOS晶体管的第一MOS晶体管的第一片段和多个MOS晶体管的第二MOS晶体管的第二片段布置成：第一片段的源区邻近第二片段的漏区，以第一距离分离。在一些实施例中，第一宽度在大约5μm和大约10μm之间，并且第一距离在0.1μm和大约10μm之间。集成电路还可以包括耦合到多个不同对应栅输入节点的栅控制电路。

在实施例中，多个MOS晶体管是NMOS晶体管并且阱区是p阱区。而且，多个MOS晶体管的至少一个可以具有不同于多个MOS晶体管的另一个的栅长。在实施例中，第一MOS晶体管的第三片段和第一MOS晶体管的第四片段具有共享的源区或共享的漏区。在一些情况中，第二MOS晶体管的片段可以稀疏地分布在第一MOS晶体管的片段之间。

图5图示操作集成电路的实施例方法500的流程图500。方法500包括在驱动器的输出焊盘处接收静电放电脉冲（步骤502）。输出驱动器包括设置在阱区中的多个MOS晶体管，以便多个MOS晶体管具有耦合到输出焊盘的漏区、耦合到电源节点的源区、和耦合到多个不同的对应栅输入节点的栅极。多个MOS晶体管被片段化成布置在阱区内的阵列中的第一宽度的片段，并且多个MOS晶体管的第一MOS晶体管的第一片段和多个MOS晶体管的第二MOS晶体管的第二片段布置得邻近以第一距离分离的彼此。在步骤504，激活第一寄生晶体管。这个第一寄生晶体管具有耦合到第一MOS晶体管的第一片段的漏区的发射极和耦合到第一MOS晶体管的第一片段的源区的集电极。方法500进一步包括激活第二寄生晶体管（步骤506）和经由第二寄生晶体管激活第三寄生晶体管（步骤508），第二寄生晶体管具有耦合到第一片段的漏区的发射极和耦合到第二片段的源区的集电极，第二片段的源区设置得邻近第一片段的漏区。在实施例中，第三寄生晶体管具有耦合到第二片段的漏区的发射极和耦合到第二片段的源区的集电极。激活第一、第二和第三寄生晶体管进一步包括允许ESD电流经由阱区在输出焊盘和电源节点之间流动（步骤510）。在一些实施例中，集成电路可以实施可调强度输出驱动器。

在实施例中，方法进一步包括：通过改变耦合到第一MOS晶体管的第一对应栅输入节点的电压来激活第一MOS晶体管，以及通过改变耦合到第二MOS晶体管的第二对应栅输入节点的电压来激活第二MOS晶体管。

一些实施例系统和方法的优点包括在不需要使用额外的ESD保护器件的情况下实施自保护可变强度驱动器的能力。照此，实施例可调强度输出驱动器可以比利用额外ESD保护器件的可调输出驱动器消耗更少的面积。此外，这样的实施例可以具有改进的速度并且比使用这样的额外ESD保护器件的器件消耗更少的漏电流。

实施例的进一步的优点包括由于触发邻近驱动器器件的寄生BJT所致的改进的ESD难度，其甚至在ESD的情况中提供通过连接到一个焊盘的不同器件的更均匀的电流流动。因为多个器件被触发，在相同的时间创建多个电流细丝。特定的实施例还提供布局上和应用上的延展性和灵活性。而且，在一些实施例中，不需要额外的处理步骤，由此允许ESD器件与在相同的工艺技术（例如CMOS）中可以可获得的器件的兼容性。

实施例的进一步的有利的方面包括形成具有各种形状的晶体管片段阵列的能力。在布局和/或电路设计中，经由衬底耦合的驱动器的可变形状允许放置上的灵活性。

虽然已参考说明的实施例描述了本发明，但这个描述不意图以限制的意义解释。在参考描述时，说明的实施例的各种修改和组合以及本发明的其它实施例对于本领域的技术人员来说将是显而易见的。因此所附的权利要求意图包括任何这样的修改或实施例。

Claims (25)

1.一种集成电路，包括：

第一晶体管，包括设置在阱区中的多个第一晶体管片段，每个第一晶体管片段包括耦合到电源节点的第一源区、耦合到公共输出节点的第一漏区、和耦合到第一输入节点的第一栅区；和

第二晶体管，包括至少一个第二晶体管片段，所述至少一个第二晶体管片段包括耦合到电源节点的第二源区、耦合到公共输出节点的第二漏区、和耦合到不同于第一输入节点的第二输入节点的第二栅区，所述至少一个第二晶体管片段设置在阱区中使得施加到公共输出节点的静电放电脉冲均匀地触发寄生双极器件，所述寄生双极器件耦合到多个第一晶体管片段的每个第一漏区和所述至少一个第二晶体管片段的第二漏区。

2.根据权利要求1的集成电路，其中

所述至少一个第二晶体管片段的第二漏区设置得邻近多个第一晶体管片段的一个的第一源区；或者

所述至少一个第二晶体管片段的第二源区设置得邻近多个第一晶体管片段的一个的第一漏区。

3.根据权利要求2的集成电路，进一步包括第三晶体管，第三晶体管包括设置在阱区中邻近多个第一晶体管片段的另外的第一晶体管片段的至少一个第三晶体管片段，第三晶体管片段具有耦合到不同于第一和第二输入节点的第三输入节点的第三栅区、耦合到公共输出节点的第三漏区、和耦合到电源节点的第三源区，其中

所述至少一个第三晶体管片段的第三漏区设置得邻近多个第一晶体管片段的另外的一个的第一源区；或者

所述至少一个第三晶体管片段的第三源区设置得邻近多个第一晶体管片段的另外的一个的第一漏区。

4.根据权利要求1的集成电路，进一步包括耦合到公共输出节点的输出焊盘。

5.根据权利要求1的集成电路，其中：

多个第一晶体管片段和至少一个第二晶体管片段包括NMOS晶体管；

所述阱区包括p阱；

第一漏区、第一源区、第二漏区和第二源区包括n+区；以及

电源节点包括地节点。

6.根据权利要求1的集成电路，其中：

多个第一晶体管片段和至少一个第二晶体管片段包括PMOS晶体管；

所述阱区包括n阱；以及

第一漏区、第一源区、第二漏区和第二源区包括p+区。

7.根据权利要求1的集成电路，进一步包括包围所述阱区的第一保护环，其中第一保护环具有与所述阱区相同的传导类型。

8.根据权利要求7的集成电路，其中第一保护环经由具有在100欧姆和10K欧姆之间的电阻值的电阻器耦合到电源节点。

9.根据权利要求1的集成电路，其中多个第一晶体管片段具有与至少一个第二晶体管片段不同的栅长。

10.根据权利要求1的集成电路，进一步包括至少一个另外的第二晶体管片段，其中所述第二晶体管片段稀疏地分布或随机地分布在多个第一晶体管片段之间。

11.根据权利要求1的集成电路，进一步包括第三晶体管，第三晶体管包括设置在阱区中邻近多个第一晶体管片段的一个的至少一个第三晶体管片段，第三晶体管片段具有耦合到不同于第一和第二输入节点的第三输入节点的第三栅区、耦合到公共输出节点的第三漏区、和耦合到电源节点的第三源区，其中所述多个晶体管片段的一个的第一源区设置得与第三晶体管片段的第三漏区相邻或者所述多个晶体管片段的一个的第一漏区设置得与第三源区相邻。

12.一种半导体电路，包括：

第一晶体管，包括设置在阱区中的多个第一晶体管片段，每个第一多个晶体管片段包括耦合到第一栅输入节点的第一栅极；

设置在阱区中的多个第一晶体管片段的第一晶体管片段，所述第一晶体管片段包括耦合到电源节点的第一源区和耦合到公共输出节点的第一漏区；

设置在阱区中的第二晶体管片段，所述第二晶体管片段包括耦合到电源节点的第二源区、耦合到公共输出节点的第二漏区和耦合到不同于第一栅输入节点的第二栅输入节点的第二栅极，其中第二晶体管片段的第二漏区设置得以第一距离邻近第一晶体管片段的第一源区；以及

设置在阱区中的第三晶体管片段，所述第三晶体管片段包括耦合到电源节点的第三源区、耦合到公共输出节点的第三漏区，其中第三晶体管片段的第三漏区设置得以第二距离邻近第二晶体管片段的第二源区。

13.根据权利要求12的半导体电路，其中：

第三晶体管片段是多个第一晶体管片段的一个；并且

第三晶体管片段进一步包括耦合到第三栅输入节点的第三栅极，第三栅输入节点不同于第一和第二栅输入节点。

14.根据权利要求12的半导体电路，其中多个第一晶体管片段和第二晶体管片段布置在具有至少2x3的维度的阵列中。

15.根据权利要求12的半导体电路，其中多个第一晶体管片段的第一晶体管片段、所述第二晶体管片段和所述第三晶体管片段具有相同的第一宽度。

16.根据权利要求12的半导体电路，其中所述第一距离和所述第二距离是相同的距离。

17.一种集成电路，包括：

输出焊盘；和

设置在阱区中的多个MOS晶体管，所述多个MOS晶体管具有耦合到输出焊盘的漏区和耦合到电源节点的源区、和耦合到多个不同对应栅输入节点的栅极，其中

多个MOS晶体管被片段化成第一宽度的片段，

所述片段布置在阱区内的阵列中，其中所述阵列具有至少3x3的维度，并且

多个MOS晶体管的第一MOS晶体管的第一片段和多个MOS晶体管的第二MOS晶体管的第二片段布置成第一片段的源区邻近第二片段的漏区以第一距离分离。

18.根据权利要求17的集成电路，进一步包括耦合到多个不同对应栅输入节点的栅控制电路。

19.根据权利要求17的集成电路，其中：

第一宽度在5μm和10μm之间；以及

第一距离在0.1μm和10μm之间。

20.根据权利要求17的集成电路，其中所述多个MOS晶体管是NMOS晶体管并且所述阱区是p阱区。

21.根据权利要求17的集成电路，其中所述多个MOS晶体管的至少一个具有不同于所述多个MOS晶体管的另一个的栅长。

22.根据权利要求17的集成电路，其中第一MOS晶体管的第三片段和第一MOS晶体管的第四片段具有共享的源区或共享的漏区。

23.根据权利要求17的集成电路，其中第二MOS晶体管的片段稀疏地分布在第一MOS晶体管的片段之间。

24.一种操作集成电路的方法，所述集成电路包括输出焊盘和设置在阱区中的多个MOS晶体管，所述多个MOS晶体管具有耦合到输出焊盘的漏区和耦合到电源节点的源区、和耦合到多个不同对应栅输入节点的栅极，其中所述多个MOS晶体管被片段化成第一宽度的片段，所述片段布置在阱区内的阵列中，所述多个MOS晶体管的第一MOS晶体管的第一片段和所述多个MOS晶体管的第二MOS晶体管的第二片段布置得邻近以第一距离分离的彼此，所述方法包括：

在输出焊盘处接收静电放电脉冲；

激活第一寄生晶体管，第一寄生晶体管具有耦合到第一MOS晶体管的第一片段的漏区的发射极和耦合到第一MOS晶体管的第一片段的源区的集电极；

激活第二寄生晶体管，第二寄生晶体管具有耦合到第一片段的漏区的发射极和耦合到第二片段的源区的集电极，第二片段的源区设置得邻近第一片段的漏区；和

经由第二寄生晶体管激活第三寄生晶体管，第三寄生晶体管具有耦合到所述第二片段的漏区的发射极和耦合到所述第二片段的源区的集电极，其中激活第一、第二和第三寄生晶体管进一步包括允许ESD电流经由阱区在输出焊盘和电源节点之间流动。

25.根据权利要求24的方法，进一步包括：

通过改变耦合到第一MOS晶体管的第一对应栅输入节点的电压来激活第一MOS晶体管；以及

通过改变耦合到第二MOS晶体管的第二对应栅输入节点的电压来激活第二MOS晶体管。