CN103633116B - 一种电荷补偿结构半导体晶片及其制备方法 - Google Patents
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Abstract
本发明公开了一种电荷补偿结构半导体晶片，在半导体漂移层中引入了条状浮空的电荷补偿结构，通过两次或三次刻蚀外延工艺，形成在垂直方向上具有较大高宽比的电荷补偿结构，提高了晶片反向阻断特性；本发明还提供了一种电荷补偿结构半导体晶片的制备方法。
Description
技术领域
本发明涉及到一种电荷补偿结构半导体晶片，本发明还涉及一种电荷补偿结构半导体晶片的制备方法。
背景技术
能实现高耐压和低导通电阻的半导体晶片结构为呈现柱状的P型半导体和N型半导体区域交替并排设置的结构，柱状的P型半导体和N型半导体垂直于晶片表面。通过将P型半导体和N型半导体的杂质浓度和宽度设定为希望值，在施加反向压降时能够实现高耐压。此种结构称作电荷补偿结构。
已知的电荷补偿结构半导体晶片结构和制造方法如下：
第一种，淀积一定厚度的N型外延层，设置掩模版注入P型杂质，退火形成P型导电层。然后反复重复上述工艺流程，形成交替配置P型半导体和N型半导体区域。此种电荷补偿结构的半导体晶片制作工艺繁琐，需要7次左右的光刻注入退火工艺，并且PN结面呈现波形，影响晶片的反向耐压特性。
第二种，通过在N型外延层中形成多个沟槽，进行P型杂质的倾斜离子注入退火从而设置P型柱状半导体区域，然后在P型柱状半导体区域之间埋入绝缘介质，得到超结结构。此种超结结构的半导体晶片注入工艺控制难度较大，易在垂直方向上形成不均匀的P型杂质浓度分布，从而影响到晶片耐压特性。
第三种，进行N型外延层形成，刻蚀形成沟槽，然后进行P型外延层形成，刻蚀形成沟槽，再进行N型外延层形成，刻蚀形成沟槽，最后在沟槽内填充绝缘介质。此种电荷补偿结构的半导体晶片的制作工艺需要较多次各向异性干法刻蚀工艺来控制柱状的P型半导体和N型半导体区域分布，易影响柱状半导体结构形状，从而影响晶片耐压特性和可靠性。
发明内容
本发明提供一种电荷补偿结构半导体晶片及其制备方法，在半导体漂移层中引入了条状浮空的电荷补偿结构。
一种电荷补偿结构半导体晶片，其特征在于：包括：第一漂移层，为条状第一导电类型半导体材料与条状第二导电类型半导体材料交替排列构成；中间层，位于第一漂移层之上，为第一导电类型半导体材料构成；第二漂移层，位于中间层之上，为条状第一导电类型半导体材料与条状第二导电类型半导体材料交替排列构成。
一种电荷补偿结构半导体晶片的制备方法，其特征在于：包括如下步骤：在衬底层表面形成第一导电类型半导体材料外延层；在外延层中形成多个沟槽；通过外延层生长形成第二导电类型半导体材料外延层，对表面进行平整化处理；再次进行第一导电类型半导体材料外延，在表面形成多个沟槽，在沟槽内外延生长第二导电类型半导体材料，进行表面平整化工艺。
本发明的一种电荷补偿结构半导体晶片，在半导体漂移层中引入了条状浮空的电荷补偿结构，通过两次或三次刻蚀外延工艺，形成在垂直方向上具有大的高宽比的电荷补偿结构，提高了晶片反向阻断特性和器件的可靠性。
附图说明
图1为本发明的一种电荷补偿结构半导体晶片的第一种剖面示意图；
图2为本发明的一种电荷补偿结构半导体晶片的第二种剖面示意图。
其中，1、衬底层；2、N型半导体硅材料；3、P型半导体硅材料。
具体实施方式
实施例1
图1为本发明的一种电荷补偿结构半导体晶片的第一种剖面示意图，下面结合图1详细说明本发明的半导体装置。
一种电荷补偿结构半导体晶片，包括：衬底层1，为N导电类型半导体硅材料，磷原子的掺杂浓度为1E20cm-3；N型半导体硅材料2，位于衬底层1之上，为N传导类型的半导体硅材料，厚度为60μm，磷原子的掺杂浓度为1E16cm-3；P型半导体硅材料3，位于N型半导体硅材料2中，为P传导类型的半导体硅材料，宽度为2μm，水平间距为2μm，垂直间距为3um，上下厚度都为27μm，硼原子的掺杂浓度为1E16cm-3。
其制作工艺包括如下步骤：
第一步，在衬底层1表面生长磷原子掺杂外延层，形成N型半导体硅材料2，然后进行淀积氮化硅层，通过光刻腐蚀工艺去除表面部分氮化硅层；
第二步，通过各向异性干法刻蚀工艺，在N型半导体硅材料2中形成多个沟槽；
第三步，通过定向外延层生长形成P型半导体硅材料3，对表面进行平整化处理；
第四步，再次进行N型半导体硅材料2外延生长，在表面形成多个沟槽，在沟槽内外延生长P型半导体硅材料3，进行表面平整化工艺，如图1所示。
实施例2
图2为本发明的一种电荷补偿结构半导体晶片的第一种剖面示意图，下面结合图2详细说明本发明的半导体装置。
一种电荷补偿结构半导体晶片，包括：衬底层1，为N导电类型半导体硅材料，磷原子的掺杂浓度为1E20cm-3；N型半导体硅材料2，位于衬底层1之上，为N传导类型的半导体硅材料，厚度为60μm，磷原子的掺杂浓度为1E16cm-3；P型半导体硅材料3，位于N型半导体硅材料2中，为P传导类型的半导体硅材料，宽度为2μm，水平间距为2μm，垂直间距为3um，上中下厚度都为18μm，硼原子的掺杂浓度为1E16cm-3。
其制作工艺包括如下步骤：
第一步，在衬底层1表面生长磷原子掺杂外延层，形成N型半导体硅材料2，然后进行淀积氮化硅层，通过光刻腐蚀工艺去除表面部分氮化硅层；
第二步，通过各向异性干法刻蚀工艺，在N型半导体硅材料2中形成多个沟槽；
第三步，通过定向外延层生长形成P型半导体硅材料3，对表面进行平整化处理；
第四步，再次进行N型半导体硅材料2外延生长，在表面形成多个沟槽，在沟槽内外延生长P型半导体硅材料3，进行表面平整化工艺。
第五步，再次进行N型半导体硅材料2外延生长，在表面形成多个沟槽，在沟槽内外延生长P型半导体硅材料3，进行表面平整化工艺，如图2所示。
通过上述实例阐述了本发明，同时也可以采用其它实例实现本发明，本发明不局限于上述具体实例，因此本发明由所附权利要求范围限定。
Claims (5)
1.一种电荷补偿结构半导体晶片，其特征在于：包括：
第一漂移层，为条状第一导电类型半导体材料与条状第二导电类型半导体材料交替排列构成；
中间层，位于第一漂移层之上，为第一导电类型半导体材料构成；
第二漂移层，位于中间层之上，为条状第一导电类型半导体材料与条状第二导电类型半导体材料交替排列构成；
第一漂移层和第二漂移层中的第二导电类型半导体材料在器件表面投影相互交替排列。
2.如权利要求1所述的半导体晶片，其特征在于：所述的中间层中的第一导电类型半导体材料的杂质掺杂浓度与第一漂移层和第二漂移层中第一导电类型半导体材料的杂质掺杂浓度相同。
3.如权利要求1所述的半导体晶片，其特征在于：所述的第一漂移层和第二漂移层中的条状第二导电类型半导体材料具有不相同的宽度和高度。
4.如权利要求1所述的半导体晶片，其特征在于：所述的第二漂移层表面设置有第二中间层和第三漂移层。
5.如权利要求1所述的一种电荷补偿结构半导体晶片的制备方法，其特征在于：包括如下步骤：
1)在衬底层表面形成第一导电类型半导体材料外延层；
2)在外延层中形成多个沟槽；
3)通过外延层生长形成第二导电类型半导体材料外延层，对表面进行平整化处理；
4)再次进行第一导电类型半导体材料外延，在表面形成多个沟槽，在沟槽内外延生长第二导电类型半导体材料，进行表面平整化工艺。
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|---|---|---|---|---|
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| CN1971851A (zh) * | 2005-09-29 | 2007-05-30 | 株式会社电装 | 半导体器件、其制造方法及其评估方法 |
| JP2009224606A (ja) * | 2008-03-17 | 2009-10-01 | Shin Etsu Handotai Co Ltd | スーパージャンクション構造を有する半導体素子の製造方法 |
| CN101989553A (zh) * | 2009-08-07 | 2011-03-23 | 上海华虹Nec电子有限公司 | CoolMOS的纵向区的制造方法 |
| CN202930388U (zh) * | 2012-03-07 | 2013-05-08 | 英飞凌科技奥地利有限公司 | 电荷补偿半导体器件 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1638144A (zh) * | 2003-12-25 | 2005-07-13 | 恩益禧电子股份有限公司 | 半导体器件及其制造方法 |
| CN1971851A (zh) * | 2005-09-29 | 2007-05-30 | 株式会社电装 | 半导体器件、其制造方法及其评估方法 |
| JP2009224606A (ja) * | 2008-03-17 | 2009-10-01 | Shin Etsu Handotai Co Ltd | スーパージャンクション構造を有する半導体素子の製造方法 |
| CN101989553A (zh) * | 2009-08-07 | 2011-03-23 | 上海华虹Nec电子有限公司 | CoolMOS的纵向区的制造方法 |
| CN202930388U (zh) * | 2012-03-07 | 2013-05-08 | 英飞凌科技奥地利有限公司 | 电荷补偿半导体器件 |
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